SE502114C2

SE502114C2 - Differential delay element for phase aligner in telecommunications - changes ramp edge to full logic level as soon as threshold is reached in feedback route

Info

Publication number: SE502114C2
Application number: SE9401814A
Authority: SE
Inventors: Tord Haulin; Per Segerbaeck; Heinz Maeder
Original assignee: Ellemtel Utvecklings Ab
Priority date: 1993-03-01
Filing date: 1994-05-26
Publication date: 1995-08-21
Also published as: SE9401814L; SE9401814D0

Abstract

The differential delay element includes a pair of inverters. One inverter delays the first or second edge of an individual pulse in a data bit stream. The second inverter restores the second or first edge of the pulse to maintain the pulse width of information in the data bit stream. Preferably, the delay element has a controllable delay for positive and negative pulse edges. Each inverter acts as a level restoring stage which restores an influenced and delayed edge to a correct logic level. The cascade coupled inverters are constructed symmetrically to ensure that pulses are of equal length.

Description

502 114 2 har överföringsfördröjningar som är åtskilliga gånger periodti- den. För att tillförlitligt kunna motta en sådan signal, måste mottagningsfunktionen vara istånd att detektera fasen för den in- kommande signalen och på ett riktigt sätt hantera vilket som helst fasförhållande i relation till den lokala klockan. 502 114 2 has transmission delays that are several times the period. In order to be able to reliably receive such a signal, the reception function must be able to detect the phase of the incoming signal and properly handle any phase relationship in relation to the local clock.

I moderna digitala system används höga klockfrekvenser, varvid de tidsfördröjningar som kan uppstå vid en överföring i många fall uppgår till en storlek motsvarande tiden för en enstaka databit.In modern digital systems, high clock frequencies are used, whereby the time delays that can occur during a transmission in many cases amount to a size corresponding to the time for a single data bit.

Teknikens ståndpunkt Telekommunikationssystem har under ganska lång tid varit ett undantag för vad som sagts ovan. Här har avstànden mellan kommunicerande system varit så stora att synkronisering krävts redan vid moderata signalfrekvenser. Två metoder har huvud- sakligen utnyttjats: 1) Sändning av både en datasignal och en klocksignal från källan till destinationspunkten, varvid mottagaren använder klocksignalen för att tolka datasignalen. Anpassning till överföringsfördröjningar för klock- och datasignalerna måste dessutom ske vid tolkningen av data. 2) Återskapande av klockan genom en svängningskrets eller en faslåst slinga genom så kallad PLL-teknik. Detta kräver att linjekod används.State of the art Telecommunication systems have for quite some time been an exception to what has been said above. Here, the distances between communicating systems have been so great that synchronization is required even at moderate signal frequencies. Two methods have mainly been used: 1) Transmission of both a data signal and a clock signal from the source to the destination point, the receiver using the clock signal to interpret the data signal. Adaptation to transmission delays for the clock and data signals must also take place when interpreting data. 2) Re-creation of the clock through an oscillation circuit or a phase-locked loop through so-called PLL technology. This requires line code to be used.

I de flesta fallen måste dessutom data efter tolkning överföras till mottagarsystemets tidsdomän före ytterligare bearbetning.In most cases, after interpretation, data must be transferred to the time domain of the receiving system before further processing.

Detta gäller båda teknikerna ovan. För detta krävs en dubbelpor- tad minnesfunktion. Antalet signaler som krävde synkronisering i dessa system var i allmänhet få.This applies to both techniques above. This requires a double-port memory function. The number of signals that required synchronization in these systems was generally few.

I US-A-4 181 975 visas t.ex. en digital fördröjninglednings- apparat för ett fall där både klocksignal och datasignal över- förs. Anordningen visar en teknik att åstadkomma en digital kontinuerlig fördröjning som ersätter vanligen använda inkre- mentella analoga fördröjningselement, vilka ibland tenderar att 502 114 3 introducera intermodulation mellan närliggande signaler när signalerna som skall fördröjas är digitala databitar eller pulser. Detta motsvarar åtgärden nämnd under punkt 1) ovan.US-A-4,181,975 shows e.g. a digital delay line device for a case where both clock signal and data signal are transmitted. The device demonstrates a technique for providing a digital continuous delay that replaces commonly used incremental analog delay elements, which sometimes tend to introduce intermodulation between adjacent signals when the signals to be delayed are digital data bits or pulses. This corresponds to the measure mentioned in point 1) above.

Vidare visas i US-A-5 003 561 en ytterligare metod för'mottagning av en binär digital signal vilken också kan innehålla fasskift eller jitter och med en medsänd klocksignal vilken kan.vilken som helst önskat fasläge i förhållande till den digitala signalen.och kan avvika något i frekvens från bitsekvensfrekvensen för den digitala signalen.Furthermore, US-A-5 003 561 discloses a further method for receiving a binary digital signal which may also contain phase shifts or jitter and with an enclosed clock signal which may be any desired phase position in relation to the digital signal. deviate slightly in frequency from the bit sequence frequency of the digital signal.

Ett exempel på återskapande av klockan enlig 2) visas t. ex. i US-A-4 535 459, med hjälp av två stycken bistabila D-vippor, och två exklusiva OR-grindar samt en styrd oscillator med variabel frekvens. Ett motsvarande system för ett NRZ-system visas i US-A- 5 117 135.An example of recreating the clock according to 2) is shown e.g. in US-A-4,535,459, using two bistable D-flip-flops, and two exclusive OR gates and a variable frequency controlled oscillator. A corresponding system for an NRZ system is shown in US-A-5,117,135.

Ytterligare exempel på digital fasinriktning visas i US-A-4 821 296, vilken utnyttjar fördelen av den kända synkrona bithastig- heten för inkommande signaler och det faktum att dessa signaler är relativt rena, varvid data samplas vid två faser O° och l80° av den lokala klockan med antagandet att ett av dessa två sampel kommer att innehålla korrekt data. En liknande teknik visas i en motsvarande US-A-4 756 011 med sama uppfinnare där sampel tas vid fasvinklarna 0°, 90°, l80° och 270° för den lokala klockan.Further examples of digital phase alignment are shown in US-A-4 821 296, which takes advantage of the known synchronous bit rate for incoming signals and the fact that these signals are relatively pure, the data being sampled at two phases 0 ° and 180 ° of the local clock assuming that one of these two samples will contain accurate data. A similar technique is shown in a corresponding US-A-4 756 011 with the same inventor where samples are taken at the phase angles 0 °, 90 °, 180 ° and 270 ° for the local clock.

Denna teknik bygger härvid pà utnyttjande av ett stort antal register för åstadkommande av fasinriktningen vid ett större system med många inkommande signaler.This technique is based on the use of a large number of registers for achieving the phase orientation in a larger system with many incoming signals.

I åtskilliga av dagens system används otaliga högfrekventa datasignaler både i systemet och för yttre kommunikation.In many of today's systems, countless high-frequency data signals are used both in the system and for external communication.

Utbredningsfördröjningar kan inte styras med den höga noggrann- heten som krävs för att klara sig utan synkronisering. I sådana system kräver de flesta signalerna synkronisering och i denna miljön uppvisar både metoderna 1) och 2) ovan nackdelar.Propagation delays cannot be controlled with the high accuracy required to survive without synchronization. In such systems most signals require synchronization and in this environment both methods 1) and 2) above have disadvantages.

Metod 1) att sända både klocka och data dubblerar antalet 502 114 4 anslutningar för varje signal. Antalet anslutningar till en krets eller ett kort har under lång tid utgjort en begränsande faktor vid konstruktion. Dubblering av antalet anslutningar för ett litet antal signaler är vanligtvis acceptabelt, men att göra detta för majoriteten av signalerna är inte genomförbart.Method 1) to send both clock and data doubles the number of 502 114 4 connections for each signal. The number of connections to a circuit or a card has for a long time been a limiting factor in construction. Doubling the number of connections for a small number of signals is usually acceptable, but doing so for the majority of the signals is not feasible.

Svängningskretsar eller PLL-anordningar för metod 2) kräver precisionstidstyrningskomponenter vilka också förbrukar de knappa tillgångarna av stift. Både metoderna 1) och 2) kräver ett dubbelportminne för varje signal.Swing circuits or PLL devices for method 2) require precision timing components which also consume the scarce resources of pins. Both methods 1) and 2) require a dual port memory for each signal.

Dessa svagheter övervinns med den föreliggande uppfinningen. Alla datasignaler kan fasinriktas med en gemensam klocksignal inom den lokala tidstyrningsdomänen och alltså krävs ingen dubbelport- minnes funktion .These weaknesses are overcome with the present invention. All data signals can be phase-aligned with a common clock signal within the local time control domain and thus no dual-port memory function is required.

Allmän redogörelse för uppfinningen För att bygga en fördröjningsledning med ett stort justeringsom- råde och stor bandbredd krävs kaskadkoppling av ett flertal för- dröjningselement som vardera bidrar med en del av den totala fördröjningen. Datasignalens vågform behöver återskapas i ett förstärkningssteg efter varje fördröjningssteg. För att minimera jitter och distorsion måste samtidigt antalet fördröjningssteg minimeras. Detta betyder att steget med justerbar fördröjning och steget för återskapande av vàgformen båda lämpligen är in- verterande så att de två tillsammans blir icke-inverterande.General description of the invention In order to build a delay line with a large adjustment range and large bandwidth, a cascade connection of a plurality of delay elements is required, each of which contributes a part of the total delay. The waveform of the data signal needs to be recreated in a gain step after each delay step. To minimize jitter and distortion, the number of delay steps must be minimized at the same time. This means that the step of adjustable delay and the step of recreating the waveform are both suitably inverting so that the two together become non-inverting.

Detta betyder att eventuell skillnad i fördröjning mellan positiva och negativa flanker kommer att ackumuleras i kedjan.This means that any difference in delay between positive and negative flanks will accumulate in the chain.

Sådan distorsion av vàgformen är mycket besvärande i en för- dröjningslåst slinga som denna. Det är viktigt att den utmatade vàgformen är en fördröjd kopia av ingångssignalen. Pulsdistorsion kommer vid de flesta funktionssituationer att leda till datakor- ruption. För att undvika detta, verkar fördröjningselementet i enlighet med uppfinningen som ett justerbart fördröjningselement för t.ex. positiva dataflanker och som ett vàgformsàterställande element för de negativa flankerna. Fördröjningselementet är inverterande. Detta betyder att det är möjligt att bygga en 502 114 5 kaskadkopplad kedja av ett jämnt antal identiska fördröjnings- element där udda element fördröjer t.ex. positiva flanker och återskapar negativa flanker. Element med jämt ordningsnummer gör exakt samma sak, men eftersom de opererar på inverterade data, blir effekten sedd utifrån den motsatta, fördröjning av negativa flanker och återskapande av positiva flanker. Därigenom kommer varje signalomslag på sin'väg genom fördröjningsledningen att er- hållas den krävda alterneringen mellan justerbar fördröjning och signalförbättring. Eftersom alla element är identiska och fungerar med samma typ av anordningar på samma typ av dataflank, kommer pulsdistorsionen att vara mycket liten för ett jämn antal element .Such a distortion of the waveform is very troublesome in a delay-locked loop such as this. It is important that the output waveform is a delayed copy of the input signal. Pulse distortion will in most functional situations lead to data corruption. To avoid this, the delay element according to the invention acts as an adjustable delay element for e.g. positive data edges and as a waveform restoring element for the negative edges. The delay element is inverting. This means that it is possible to build a cascade-coupled chain of an even number of identical delay elements where odd elements delay e.g. positive flanks and recreates negative flanks. Elements with even sequence numbers do exactly the same thing, but since they operate on inverted data, the effect is seen from the opposite, delaying negative edges and recreating positive edges. As a result, each signal change in its path through the delay line will be obtained with the required alternation between adjustable delay and signal improvement. Since all elements are identical and operate with the same type of devices on the same type of data edge, the pulse distortion will be very small for an even number of elements.

Den justerbara fördröjningen erhålls genom att styra flankhastig- heten för' en av flankerna med, ett förspänningsnätverk. Det efterföljande pulslängdsàterställningssteget kommer att tolka denna ramp som en låg nivå tills den når ingångströskeln. Då kopplar pulslängdsåterställningssteget snabbt om medan rampsigna- len fortfarande är nära áterställningsstegets tröskel. För att undvika överhörningseffekter och för att snabbt förbereda det föregående steget för den återskapande funktionen det skall ha för nästa dataflank har varje steg en återkopplingsväg som snabbt kopplar rampflanken till full logisk nivå så snart som trös- kelspänningen på mottagarsteget nås.The adjustable delay is obtained by controlling the edge speed of one of the edges with a bias network. The subsequent pulse length reset step will interpret this ramp as a low level until it reaches the input threshold. Then the pulse length reset step quickly switches while the ramp signal is still close to the reset threshold. To avoid crosstalk effects and to quickly prepare the previous step for the regenerative function it should have for the next data edge, each step has a feedback path that quickly connects the ramp edge to full logic level as soon as the threshold voltage on the receiver step is reached.

I de flesta system kan inte fasförhállandet mellan en gemensam klocka och individuella datasignaler garanteras att vara stabilt.In most systems, the phase relationship between a common clock and individual data signals cannot be guaranteed to be stable.

Alltså måste bitsynkroniserare vara i stånd att hantera fasdrift mellan klocka och data. Eftersom fördröjningsjusteringsomrádet för en fasinriktare är begränsat kommer* den låsta fördröj- ningsslingan att fastna i en felfunktion om fasdriften är sådan att en fördröjning utanför det användbara området krävs. För att säkerställa funktionen, används två fasinriktare i växelvis funktion. Fasinriktarna är gjorda så att de täcker en för- dröjningsjusteringsområde av åtminstone ett enhetsintervall. Om den aktiva fasinriktaren närmar sig sin änden av sitt för- dröjningsjusteringsområde som en följd av att följa data med ett 502 114 6 drivande fasförhállande till klockan aktiveras den vilande fasinriktaren och styrs att finna en jämvikt i àterkopplingss- lingan väl inom det fungerande fördröjningsjusteringsområdet.Thus, bit synchronizers must be able to handle phase operation between clock and data. Since the delay adjustment range for a phase adjuster is limited, * the locked delay loop will get stuck in a malfunction if the phase operation is such that a delay outside the usable range is required. To ensure the function, two phase adjusters are used in alternating mode. The phase adjusters are designed to cover a delay adjustment range of at least one unit range. If the active phase adjuster approaches its end of its delay adjustment range as a result of following data with a driving phase relationship to the clock, the resting phase adjuster is activated and controlled to find an equilibrium in the feedback loop well within the operating delay adjustment range.

Detta är en bit före eller efter i bitströmmen i förhållande till den aktiva fasinriktaren beroende av riktningen för fasdriften.This is a bit before or after in the bitstream in relation to the active phase adjuster depending on the direction of the phase operation.

När denna nyss aktiverade fasinriktare finner låsning instruerar bitsynkroniseringsstyrlogiken logiken som mottar utgàngsdata från bitsynkroniseringen att förvänta data från den andra fasin- riktaren. Den informerar också den mottagande logiken vilken slags drift som uppträtt. Den mottagande logiken använder denna information för att korrekt hantera ingångsdata under över- kopplingsperioden. Om data löper fortare än klockan kommer den mottagande logiken att ta hand om data från båda fasinriktarna under överkopplingsperioden. Om data löper långsammare än klockan måste den mottagande logiken kompensera för att samma databit uppträder i pà varandra följande perioder vid växlingen. Genom att låta den ena fasinriktaren arbeta med en inverterad klock- signal kan det erforderliga arbetsområdet reduceras från 2 till 1 enhetsintervall .When this newly activated phase adjuster finds locking, the bit synchronization control logic instructs the logic receiving output data from the bit synchronization to expect data from the other phase adjuster. It also informs the receiving logic what kind of operation has occurred. The receiving logic uses this information to correctly handle input data during the handover period. If the data runs faster than the clock, the receiving logic will handle data from both phase inverters during the switching period. If data runs slower than the clock, the receiving logic must compensate for the same data bit to appear in successive periods during the switch. By letting one phase adjuster operate with an inverted clock signal, the required working range can be reduced from 2 to 1 unit interval.

Funktionsstyrningen för bitsynkroniserarens fasinriktare använder fasinriktarens fördröj ningsstyrspänning för övervakning av att arbetsområdet ej över- eller underskrids. Om fördröjnings- styrspänningen blir för hög eller för låg initieras en över- koppling. För att fastställa ändpunkterna för det användbara f ördrö j ningsfunktionsomràdet , j ämförs f ördrö j ningsspänningarna med referensspänningar. Adaptiva referensspänningsgeneratorer används eftersom den användbara fördröj ningsoperationsområdet för fasinriktningen beror av matningsspänning, kretsegenskaper och temperatur .The function controller for the bit synchronizer's phase adjuster uses the phase adjuster's delay control voltage to monitor that the working range is not exceeded or undercut. If the delay control voltage becomes too high or too low, a switchover is initiated. To determine the endpoints of the usable delay function range, the delay voltages are compared with reference voltages. Adaptive reference voltage generators are used because the useful delay operation range for the phase alignment depends on supply voltage, circuit characteristics and temperature.

Kort sammanfattning av uppfinningen Ett första syfte i enlighet med den föreliggande uppfinningen är att tillhandahålla en bitsynkroniserare för tolkning av en vid en mottagare mottagen databitström i mottagarens egen tidsdomän.Brief Summary of the Invention A first object in accordance with the present invention is to provide a bit synchronizer for interpreting a data bit stream received at a receiver in the receiver's own time domain.

Det är vidare ett andra syfte i enlighet med den föreliggande 502 114 7 uppfinningen att tillhandahålla en funktionsstyrning för en bitsynkroniserare för växelvis aktivering och avaktivering av en första respektive andra fasinriktare baserat på övervakning av en fördröjningsstyrspänning för den aktiva fasinriktaren.It is further a second object in accordance with the present invention to provide a function controller for a bit synchronizer for alternately activating and deactivating a first and a second phase adjuster, respectively, based on monitoring a delay control voltage for the active phase adjuster.

Det är ett tredje syfte i enlighet med den föreliggande upp- finningen att tillhandahålla en fasinriktare för en bitsynkroni- serare vilken utan överföring av faskorrelerade klocksignaler tillgodoser att den överförda datasignalen är giltig vid de ögonblick när den avsökes av en isokron eller plesiokron klocksignal vilken ligger i mottagarens tidsdomän.It is a third object in accordance with the present invention to provide a phase adjuster for a bit synchronizer which without transmitting phase correlated clock signals ensures that the transmitted data signal is valid at the moments when it is scanned by an isochronous or plesiochronous clock signal which is in the recipient's time domain.

Ett ytterligare syfte i enlighet med den föreliggande upp- finningen är att tillhandahålla en differentiell fördröj ningslin- je för en fasinriktare, varvid fördröjningslinjen är uppbyggd av parvisa inverterande element där båda elementen har en styrbar fördröjning för positiva flanker och en pulsformsåterskapande funktion för negativa flanker, alternativt har en styrbar fördröjning för negativa flanker och en gnüsformåterskapande funktion för positiva flanker.A further object in accordance with the present invention is to provide a differential delay line for a phase adjuster, the delay line being composed of pairwise inverting elements where both elements have a controllable delay for positive edges and a pulse shape regenerating function for negative edges, alternatively has a controllable delay for negative flanks and a gnus shape-creating function for positive flanks.

Ett ännu ytterligare syfte :i enlighet med den föreliggande uppfinningen är att tillhandahålla en adaptiv referensgenerator vilken styr en funktionsstyrning för växelvis aktivering och avaktivering av en första och en andra fasinriktare i en bitsynkroniserare för tolkning av en vid en mottagare mottagen databitström i mottagarens egen tidsdomän.A still further object: in accordance with the present invention is to provide an adaptive reference generator which controls a function control for alternately activating and deactivating a first and a second phase adjuster in a bit synchronizer for interpreting a data bit stream received at a receiver in the receiver's own time domain.

Figurbeskrivning Uppfinningen kommer att beskrivas i form av en föredragen belys- ande utföringsforuxmed hjälp av de bifogade ritningarna och vilka visar: Fig. 1 visar schematiskt ett fördröjningselement enligt känd teknik och motsvarande pulsdiagram, 502 114 Fig. 2 Fig. 3 Fig. 4 Fig. 5 Fig. 6 Fig. 7 Fig. 8 Fig 9a Fig. 9b 8 visar blockschemamässigt en fördröjningsledning i enlighet med den föreliggande uppfinningen, visar schematiskt en databitfördröjning med en åter- ställning av pulslängd, visar ett differentiellt fördröjningselement med ett par inverterande anordningar i kaskad i enlighet med uppfinningen, visar schematiskt tidsschema för pulsformer i ett differentiellt fördröjningselement enligt med fig. 4, visar i en belysande utföringsform ett kopplingsschema för en av de identiska inverterande anordningarna i ett differentiellt fördröjningselement i enlighet med den föreliggande uppfinningen, visar i blockschemamässigt en fasinriktande del i en bitsynkroniserare innefattande två fasinriktare i enlighet med den föreliggande uppfinningen, visar funktionsområden för en första och en andra fasinriktare i en bitsynkroniserare i enlighet med uppfinningen, visar med ett signalschema ett samband mellan en alarmsignal AL01 eller AHIl från PHAI och en resulte- rande ssignal INSYNC2 från PHA2 med påföljande över- koppling från Dl till D2 som utsignal fràn bitsyn- kroniseraren, och visar en förstorad detalj av signalschemat i fig. 9a just där omkopplingen mellan Dl och D2 sker beroende pà om data har lägre eller högre frekvens än klockan. 502 114 Belysande utföringsform För att fördröja en pulssignal med en godtycklig tid krävs allmänt att fördröjningen uppdelas i ett antal fasta eller variabla inkrementella individuella fördröjningar. Fig I visar ett fördröjningssteg enligt teknikens ståndpunkt vilket använder en RC-länk vars tidskonstant kan styras med en kontrollspänning CRTL. I mätpunkterna 1, 2 resp. 3 visas den genomlöpande pulsen.Description of the invention The invention will be described in the form of a preferred illustrative embodiment with the aid of the accompanying drawings and which show: Fig. 1 schematically shows a delay element according to prior art and corresponding pulse diagram, 502 114 Fig. 2 Fig. 3 Fig. 4 Figs. Fig. 6 Fig. 7 Fig. 8 Fig. 9a Fig. 9b 8 shows in block diagram a delay line in accordance with the present invention, schematically shows a data bit delay with a reset of pulse length, shows a differential delay element with a pair of inverting devices in cascade in accordance with the invention, schematically shows a timing diagram for pulse shapes in a differential delay element according to Fig. 4, shows in an illustrative embodiment a circuit diagram for one of the identical inverting devices in a differential delay element in accordance with the present invention, shows in block diagram a phase alignment part of a bit synchronizer comprising two phase adjuster in accordance with the present invention, shows operating ranges of a first and a second phase adjuster in a bit synchronizer in accordance with the invention, shows with a signal diagram a relationship between an alarm signal AL01 or AHI1 from PHAI and a resulting signal INSYNC2 from PHA2 with subsequent switching from D1 to D2 as an output signal from the bit synchronizer, and shows an enlarged detail of the signal diagram in Fig. 9a precisely where the switching between D1 and D2 takes place depending on whether the data has a lower or higher frequency than the clock. Illustrative Embodiment In order to delay a pulse signal by any time, it is generally required that the delay be divided into a number of fixed or variable incremental individual delays. Fig. 1 shows a delay step according to the prior art which uses an RC link whose time constant can be controlled with a control voltage CRTL. In measuring points 1, 2 resp. 3 shows the continuous pulse.

Svårigheten med lösningen i enlighet med teknikens ståndpunkt består i att både den positiva och negativa flanken för en puls som skall fördröjas måste ges lika stor fördröjning. Med andra ord måste t. ex. pulsflankerna i mätpunkt 2 uppvisa exakt samma lutning så att vid triggtröskeln för' den efterföljande in- verteraren samma tidsavstånd erhålls mellan framkant och bakkant för den återbildade fördröjda pulsen i mätpunkt 3. Om inte detta sker kommer' pulsen under- genomlöpandet av' en sådan digital fördröjningslinje att steg för steg endera förkortas eller förlängas. Om pulsen förkortas är risken stor att den endera blir blir för kort för att kunna tolkas korrekt eller att den helt försvinner. Om pulsen förlängs kommer pulserna så småningom att flyta in i varandra varför databitsignalens informationsinnehåll blir förvanskat.The difficulty with the solution in accordance with the state of the art is that both the positive and negative edge of a pulse to be delayed must be given an equal delay. In other words, e.g. the pulse edges in measuring point 2 have exactly the same slope so that at the trigger threshold of 'the subsequent inverter the same time distance is obtained between the leading edge and trailing edge of the regenerated delayed pulse in measuring point 3. If this does not happen, the' pulse will pass through 'such a digital delay line that step by step is either shortened or lengthened. If the pulse is shortened, there is a great risk that it will either become too short to be interpreted correctly or that it will disappear completely. If the pulse is extended, the pulses will eventually flow into each other, which is why the information content of the data bit signal is distorted.

Fig. 2 visar en digital fördröjningslinje för användning i en fasinriktare för en bitsynkroniserare i enlighet med den föreliggande uppfinningen. En sådan fördröjningslinje byggs upp av ett antal differentiella fördröjningselement DDE, vilka i sin tur består av parvisa identiska inverterande anordningar med en justerbar tidsfördröjning för den positivt gående signalflanken, eller alternativt den negativt gående signalflanken.Fig. 2 shows a digital delay line for use in a phase adjuster for a bit synchronizer in accordance with the present invention. Such a delay line is built up of a number of differential delay elements DDE, which in turn consist of pairwise identical inverting devices with an adjustable time delay for the positive-going signal edge, or alternatively the negative-going signal edge.

I fig. 3 visas en med tre tidsdiagram 1, 2 och 3 schematisk en databitfördröjning med en återställning av pulslängden. Signalen a med en viss pulslängd i tidsdiagrammet 1 påföres ett fördröj- ningssteg med en första inverterande anordning vilken har en justerbar fördröjning DLY av i detta fall den påförda signalens positiva flank. I tidsdiagrammet 3 visas utsignalen från denna första inverterande anordning efter att den positiva flanken för 502 114 10 signalen a fördröjts med tiden DLY, samtidigt som pulsen inverte- rats till pulsformen b. Utsignalen från den första inverterande anordningen.gàr negativt som svar på den positiva ingångssignalen vid tl först efter tiden tz. Däremot gensvarar den inverterande anordningen nästan omedelbart på insignalens a negativa flank genom att gå positiv omedelbart vid tiden ta. Den inverterade pulsen b slutar med andra ord grundmässigt samtidigt med den negativt gående flanken för pulsen a eftersom den inverterande anordningen inte har någon påtaglig fördröjning för negativt gående flank. Med andra ord förkortas pulsen a samtidigt som att den fördröjs. För att bibehålla en korrekt pulslängd påförs pulsen b en ytterligare andra identisk inverterande anordning med samma justerbara fördröjning DLY för insignalens positiva flank.Fig. 3 schematically shows a data bit delay with a reset of the pulse length with three time diagrams 1, 2 and 3. The signal a with a certain pulse length in the time diagram 1 is applied to a delay stage with a first inverting device which has an adjustable delay DLY of in this case the positive edge of the applied signal. The timing diagram 3 shows the output signal from this first inverting device after the positive edge of the signal a has been delayed by the time DLY, at the same time as the pulse is inverted to the pulse shape b. The output signal from the first inverting device is negative in response to the positive the input signal at tl only after the time tz. In contrast, the inverting device responds almost immediately to the negative edge of the input signal a by going positive immediately at the time take. In other words, the inverted pulse b terminates substantially simultaneously with the negative-going edge of the pulse a because the inverting device has no appreciable delay for the negative-going edge. In other words, the pulse a is shortened at the same time as it is delayed. To maintain a correct pulse length, pulse b is applied to an additional second identical inverting device with the same adjustable delay DLY for the positive edge of the input signal.

Den andra inverterande anordningen kommer att slå om till hög utsignal omedelbart vid tiden ty medan när pulsen b går positivt vid tiden ta kommer nedgången av utsignalen från den andra in- verterande anordningen att ske först vid tiden t,, dvs efter en fördröjning DLY.The second inverting device will switch to a high output signal immediately at the time ty, while when the pulse b goes positive at the time ta, the decrease of the output signal from the second inverting device will take place only at the time t1, i.e. after a delay DLY.

I fig. 4 visas blockschemamässigt ett fördröjningselement DDE i enlighet med den föreliggande uppfinningen med en första inverterande anordning INVl respektive andra inverterande anordning INV2. De inverterande anordningarna INVI och INV2 vilka är identiska har differentiella in- och utgångar samt åter- kopplingsingångar FB resp fâ. Vidare har varje inverterande anordning en ingång CTL för en styrspänning som i den föredragna utföringsformen fastställer fördröjningstiden för en negativt gående flank. Styrspänningen in på ingången CTL fastställer lutningen av den ramp som användes för att åstadkomma tidsför- dröjningen av i detta fallet den negativt gående flanken för den pulssignal som skall fördröjas, vilket mera detaljerat visas med hjälp av fig. 4.Fig. 4 shows in block diagram a delay element DDE in accordance with the present invention with a first inverting device INV1 and a second inverting device INV2, respectively. The inverting devices INVI and INV2 which are identical have differential inputs and outputs as well as feedback inputs FB and fâ, respectively. Furthermore, each inverting device has an input CTL for a control voltage which in the preferred embodiment determines the delay time of a negative-going edge. The control voltage into the input CTL determines the slope of the ramp used to cause the time delay of in this case the negative-going edge of the pulse signal to be delayed, which is shown in more detail by means of Fig. 4.

I fig. 5 visas fem tidsdiagram varav l', 2', och 3' motsvarar logiska in- ochlutgàngssignaler för de inverterande anordningarna INVl och INV2 i fördröjningselementet i fig. 3, medan tids- diagrammen 2' och 3” för förtydligande visar en elektrisk signal 502 114 ll i vardera inverterande anordningen före nivååterställning.Fig. 5 shows five timing diagrams of which 1 ', 2', and 3 'correspond to logic input and output signals for the inverting devices INV1 and INV2 in the delay element in Fig. 3, while the timing diagrams 2' and 3 "for clarification show an electrical signal 502 114 ll in each inverting device before level reset.

Signalen l' visar en puls som går hög mellan tiderna tu och tu.The signal l 'shows a pulse which goes high between the times tu and tu.

Den första inverterande anordningen avkänner signalen 1' och skapar en inverterad signal 2' vilken startar vid tu. Den första inverterande anordningen har en justerbar fördröjning för pulssignalens 1' negativa flank. Denna fördröjning skapas genom att vid tn när signalen 1' går negativ startas en ramp vilken när den når en visst tröskelvärde slår om till full logisk nivå vilket ger en fördröjning DLY = tu - tu för pulssignalens I bakkant. I den inverterande anordningen INVl återställs sedan nivån för denna flank och en signal 2' matas ut och påförs den andra inverterande anordningen INV2. På, motsvarande startar signalens 2' negativt gående första flank en ramp för den andra inverterande anordningen INV2 vilken vid motsvarande tröskel ger full logisk nivå för framkanten av signalen 3' vid tiden tm varvid DLY = tu - tu = tu - tu. I inverteraren INV2 återställs sedan nivån för denna flank och en signal 3' matas vidare ut från fördröj ningselementet DDE. Tröskelnivån för rampen ligger normalt vid 50% av differensen mellan det logiska värdet "O" och det logiska värdet för "l". Med spänningen in på anslutningen CTL ställs lutningen för rampen, dvs tidskonstanten för omslaget i den inverterande anordningen för den negativa flanken in. Genom återkopplingen från utgångarna Q resp. Ö på INV2 till ingången FB resp få på INVl erhålles att när tröskelnivån nås och utgången Q resp. Ö går hög kortsluts tidskonstanten för rampen på ingången av INVl., vilket även kommer att framgå i samband med diskussio- nen av fig. 6 som visar en explicit koppling för en inverterande anordning i enlighet med den föreliggande uppfinningen.The first inverting device senses the signal 1 'and creates an inverted signal 2' which starts at two. The first inverting device has an adjustable delay for the negative edge of the pulse signal 1 '. This delay is created by starting a ramp at tn when the signal 1 'goes negative, which when it reaches a certain threshold value switches to full logic level, which gives a delay DLY = tu - tu for the trailing edge of the pulse signal. In the inverting device INV1, the level of this edge is then reset and a signal 2 'is output and applied to the second inverting device INV2. Correspondingly, the first flank of the negative 2 'of the signal 2' starts a ramp for the second inverting device INV2 which at the corresponding threshold gives a full logic level for the leading edge of the signal 3 'at time tm where DLY = tu - tu = tu - tu In the inverter INV2, the level of this edge is then reset and a signal 3 'is further output from the delay element DDE. The threshold level for the ramp is normally at 50% of the difference between the logic value "0" and the logic value for "1". With the voltage set on the connection CTL, the slope of the ramp is set, ie the time constant of the cover in the inverting device for the negative edge. Through the feedback from the outputs Q resp. Ö on INV2 to the input FB or few on INV1 it is obtained that when the threshold level is reached and the output Q resp. If the ramp is high, the time constant of the ramp at the input of INV1 is short-circuited, which will also become apparent in connection with the discussion of Fig. 6 which shows an explicit connection for an inverting device in accordance with the present invention.

Fig. 6 visar i en föredragen belysande utföringsform ett kopp- lingsschema. för en inverterande anordning' med styrbar tids- konstant för den negativt gående pulsflanken och motsvarande blocken INV1 eller INV2 i ett fördröjningselement DDE i enlighet med den föreliggande uppfinningen. Den inverterande anordningen är uppbyggd med 13 transistorer och är ägnad att integreras som en enhet på en substratskiva av t. ex. kisel, varvid många sådana anordningar kan anordnas på samma substratskiva. Transistorerna 502 114 12 TI-1; utgörs av fälteffektstrukturer med P-kanal medan transis- torerna T, -Tu utgörs av fälteffektstrukturer med N-kanal samt transistorerna Tu och TB är två bipolära transistorer av NPN- typ. Anordningen har en differentiell ingång mellan IN och ïñ och en differentiell utgång mellan Q och Ö. Anslutningen IN är kopplad till grindelektroderna på transistorerna'L_och'L,medan anslutningen ïﬁ är kopplad till grindelektroderna på transis- torerna T4 och T,. Utgången Ö är inkopplad mellan transistorn T8 och emittern på den bipolära transistorn Tu och utgången Q är inkopplad mellan transistorn Tm och emittern på den bipolära transistorn TB. Vidare är grindelektroderna på transistorerna T, och Tß kopplade till återkopplingsingångarna FB resp få, medan grindelektroderna på transistorerna T, och TS är kopplade till ingången CTL för rampstyrspänningen.Fig. 6 shows in a preferred illustrative embodiment a wiring diagram. for an inverting device 'with controllable time constant for the negative-going pulse edge and the corresponding blocks INV1 or INV2 in a delay element DDE in accordance with the present invention. The inverting device is constructed with 13 transistors and is suitable for integration as a unit on a substrate disk of e.g. silicon, whereby many such devices can be arranged on the same substrate disk. Transistors 502 114 12 TI-1; consists of field power structures with P-channel while the transistors T, -Tu consist of field power structures with N-channel and the transistors Tu and TB are two bipolar transistors of NPN type. The device has a differential input between IN and ïñ and a differential output between Q and Ö. The connection IN is connected to the gate electrodes on the transistors'L_and'L, while the connection ï ﬁ is connected to the gate electrodes on the transistors T4 and T1. The output Ö is connected between the transistor T8 and the emitter of the bipolar transistor Tu and the output Q is connected between the transistor Tm and the emitter of the bipolar transistor TB. Furthermore, the gate electrodes on the transistors T1 and T6 are connected to the feedback inputs FB and F1, respectively, while the gate electrodes on the transistors T1 and TS are connected to the input CTL for the ramp control voltage.

De bipolära NPN-transistorerna utgör strömförstärkande steg med låg utimpedans. Fälteffekttransistorerna med P-kanal leder vid låg inspänning medan fälteffekttransistorerna med N-kanal leder vid hög inspänning. Transistorerna TU 1; och T4,Eg bildar därför ett inverterande steg vars omslag för en negativ spänningsflank styrs av en tidslänk som bildas genom kombination av strökapaci- tanser samt bas-emitterkapacitansen i den bipolära NPN-transis- torn Tu resp. Tu tillsammans med kanalresistansen i T; resp. TS vilken styrs genom spänningen som påläggs via ingången CTL.The bipolar NPN transistors are low amplitude current amplifying stages. The P-channel field effect transistors conduct at low input voltage while the N-channel field effect transistors conduct at high input voltage. Transistors TU 1; and T4, Eg therefore form an inverting stage whose turn for a negative voltage edge is controlled by a time link formed by a combination of current capacitors and the base-emitter capacitance in the bipolar NPN transistor Tu and Tu together with the channel resistance in T; resp. TS which is controlled by the voltage applied via the CTL input.

Transistorerna T, resp. TG kommer när deras respektive grinde- lektroder läggs på en låg potential att kortsluta respektive parallella transistor T, och TS, vilket innebär att kanalresis- tansen som ger tidskonstanten i tidslänken kortsluts. Kretskopp- lingen enligt fig. 6 kommer alltså att i sin funktion motsvara den funktion som demonstrerats av tidsdiagrammen i fig. 5.Transistors T, resp. TG comes when their respective gate electrodes are placed at a low potential to short-circuit the respective parallel transistors T, and TS, which means that the channel resistance that gives the time constant in the time link is short-circuited. The circuit connection according to Fig. 6 will thus in its function correspond to the function demonstrated by the time diagrams in Fig. 5.

Genom den symmetriska uppbyggnaden av fördröjningselementet DDE med två inverterande anordningar INVl och INV2 i enlighet med fig. 4 rep. 6 är det enkelt möjligt att bygga upp en fördröj- ningslinje för en i princip godtycklig fördröjning i enlighet med fig. 2. Efter varje inkrementell fördröjning av den digitala signalen säkerställs att pulsbredden bibehålls samtidigt som att 502 114 13 en väldefinierad pulsform erhålls varför en mycket låg signaldis- tortion uppnås vid ett jämnt antal inverterande anordningar.Due to the symmetrical construction of the delay element DDE with two inverting devices INV1 and INV2 in accordance with Fig. 4 rep. 6, it is easily possible to build up a delay line for a basically arbitrary delay in accordance with Fig. 2. After each incremental delay of the digital signal, it is ensured that the pulse width is maintained at the same time as a well-defined pulse shape is obtained. low signal distortion is achieved with an even number of inverting devices.

Genom att varje DDE är symmetriskt uppbyggd kan man enkelt från utgångarna Q resp. Ö på INV2 återkoppla till ingångarna FB resp -Éš på INV1 och från utgångarna Q resp. Ö på INV1 i ett för- dröjningselement DDE återkoppla dessa signaler till ingångarna FB resp FB. på INV2 i det föregående fördröjningselementet DDE.Because each DDE is symmetrically constructed, you can easily from the outputs Q resp. Ö on INV2 feedback to the inputs FB or -Éš on INV1 and from the outputs Q resp. Ö on INV1 in a delay element DDE feedback these signals to the inputs FB and FB respectively. on INV2 in the previous delay element DDE.

Med andra ord bildas även principiellt ett fördröjningselement DDE' med de inverterande anordningarna INV2 och INV1 på detta sätt, varför denna återkoppling till föregående steg hela tiden erhålls i enlighet med uppfinningen. Samtliga ingångar CTL på de inverterande anordningarna i samtliga DDE som utgör fördröj nings- linjen kopplas tillsammans till en gemensam styrningsmatning som kommer att fastställa den inkrementella fördröjningen i varje DDE och därmed den totala fördröjningen i den sammansatta digitala fördröj ningslin j en.In other words, in principle, a delay element DDE 'is also formed with the inverting devices INV2 and INV1 in this way, so that this feedback to the previous step is always obtained in accordance with the invention. All CTL inputs on the inverting devices in all the DDEs that make up the delay line are connected together to a common control feed that will determine the incremental delay in each DDE and thus the total delay in the composite digital delay line.

Antalet fördröjningselement DDE i en sådan differentiell fördröjningslinje väljs så att den totalt erhållbara fördröj- ningen uppgår exempelvis till ett enhetsintervall för signalen som skall fördröjas och exempelvis med 10% för varje DDE även om det är teoretiskt skulle vara möjligt att med en DDE justera upp till nära 100% av pulslängden. Med hjälp av ett antal DDE byggs sålunda upp en fasinriktare vars fördröjning av en digital insignal enkelt styrs med en spänning.The number of delay elements DDE in such a differential delay line is selected so that the total obtainable delay amounts, for example, to a unit interval for the signal to be delayed and, for example, by 10% for each DDE, although it would theoretically be possible to adjust up to close to 100% of the pulse length. With the aid of a number of DDEs, a phase rectifier is thus built up, the delay of a digital input signal of which is easily controlled by a voltage.

En bitsynkroniserare uppbyggs genom att utnyttja två fasinriktare PHAl och PHA2, visade i fig 7, vilka inbegriper var sin differen- tiell fördröjningslinje i enlighet med uppfinningen. De två fasinriktarna ges något olika fasjusteringsområden varvid den första fasinriktaren PHAl har ett fasjusteringsområde från ett minimivärde till ett första maximivärde av åtminstone storleks- ordningen ett enhetsintervall, medan den andra fasinriktaren PHAZ har ett fasjusteringsområde från minimivärdet plus företrädesvis åtminstone ett halvt enhetsintervall till ett andra maximivärde och totalt motsvarade åtminstone ett enhetsintervall. Ett exempel på fasjusteringsområden för de båda fasinriktarna PHAl och PHA2 502 114 14 visas i fig. 8. För att minimera det erforderliga justeringsom- rådet för fasinriktarna, har här en inverterad klocksignal kopplats till fasinriktaren PHA2. Härav erhålls en förskjutning i dess arbetsområde med ett halvt bitintervall. Både PHA1 och PHA2 är konstruerade så att de kan arbeta även något över en övre alarmnivå AHI1 resp. AHI2, liksom något under en undre alarmnivå ALO1 rep. ALO2 varför en marginal erhålles för deras funktion.A bit synchronizer is constructed using two phase aligners PHA1 and PHA2, shown in Fig. 7, each of which includes its differential delay line in accordance with the invention. The two phase adjusters are given slightly different phase adjustment ranges, the first phase adjuster PHA1 having a phase adjustment range from a minimum value to a first maximum value of at least one unit interval, while the second phase adjuster PHAZ has a phase adjustment range from the minimum value plus preferably at least a half maximum unit interval and in total corresponded to at least one unit range. An example of phase adjustment ranges for the two phase inverters PHA1 and PHA2 502 114 14 is shown in Fig. 8. In order to minimize the required adjustment range for the phase inverters, an inverted clock signal has been connected to the phase inverter PHA2. This results in a shift in its working range by half a bit interval. Both PHA1 and PHA2 are designed so that they can work even slightly above an upper alarm level AHI1 resp. AHI2, as well as something below a lower alarm level ALO1 rep. ALO2 why a margin is obtained for their function.

Enligt fig. 8 är alltså marginalerna för PHAl och PHA2 +n och -n medan arbetsområdet är 2n i den belysande utföringsformen.Thus, according to Fig. 8, the margins for PHA1 and PHA2 are + n and -n while the working range is 2n in the illustrative embodiment.

Med en funktionsstyrning, angiven med CONTR i fig. 7, styrs en växling så att en ena fasinriktare kommer att vara aktiv medan den andra fasinriktaren är inaktiv eller i viloläge. På detta sätt är det möjligt att säkerställa att den aktiva fasinriktaren kan arbeta väl inom sitt fasregleringsområde. Med hjälp av denna funktionsstyrning sker en styrning så den första fasinriktaren är aktiverad och den andra fasinriktaren är i viloläge, varvid den andra fasinriktaren i viloläge tar över fasinriktningen så snart som den första aktiva fasinriktaren löper risk att gå utanför sitt fördröjningsjusteringsområde som en följd av följning av ett varierande fasförhàllande mellan den plesiokrona lokala klockan och bitdataströmmen. Vidare tar den första fasin- riktaren i viloläge sedan över fasinriktningen så snart som den andra aktiva fasinriktaren löper risk att gå utanför sitt för- dröj ningsjusteringsområde. Detta sker enkelt genom att funktions- styrningen primärt övervakar en styrspänning som matas in på styringången CTL för den aktiva fasinriktarens differentiella fördröjningslinje.With a function control, indicated by CONTR in Fig. 7, a shift is controlled so that one phase adjuster will be active while the other phase adjuster is inactive or in sleep mode. In this way, it is possible to ensure that the active phase adjuster can work well within its phase control area. With the aid of this function control, a control takes place so that the first phase adjuster is activated and the second phase adjuster is in sleep mode, whereby the second phase adjuster in sleep mode takes over the phase orientation as soon as the first active phase adjuster runs a risk of going beyond its delay adjustment range. of a varying phase relationship between the plesiochronous local clock and the bit data stream. Furthermore, the first phase adjuster in idle mode then takes over the phase orientation as soon as the second active phase adjuster runs the risk of going outside its delay adjustment range. This is done simply by the function control primarily monitoring a control voltage which is input to the control input CTL for the differential phase line of the active phase rectifier.

I enlighet med utföringsformen visad i fig. 7 matas den digitala signalen D som skall fördröjas igenom båda fasinriktarna PHA1 och PHA2, vilka i sin tur lämnar signaler Dl respektive D2. Med hjälp av signalerna INSYNC, ALO och AHI från de båda fasinriktarna PHA avgör funktionsstyrningen CONTR vilken av signalerna Dl och D2 som skall användas, eller med andra ord vilken av fasinriktarna PHA1 och PHA2 som är den aktiva fasinriktaren. Båda fasinriktarna PHAl och PHA2 erhåller också för sin referens en klocksignal CL, 502 114 15 varvid i detta fall PHA2 erhåller denna klocka inverterad, dvs principiellt förskjuten med ett halvt tidsintervall, vilket ger den förskjutning i arbetsområde som visas i figur 8. Alarmsigna- lerna AHI för hög och ALO för låg, flaggar exempelvis för övre och undre gräns för fasjusteringsområdet. För att skapa signaler- na AHI, ALO, INSYNC som matas till funktionsstyrningen för att dess logik på i sig känt sätt skall kunna avgöra vilken av fasin- riktarna som arbetar gynnsammast matas vidare referenssignaler REFHl, REFNl, REFLl rep. REFHZ, REFNZ, REFLZ till respektive fasinriktare PHAl och PHA2.In accordance with the embodiment shown in Fig. 7, the digital signal D to be delayed is fed through both phase rectifiers PHA1 and PHA2, which in turn leave signals D1 and D2, respectively. Using the signals INSYNC, ALO and AHI from the two phase inverters PHA, the function control CONTR determines which of the signals D1 and D2 is to be used, or in other words which of the phase inverters PHA1 and PHA2 is the active phase inverter. Both phase inverters PHA1 and PHA2 also receive for their reference a clock signal CL, 502 114 15, in which case PHA2 receives this clock inverted, ie in principle offset by half a time interval, which gives the offset in working range shown in Figure 8. The alarm signals AHI too high and ALO too low, for example flags for upper and lower limits for the phase adjustment range. In order to create the signals AHI, ALO, INSYNC which are fed to the function control so that its logic in a manner known per se can determine which of the phase rectifiers is working most favorably, reference signals REFH1, REFN1, REFL1 rep are also fed. REFHZ, REFNZ, REFLZ to the respective phase rectifiers PHA1 and PHA2.

Referenserna REFH ger höga gränsen för fasj usteringsområdet, REFN ger nominellt mittområde för fasjusteringsomràdet samt REFL ger låga gränsen för fasjusteringsområdet och skapas med hjälp av adaptiva referensspänningsgeneratorer vilka i enlighet med uppfinningen utnyttjar samma typ av fasinriktare innehållande differentiella fördröjningslinjer som är kopior av de som används i fasinriktarna PHAl och PHAZ i själva bitsynkroniseraren.The REFH references provide a high limit for the phase adjustment range, REFN provides a nominal center range for the phase adjustment range and REFL provides a low limit for the phase adjustment range and are created using adaptive reference voltage generators which according to the invention use the same type of phase adjusters containing differential delay lines. the phase aligners PHA1 and PHAZ in the bit synchronizer itself.

De adaptiva referensspänningsgeneratorerna använder alltså kopior av fasinriktarna för att alstra referensspänningar som definierar aktuellt användbart fördröjningsområde i bitsynkroniseraren.The adaptive reference voltage generators thus use copies of the phase rectifiers to generate reference voltages that define the current useful delay range in the bit synchronizer.

Varje referensgenerator har också två fasinriktare där den ena har sin styrspänning tvingad så att fördröjningen är den minimalt uppnåeliga under rådande funktionsförhållanden. Den andra fasinriktaren har sin àterkopplingsslinga aktiverad, men i stället för fasinriktning mot en klocksignal justeras för- dröjningen så att fördröjningslinjens utmatningsdata fasinriktas mot data som kommer från fördröjningslinjen som är tvingad att arbeta vid minimal fördröjning. Samma datasignal med fast mönster inmatas till båda fördröjningslinjerna, men signalen, som går in i fördröjningslinjen som är tvingad till minimum fördröjning, fördröjs först i en serie av bistabila vippor och/eller mellan- lagringar. För den första referensgeneratorn som alstrar den lägre alarmnivån, är en enda mellanlagringsfördröjning lämplig som fördröjer det fasta datamönstret med en halv klockperiod.Each reference generator also has two phase inverters, one of which has its control voltage forced so that the delay is the least achievable under prevailing operating conditions. The second phase adjuster has its feedback loop activated, but instead of phase alignment with a clock signal, the delay is adjusted so that the output data of the delay line is phase-aligned with data coming from the delay line which is forced to operate at minimal delay. The same fixed-pattern data signal is input to both delay lines, but the signal entering the delay line, which is forced to a minimum delay, is first delayed in a series of bistable flip-flops and / or intermediate bearings. For the first reference generator which generates the lower alarm level, a single intermediate storage delay is suitable which delays the fixed data pattern by half a clock period.

Detta betyder att den andra fasinrikningsstyrspänningen kommer 502 114 16 att vara spänningen för vilken fördröjningen är ett halvt enhetsintervall från nivån där fasinriktarna upphör att vara justerbara nedåt. Denna spänningsnivå utmatas från referensspän- ningsgeneratorn som den låga fördröjningsalarmspänningen.This means that the second phase alignment control voltage will be the voltage for which the delay is half a unit interval from the level where the phase aligners cease to be adjustable downwards. This voltage level is output from the reference voltage generator as the low delay alarm voltage.

Bitsynkroniserare kan använda denna nivå som den undre för- dröjningsgränsen för fasinriktarna för bitsynkroniseringen. Ett halvt enhetsintervall ger tillräcklig fasdriftmarginal för den aktiva fasinriktaren medan den nyss aktiverade fasinriktaren söker upp sitt jämviktsläge.Bit synchronizer can use this level as the lower delay limit for the phase synchronizers for the bit synchronization. A half unit interval provides a sufficient phase operating margin for the active phase adjuster while the newly activated phase adjuster seeks out its equilibrium position.

Den övre alarmnivàn alstras i en andra referensspänningsgenerator som arbetar på samma sätt. Den enda skillnaden är att avvikelsen i tidsdomän mellan inmatningsmönstren till de två fasinriktarna för referensgeneratorn är t. ex. ett och ett halvt enhetsinter- vall i stället för ett halvt enhetsintervall. Bitsynkroniserarna kommer att använda denna referensspänning för att övervaka sina fasinriktare att inte arbeta med en alltför stor fördröjnings- nivå. Fördröjningslinjerna är som redan tidigare nämnts kon- struerade så att de kan opereras upp till fördröjningsnivåer som överstiger denna höga alarmnivå för att ge utrymme för visst överskjut under överlämningsproceduren, se även fig. 8. De adaptiva spänningsgeneratorerna är vidare väsentliga eftersom det användbarafördröjningsoperationsområdetförfasinriktningenäven förutom den inkommande datasignalens fasläge även naturligtvis beror av matningsspänning, kretsegenskaper och temperatur.The upper alarm level is generated in a second reference voltage generator that works in the same way. The only difference is that the deviation in time domain between the input patterns to the two phase inverters for the reference generator is e.g. one and a half unit intervals instead of one half unit interval. The bit synchronizers will use this reference voltage to monitor their phase adjusters not to work with an excessive delay level. The delay lines are, as already mentioned, designed so that they can be operated up to delay levels exceeding this high alarm level to allow for some excess during the handover procedure, see also Fig. 8. The adaptive voltage generators are further essential because the useful operation does not pre-phase the operation area. the phase position of the data signal also of course depends on the supply voltage, circuit characteristics and temperature.

Fig 9a visar shematiskt ett tillstånd där PHAI är aktiv och signalen D1 från denna är den utmatade signalen från bitsynkroni- seraren. Vid en viss tidpunkt uppnås larmnivå AL0l eller AHII.Fig. 9a schematically shows a state where PHAI is active and the signal D1 from this is the output signal from the bit synchronizer. At a certain point in time, the alarm level AL01 or AHII is reached.

Styrningen CONTR styr PHA2 till mitten av dess arbetsområde med hjälp av REFN2. Efter en kort period finner PHA2 en stabilt läge och sätter därmed signalen INSYNC2 till 'sann' som indikation att PHA2 nu har låst in mot insignalen med en riktig fördröjning. När styrningen CONTR erhåller INSYNC2 indikerande korrekt fasjuste- ring av fasinriktaren kopplar styrningen CONTR över utsignalen från Dl till D2. I fig. 9b visas mera i detalj hur omkopplingen sker i förhållande till om data har en lägre eller högre frekvens 502 114 17 än klockan. CONTR informerar en mottagande logik (ej visad) vilken slags drift som uppträtt. Den mottagande logiken använder denna information för att korrekt hantera ingångsdata under~över- kopplingsperioden. Om data löper fortare än klockan kommer alltså den mottagande logiken att ta hand om data från båda fasin- riktarna under överkopplingsperioden. Om data löper långsammare än klockan måste den mottagande logiken kompensera för att t.ex. samma databit 39 uppträder i på varandra följande perioder vid växlingen. Motsvarande operation sker sedan gentemot PHAI om ett nytt läge uppstår så att larmnivån AL02 eller AHI2 uppnås, varvid PHAl synkar in och signalerar med INSYNC1 att växling kan ske tillbaka till D1.The CONTR controller guides PHA2 to the center of its working area using REFN2. After a short period, PHA2 finds a stable position and thus sets the signal INSYNC2 to 'true' as an indication that PHA2 has now locked in to the input signal with a correct delay. When the CONTR control receives INSYNC2 indicating the correct phase adjustment of the phase adjuster, the CONTR control switches over the output signal from D1 to D2. Fig. 9b shows in more detail how the switching takes place in relation to whether the data has a lower or higher frequency 502 114 17 than the clock. CONTR informs a receiving logic (not shown) what kind of operation has occurred. The receiving logic uses this information to correctly handle input data during the ~ switching period. If the data runs faster than the clock, then the receiving logic will take care of data from both phase inverters during the switching period. If data runs slower than the clock, the receiving logic must compensate for e.g. the same data bit 39 appears in successive periods at the switch. Corresponding operation then takes place against PHAI if a new situation arises so that the alarm level AL02 or AHI2 is reached, whereby PHA1 sinks in and signals with INSYNC1 that change can take place back to D1.

Bitsynkroniserarna kan hantera datasignaler som är plesiokrona relativt den egna klockan genom att fasinjusterarens fördröj- ningskontrollpänning styrs så att fördröjningen ändras lika mycket som fasdriften mellan klocka och data. Utsignalen får därmed ett stabilt fasläge relativt klockan, dvs. den är synkroniserad. Eftersom fasinriktaren har ett ändligt arbetsom- råde skulle fasdrift kunna förorsaka felfunktion.genom att tvinga fasinriktaren ut ur det tillåtna arbetsområdet. I god tid innan detta riskerar att hända signalerar därför fasinriktaren till kontrollogiken med endera signalen AHI eller ALO att den närmar sig övre eller undre gränsen.av sitt arbetsområde. Kontrollogiken svarar med att aktivera den fasinriktare som hållits inaktiv. En inaktiv fasinriktare forceras till mitten av sitt arbetsområde med hjälp av referensspänningen REFN. Larmnivåerna AHI och ALO är vidare i enlighet med fig. 8 valda så att när den aktiva fasinriktaren arbetar i närheten av larmnivån har den inaktiva fasinriktaren. ett jämviktsläge för sin fördröjningsslinga i närheten av mitten av arbetsområdet. När den aktiva fasinriktaren passerar en alarmnivå aktiveras fasinriktaren som varit inaktiv.The bit synchronizers can handle data signals that are plesiochronous relative to their own clock by controlling the phase adjuster's delay control voltage so that the delay changes as much as the phase operation between clock and data. The output signal thus has a stable phase position relative to the clock, ie. it is synchronized. Since the phase adjuster has a finite working range, phase operation could cause a malfunction by forcing the phase adjuster out of the permitted working range. In good time before this is likely to happen, the phase adjuster therefore signals to the control logic with either the signal AHI or ALO that it is approaching the upper or lower limit of its working range. The control logic responds by activating the phase adjuster that has been kept inactive. An inactive phase adjuster is forced to the center of its working area using the reference voltage REFN. The alarm levels AHI and ALO are further selected in accordance with Fig. 8 so that when the active phase adjuster operates in the vicinity of the alarm level, the inactive phase adjuster has. an equilibrium position of its delay loop near the center of the work area. When the active phase adjuster passes an alarm level, the phase adjuster that has been inactive is activated.

Den söker då upp jämviktsläget i närheten av mittpunkten av arbetsområdet så att korrekt synkronisering erhålls. När denna fasinriktare nått jämviktsläget sätts dess flagga INSYNC till kontrollogiken lika med 'sann' varvid kontrollogiken därvid gensvarar med att växla aktiv fasinriktare. 502 114 18 Genom användning av digitala fördröjningslinjer uppbyggda med fördröj ningselement bestående av parvisa inverterande anordningar med en genom en pàförd spänningsnivå styrbar tidsfördröjning för den positivt gående signalflanken, eller alternativt den negativt gående signalflanken är det i enlighet med den föreliggande upp- finningen möjligt att konstruera en bitsynkroniserare som pà ett säkert sätt och utan signaldistorsion fasinriktar en inkommande bitdataström till den lokala isokrona tidsdomänen, för enkel tolkning och bearbetning.It then searches for the equilibrium position near the center of the work area so that correct synchronization is obtained. When this phase adjuster has reached the equilibrium position, its flag INSYNC is set to the control logic equal to 'true', the control logic then responds by switching the active phase adjuster. By using digital delay lines constructed with delay elements consisting of paired inverting devices with a time delay controllable by an applied voltage level for the positive-going signal edge, or alternatively the negative-going signal edge, it is possible in accordance with the present invention to construct a bit synchronizer that securely and without signal distortion phases aligns an incoming bit data stream to the local isochronous time domain, for easy interpretation and processing.

Claims

502 114 19 PATENT CLAIMS

Bit synchronizer for interpreting a bit data stream with preferably high data rate received at a receiver in a plesiochronous communication system, characterized by comprising a first phase inverter (PHA1) and a second phase inverter (PHA2) where the first phase inverter is activated and the second phase adjuster is in sleep mode, the second phase adjuster in idle mode taking over the phase orientation as soon as the first active phase adjuster runs the risk of going outside its delay adjustment range as a result of following a varying phase relationship between the plesiochronous local clock and bit data stream , and further that the first phase adjuster in idle mode then takes over the phase orientation as soon as the second active phase adjuster runs the risk of going outside its delay adjustment range as a result of following a varying phase relationship between clock and bit data stream.

Bit synchronizer according to Claim 1, characterized in that switching between active and inactive first and second phase adjusters takes place in a continuous manner by means of a function control which monitors the activated phase adjuster's working point and switches the output of the bit synchronizer between output (D1, D2) from the first phase inverter (PHAI) and the second phase inverter (PHA2), respectively.

Bit synchronizer according to claim 2, characterized in that the continuity is further achieved by a work point shift between the two phase inverters with a half local unit interval up or down and by switching between output from the first or the second phase inverter and during the switching period data from both phase aligners, this data differing by only half a unit interval. 502 114 20

Function control for a bit synchronizer according to any one of claims 1 to 3, characterized by alternating activation and deactivation of a respective first phase adjuster (PHAI) and a second phase adjuster (PHA2) based on monitoring the delay control voltage of the active phase adjuster.

Function control according to claim 4, characterized in that the first phase adjuster has a phase adjustment range from a minimum value to a first maximum value of at least the order of one unit interval, while the second phase adjuster has a phase adjustment range from the minimum value plus preferably at least half a unit interval to a second maximum value and in total corresponded to at least one unit range.

Adaptive reference generator which controls a function control for alternating activation and deactivation of two phase inverters in a bit synchronizer according to claims 1-3, characterized in that the reference generator uses a first and a second secondary phase inverter which in turn are copies of the primary phase inverters which shall be controlled, the first secondary phase adjuster operating at the absolute minimum delay level and the second secondary phase adjuster operating at a delay level which is controlled in a locked delay loop to be n half clock periods above the absolute minimum delay level.

7. An adaptive reference generator according to claim 6, characterized in that generating a reference signal by phase aligning the output signal of the second secondary phase aligner with the output signal from the first secondary phase aligner, these being subject to two digital signal patterns where one signal pattern is input to the first secondary phase adjuster is a delayed copy of the signal input on the second secondary phase adjuster and where this delay is n half clock periods where the number n is a positive integer.