JPH0834395B2 - スイッチ付き増幅回路 - Google Patents
スイッチ付き増幅回路Info
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- JPH0834395B2 JPH0834395B2 JP1263114A JP26311489A JPH0834395B2 JP H0834395 B2 JPH0834395 B2 JP H0834395B2 JP 1263114 A JP1263114 A JP 1263114A JP 26311489 A JP26311489 A JP 26311489A JP H0834395 B2 JPH0834395 B2 JP H0834395B2
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- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
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- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、複数の入力用増幅回路のうちからスイッチ
回路により選択された入力用増幅回路に対する入力信号
を増幅するスイッチ付き増幅回路に係り、特にバイポー
ラ集積回路に使用される。
回路により選択された入力用増幅回路に対する入力信号
を増幅するスイッチ付き増幅回路に係り、特にバイポー
ラ集積回路に使用される。
（従来の技術） 従来のスイッチ付き増幅回路は、第４図に示すように
構成されている。（QA0、QB0）はエミッタ相互が共通接
続されたミュートモード用の差動対を形成するNPNトラ
ンジスタ、同様に、（QA1、QB1）、（QA2、QB2）、…
（QAn、QBn）はエミッタ相互が共通接続されたそれぞれ
入力用の差動増幅回路を形成するNPNトランジスタであ
る。これらの入力用トランジスタ（QA1、QB1）、（QA
2、QB2）、…（QAn、QBn）は、各一方のトランジスタQA
1、QA2、…QAnのコレクタ相互が共通接続（共通接続点
をＡで表わす。）され、各他方のトランジスタQB1、QB
2:…QBnコレクタ相互が共通接続（共通接続点をＢで表
わす。）されている。
構成されている。（QA0、QB0）はエミッタ相互が共通接
続されたミュートモード用の差動対を形成するNPNトラ
ンジスタ、同様に、（QA1、QB1）、（QA2、QB2）、…
（QAn、QBn）はエミッタ相互が共通接続されたそれぞれ
入力用の差動増幅回路を形成するNPNトランジスタであ
る。これらの入力用トランジスタ（QA1、QB1）、（QA
2、QB2）、…（QAn、QBn）は、各一方のトランジスタQA
1、QA2、…QAnのコレクタ相互が共通接続（共通接続点
をＡで表わす。）され、各他方のトランジスタQB1、QB
2:…QBnコレクタ相互が共通接続（共通接続点をＢで表
わす。）されている。
また、各一方のトランジスタQA1〜QAnのベースは、対
応して入力バイアス用抵抗R1〜Rnを介して基準電圧VREF
に接続されると共に対応して入力端子IN1〜INnに共通接
続され、各他方のトランジスタQB1〜QBnのベース相互が
前記負帰還端子NFに共通接続されている。また、前記ミ
ュートモード用の差動対トランジスタ（QA0、QB0）のう
ちの一方のトランジスタQA0のベースは基準電圧VREFに
接続されており、他方のトランジスタQB0のベースは負
帰還端子NFに接続されている。そして、上記ミュートモ
ード用の差動対（QA0、QB0）および入力用のトランジス
タ、（QA1、QB1）、（QA2、QB2）、…（QAn、QBn）の各
エミッタ共通接続点がスイッチ回路SWにより選択され、
この選択されたエミッタ共通接続点と接地電位GNDとの
間に定電流源I1が接続される。
応して入力バイアス用抵抗R1〜Rnを介して基準電圧VREF
に接続されると共に対応して入力端子IN1〜INnに共通接
続され、各他方のトランジスタQB1〜QBnのベース相互が
前記負帰還端子NFに共通接続されている。また、前記ミ
ュートモード用の差動対トランジスタ（QA0、QB0）のう
ちの一方のトランジスタQA0のベースは基準電圧VREFに
接続されており、他方のトランジスタQB0のベースは負
帰還端子NFに接続されている。そして、上記ミュートモ
ード用の差動対（QA0、QB0）および入力用のトランジス
タ、（QA1、QB1）、（QA2、QB2）、…（QAn、QBn）の各
エミッタ共通接続点がスイッチ回路SWにより選択され、
この選択されたエミッタ共通接続点と接地電位GNDとの
間に定電流源I1が接続される。
さらに、共通接続点ＡおよびＢにカレントミラー接続
されたPNPトランジスタQ1およびQ2の各コレクタが対応
して接続され、このトランジスタQ1およびQ2の各エミッ
タとVcc電源電位との間に対応して抵抗RE1およびRE2が
接続されている。そして、共通接続点Ｂの出力は、NPN
トランジスタQ3およびそのエミッタに接続された定電流
源I2からなるエミッタフォロアを介して出力端子OUTに
接続されている。この出力端子OUTと前記負帰還端子NF
との間に、抵抗RNF2およびRNF1と容量CNFからなる帰還
回路が接続されている。
されたPNPトランジスタQ1およびQ2の各コレクタが対応
して接続され、このトランジスタQ1およびQ2の各エミッ
タとVcc電源電位との間に対応して抵抗RE1およびRE2が
接続されている。そして、共通接続点Ｂの出力は、NPN
トランジスタQ3およびそのエミッタに接続された定電流
源I2からなるエミッタフォロアを介して出力端子OUTに
接続されている。この出力端子OUTと前記負帰還端子NF
との間に、抵抗RNF2およびRNF1と容量CNFからなる帰還
回路が接続されている。
上記スイッチ付き増幅回路において、前記入力端子IN
1〜INnには、各対応して結合容量C1〜Cnを介して入力信
号源S1〜Snが接続される。スイッチ回路SWにより選択さ
れた入力用トランジスタ（QA1、QB1）、（QA2、QB2）、
…（QAn、QBn）に対する入力信号源からの入力信号が増
幅され、エミッタフォロアを経て出力端子OUTに取り出
される。この場合、スイッチ付き増幅回路の利得GVは、
帰還回路の定数により決まり、 GV＝（RNF1＋RNF2）/RNF1 …（１） となる。
1〜INnには、各対応して結合容量C1〜Cnを介して入力信
号源S1〜Snが接続される。スイッチ回路SWにより選択さ
れた入力用トランジスタ（QA1、QB1）、（QA2、QB2）、
…（QAn、QBn）に対する入力信号源からの入力信号が増
幅され、エミッタフォロアを経て出力端子OUTに取り出
される。この場合、スイッチ付き増幅回路の利得GVは、
帰還回路の定数により決まり、 GV＝（RNF1＋RNF2）/RNF1 …（１） となる。
また、スイッチ回路SWによりミュートモード用の差動
対トランジスタ（QA0、QB0）が選択された場合には出力
が生じないミュートモードになる。
対トランジスタ（QA0、QB0）が選択された場合には出力
が生じないミュートモードになる。
しかし、スイッチ付き増幅回路は、各入力信号を差動
増幅用トランジスタ（QA1、QB1）、（QA2、QB2）、…
（QAn、QBn）の各一方のトランジスタのQA1〜QAnのベー
スに直接に入力すると、各入力信号の直流電位V1〜Vnが
異なる場合に、スイッチ回路SWの切替わり時に直流電位
V1〜Vnの電位差が現われ、出力信号の直流電位がスイッ
チ回路SWの切替わり時に変動してしまうことを防ぐため
に、結合容量C1〜Cnおよび入力バイアス用抵抗R1〜Rnが
用いられているので、使用素子数が多くなるという問題
がある。
増幅用トランジスタ（QA1、QB1）、（QA2、QB2）、…
（QAn、QBn）の各一方のトランジスタのQA1〜QAnのベー
スに直接に入力すると、各入力信号の直流電位V1〜Vnが
異なる場合に、スイッチ回路SWの切替わり時に直流電位
V1〜Vnの電位差が現われ、出力信号の直流電位がスイッ
チ回路SWの切替わり時に変動してしまうことを防ぐため
に、結合容量C1〜Cnおよび入力バイアス用抵抗R1〜Rnが
用いられているので、使用素子数が多くなるという問題
がある。
また、ミュートモードをつくるために、ミュートモー
ド用の差動対トランジスタ（QA0、QB0）が必要になると
いう問題がある。
ド用の差動対トランジスタ（QA0、QB0）が必要になると
いう問題がある。
また、スイッチ付き増幅回路の利得GVは固定であり、
各入力信号に対して個別に利得GVを設定することができ
ないという問題がある。
各入力信号に対して個別に利得GVを設定することができ
ないという問題がある。
（発明が解決しようとする課題） 上記したように従来のスイッチ付き増幅回路は、スイ
ッチ切り替え時における直流電位の変動を抑えるために
多くの素子を必要とし、しかも、ミュートモードをつく
るためにミュートモード用の差動対トランジスタが必要
になり、各入力信号に対して個別に利得を設定すること
ができないという問題がある。
ッチ切り替え時における直流電位の変動を抑えるために
多くの素子を必要とし、しかも、ミュートモードをつく
るためにミュートモード用の差動対トランジスタが必要
になり、各入力信号に対して個別に利得を設定すること
ができないという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、少ない素子数でスイッチ切り替え時におけ
る直流電位の変動を抑えることができ、しかも、各入力
信号に対して個別に利得を設定することが可能になり、
ミュートモード用のトランジスタを必要としないでミュ
ートモードが得られるスイッチ付き増幅回路を提供する
ことにある。
その目的は、少ない素子数でスイッチ切り替え時におけ
る直流電位の変動を抑えることができ、しかも、各入力
信号に対して個別に利得を設定することが可能になり、
ミュートモード用のトランジスタを必要としないでミュ
ートモードが得られるスイッチ付き増幅回路を提供する
ことにある。
［発明の構成］ （課題を解決するための手段） 本発明のスイッチ付き増幅回路は、各一方の入力端に
互いに異なる直流電位を基準とする入力信号源が接続さ
れ、各他方の入力端に前記互いに異なる直流電位が供給
され、各出力端が共通に接続された複数の入力用の電圧
電流変換増幅回路と、この複数の入力用の電圧電流変換
増幅回路の各出力端の共通接続点の電流出力が一方の加
算入力となる加算回路と、この加算回路の電流出力が供
給され、電流電圧変換を行う電流電圧変換増幅回路と、
この電流電圧変換増幅回路の出力が帰還回路を介して一
方の入力端に供給されると共に他方の入力端に基準電位
が供給され、電流出力が前記加算回路の他方の加算入力
となる帰還用の電圧電流変換増幅回路と、電流値が可変
制御でき、前記複数の入力用の電圧電流変換増幅回路の
利得を個別に設定できる可変定電流源と、前記可変定電
流源を前記複数の入力用の電圧電流変換増幅回路に選択
的に接続するスイッチ回路とを具備し、前記複数の入力
用の電圧電流変換増幅回路は、スイッチ回路により前記
可変定電流源と非接続状態にされた場合、利得がゼロと
なりミュートモードが設定されることを特徴としてい
る。
互いに異なる直流電位を基準とする入力信号源が接続さ
れ、各他方の入力端に前記互いに異なる直流電位が供給
され、各出力端が共通に接続された複数の入力用の電圧
電流変換増幅回路と、この複数の入力用の電圧電流変換
増幅回路の各出力端の共通接続点の電流出力が一方の加
算入力となる加算回路と、この加算回路の電流出力が供
給され、電流電圧変換を行う電流電圧変換増幅回路と、
この電流電圧変換増幅回路の出力が帰還回路を介して一
方の入力端に供給されると共に他方の入力端に基準電位
が供給され、電流出力が前記加算回路の他方の加算入力
となる帰還用の電圧電流変換増幅回路と、電流値が可変
制御でき、前記複数の入力用の電圧電流変換増幅回路の
利得を個別に設定できる可変定電流源と、前記可変定電
流源を前記複数の入力用の電圧電流変換増幅回路に選択
的に接続するスイッチ回路とを具備し、前記複数の入力
用の電圧電流変換増幅回路は、スイッチ回路により前記
可変定電流源と非接続状態にされた場合、利得がゼロと
なりミュートモードが設定されることを特徴としてい
る。
（作用） 複数個の電圧電流変換増幅回路のうちの１個をスイッ
チ回路により選択し、この電圧電流変換増幅回路の入力
信号を電流に変換した後に帰還信号電流と加算してい
る。従って、複数個の電圧電流変換増幅回路に対する各
入力信号の直流電位が異なっていても、スイッチ回路の
切り替わり時に上記直流電位の電位差が現われることは
なく、出力信号の直流電位は帰還用の電圧電流変換増幅
回路の基準電圧により決まり、常に一定になっている。
チ回路により選択し、この電圧電流変換増幅回路の入力
信号を電流に変換した後に帰還信号電流と加算してい
る。従って、複数個の電圧電流変換増幅回路に対する各
入力信号の直流電位が異なっていても、スイッチ回路の
切り替わり時に上記直流電位の電位差が現われることは
なく、出力信号の直流電位は帰還用の電圧電流変換増幅
回路の基準電圧により決まり、常に一定になっている。
また、各入力信号に対する利得は、入力用の電圧電流
変換増幅回路の伝達コンダクタンスgmをそれぞれ変える
ことにより個別に可変設定することが可能になる。
変換増幅回路の伝達コンダクタンスgmをそれぞれ変える
ことにより個別に可変設定することが可能になる。
また、スイッチ回路により各入力用の電圧電流変換増
幅回路のいずれも選択しない状態の時、各入力信号に対
する利得はすべて０になり、ミュートモードとなる。こ
の時、出力の直流電位は、帰還用の電圧電流変換増幅回
路に印加されている基準電圧と等しくなり、電圧変化は
生じない。
幅回路のいずれも選択しない状態の時、各入力信号に対
する利得はすべて０になり、ミュートモードとなる。こ
の時、出力の直流電位は、帰還用の電圧電流変換増幅回
路に印加されている基準電圧と等しくなり、電圧変化は
生じない。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、スイッチ付き増幅回路の基本構成を示して
おり、INA1〜INAnは対応して直流電位V1〜Vnを有する入
力信号源S1〜Snが接続される入力端子、GM1〜GMnは入力
端子INA1〜INAnからの入力信号をそれぞれ増幅するため
の入力用の電圧電流変換増幅回路（以下、gm増幅回路と
記す）であり、それぞれ対応して入力信号源S1〜Snの直
流電位V1〜Vnに等しい基準電圧V1〜Vn入力が与えられ
る。gm増幅回路GM1〜GMnはスイッチ回路SWにより選択的
に動作電流源I1に接続されるものであり、その電流出力
は加算回路10の一方の入力となる。この加算回路10の電
流出力は、電流電圧変換利得Ｋの電流電圧変換回路11に
より電流電圧変化されて出力端子OUTに出力する。この
出力端子OUTと負帰還端子NFとの間に帰還率βの帰還回
路12が接続され、負帰還端子NFの帰還入力は帰還用のgm
増幅回路GMNFの反転入力端（−）に入力する。この帰還
用のgm増幅回路GMNFの非反転入力端（＋）には基準電圧
VREFが与えられ、その電流出力は前記加算回路10の他方
の入力となる。
おり、INA1〜INAnは対応して直流電位V1〜Vnを有する入
力信号源S1〜Snが接続される入力端子、GM1〜GMnは入力
端子INA1〜INAnからの入力信号をそれぞれ増幅するため
の入力用の電圧電流変換増幅回路（以下、gm増幅回路と
記す）であり、それぞれ対応して入力信号源S1〜Snの直
流電位V1〜Vnに等しい基準電圧V1〜Vn入力が与えられ
る。gm増幅回路GM1〜GMnはスイッチ回路SWにより選択的
に動作電流源I1に接続されるものであり、その電流出力
は加算回路10の一方の入力となる。この加算回路10の電
流出力は、電流電圧変換利得Ｋの電流電圧変換回路11に
より電流電圧変化されて出力端子OUTに出力する。この
出力端子OUTと負帰還端子NFとの間に帰還率βの帰還回
路12が接続され、負帰還端子NFの帰還入力は帰還用のgm
増幅回路GMNFの反転入力端（−）に入力する。この帰還
用のgm増幅回路GMNFの非反転入力端（＋）には基準電圧
VREFが与えられ、その電流出力は前記加算回路10の他方
の入力となる。
スイッチ付き増幅回路においては、ｎ個の入力用のgm
増幅回路GM1〜GMnのうちの１個をスイッチ回路SWにより
選択し、この１個の入力用のgm増幅回路の入力信号を電
流に変換した後に帰還用のgm増幅回路GMNFの電流出力と
加算している。これにより、ｎ個の入力用のgm増幅回路
GM1〜GMnに対する各入力信号の直流電位V1〜Vnが異なっ
ていても、スイッチ回路SWの切替わり時に直流電位V1〜
Vnの電位差が現われることはなく、出力信号の直流電位
は帰還用のgm増幅回路GMNFの基準電圧VREFにより決ま
り、常に一定になっている。
増幅回路GM1〜GMnのうちの１個をスイッチ回路SWにより
選択し、この１個の入力用のgm増幅回路の入力信号を電
流に変換した後に帰還用のgm増幅回路GMNFの電流出力と
加算している。これにより、ｎ個の入力用のgm増幅回路
GM1〜GMnに対する各入力信号の直流電位V1〜Vnが異なっ
ていても、スイッチ回路SWの切替わり時に直流電位V1〜
Vnの電位差が現われることはなく、出力信号の直流電位
は帰還用のgm増幅回路GMNFの基準電圧VREFにより決ま
り、常に一定になっている。
従って、各入力信号をそれぞれ入力用のgm増幅回路GM
1〜GMnに直接に入力することが可能になり、従来例のス
イッチ付き増幅回路で必要とした第４図中の結合容量C1
〜Cnおよび入力バイアス用抵抗R1〜Rnを必要としなくな
るので、使用素子が非常に少なくて済む。
1〜GMnに直接に入力することが可能になり、従来例のス
イッチ付き増幅回路で必要とした第４図中の結合容量C1
〜Cnおよび入力バイアス用抵抗R1〜Rnを必要としなくな
るので、使用素子が非常に少なくて済む。
また、各入力信号に対する利得は、入力用のgm増幅回
路GM1〜GMnの伝達コンダクタンスgmをそれぞれ変えるこ
とにより個別に可変設定することが可能になり、従来例
の利得が固定のスイッチ付き増幅回路と比べて使い勝手
が大変向上する。
路GM1〜GMnの伝達コンダクタンスgmをそれぞれ変えるこ
とにより個別に可変設定することが可能になり、従来例
の利得が固定のスイッチ付き増幅回路と比べて使い勝手
が大変向上する。
また、スイッチ回路SWにより入力用のgm増幅回路GM1
〜GMnのいずれも選択しない状態の時、各入力信号に対
する利得はすべて０になり、ミュートモードとなる。こ
の時、出力の直流電位は、帰還用のgm増幅回路GMNFに印
加されている基準電圧VREFと等しくなり、電圧変化は生
じない。
〜GMnのいずれも選択しない状態の時、各入力信号に対
する利得はすべて０になり、ミュートモードとなる。こ
の時、出力の直流電位は、帰還用のgm増幅回路GMNFに印
加されている基準電圧VREFと等しくなり、電圧変化は生
じない。
従って、従来例のスイッチ付き増幅回路で必要とした
第４図中のミュートモード用の差動対トランジスタ（QA
0、QB0）を必要としなくなり、スイッチ回路SWの切替わ
り時に入力用のgm増幅回路がオフからオンになるタイミ
ングを遅らせば、その間は自動的にミュートモードにな
るので、スイッチ回路SWの切り替わりをスムースに行う
ことが可能になる。
第４図中のミュートモード用の差動対トランジスタ（QA
0、QB0）を必要としなくなり、スイッチ回路SWの切替わ
り時に入力用のgm増幅回路がオフからオンになるタイミ
ングを遅らせば、その間は自動的にミュートモードにな
るので、スイッチ回路SWの切り替わりをスムースに行う
ことが可能になる。
第２図は第１図のスイッチ付き増幅回路の一実施例を示
している。即ち、（QA1、QB1）、（QA2、QB2）、…（QA
n、QBn）はエミッタ相互が共通接続されてそれぞれ入力
用の差動増幅回路を形成するNPNトランジスタである。
これらの入力用トランジスタ（QA1、QB1）、（QA2、QB
2）、…（QAn、QBn）は、各一方のトランジスタQA1、QA
2、…QAnのコレクタ相互が共通接続（共通接続点をＡで
表わす。）され、各他方のトランジスタQB1、QB2、…QB
nのコレクタ相互が共通接続（共通接続点をＢで表わ
す。）され、各エミッタ共通接続点がスイッチ回路SWに
より選択され、この選択されたエミッタ共通接続点と接
地電位GNDとの間に可変定電流源I1が接続される。ま
た、各一方のトランジスタQA1〜QAnのベースは対応して
入力端子INA1〜INAnに接続され、各他方のトランジスタ
QB1〜QBnのベースは対応して基準電圧V1〜Vnに接続され
ている。そして、入力端子INA1〜INAnには対応して直流
電位V1〜Vnを有する入力信号源S1〜Snが接続される。
している。即ち、（QA1、QB1）、（QA2、QB2）、…（QA
n、QBn）はエミッタ相互が共通接続されてそれぞれ入力
用の差動増幅回路を形成するNPNトランジスタである。
これらの入力用トランジスタ（QA1、QB1）、（QA2、QB
2）、…（QAn、QBn）は、各一方のトランジスタQA1、QA
2、…QAnのコレクタ相互が共通接続（共通接続点をＡで
表わす。）され、各他方のトランジスタQB1、QB2、…QB
nのコレクタ相互が共通接続（共通接続点をＢで表わ
す。）され、各エミッタ共通接続点がスイッチ回路SWに
より選択され、この選択されたエミッタ共通接続点と接
地電位GNDとの間に可変定電流源I1が接続される。ま
た、各一方のトランジスタQA1〜QAnのベースは対応して
入力端子INA1〜INAnに接続され、各他方のトランジスタ
QB1〜QBnのベースは対応して基準電圧V1〜Vnに接続され
ている。そして、入力端子INA1〜INAnには対応して直流
電位V1〜Vnを有する入力信号源S1〜Snが接続される。
さらに、Vcc電源電位と共通接続点Ｂとの間に、抵抗R
4およびベース・コレクタ相互が接続されたPNPトランジ
スタQ4のエミッタ・コレクタ間が接続され、このトラン
ジスタQ4のベースにPNPトランジスタQ3のベースが接続
され、このトランジスタQ3のエミッタとVcc電位との間
に抵抗R3が接続されている。これらの抵抗R4、R3および
トランジスタQ4、Q3は第１のカレントミラー回路を形成
している。同様に、Vcc電源電位と共通接続点Ａとの間
に、抵抗R5およびベース・コレクタ相互が接続されたPN
PトランジスタQ5のエミッタ・コレクタ間が接続され、
このトランジスタQ5のベースにPNPトランジスタQ6のベ
ースが接続され、このトランジスタQ6のエミッタとVcc
電位との間に抵抗R6が接続されている。これらの抵抗R
5、R6およびトランジスタQ5、Q6は第２のカレントミラ
ー回路を形成している。
4およびベース・コレクタ相互が接続されたPNPトランジ
スタQ4のエミッタ・コレクタ間が接続され、このトラン
ジスタQ4のベースにPNPトランジスタQ3のベースが接続
され、このトランジスタQ3のエミッタとVcc電位との間
に抵抗R3が接続されている。これらの抵抗R4、R3および
トランジスタQ4、Q3は第１のカレントミラー回路を形成
している。同様に、Vcc電源電位と共通接続点Ａとの間
に、抵抗R5およびベース・コレクタ相互が接続されたPN
PトランジスタQ5のエミッタ・コレクタ間が接続され、
このトランジスタQ5のベースにPNPトランジスタQ6のベ
ースが接続され、このトランジスタQ6のエミッタとVcc
電位との間に抵抗R6が接続されている。これらの抵抗R
5、R6およびトランジスタQ5、Q6は第２のカレントミラ
ー回路を形成している。
また、トランジスタQ3のコレクタとGNDとの間に、NPN
トランジスタQ8のコレクタ・エミッタ間および抵抗R7が
接続され、このトランジスタQ8のコレクタ・ベースに対
応してNPNトランジスタQ7のベース・エミッタが接続さ
れ、このトランジスタQ7のコレクタはVcc電位に接続さ
れている。また、トランジスタQ6のコレクタとGNDとの
間に、NPNトランジスタQ9のコレクタ・エミッタ間およ
び抵抗R8が接続され、このトランジスタQ9のベースは前
記トランジスタQ8のベースに接続されている。これらの
トランジスタQ7〜Q9および抵抗R7、R8は第３のカレント
ミラー回路を形成している。
トランジスタQ8のコレクタ・エミッタ間および抵抗R7が
接続され、このトランジスタQ8のコレクタ・ベースに対
応してNPNトランジスタQ7のベース・エミッタが接続さ
れ、このトランジスタQ7のコレクタはVcc電位に接続さ
れている。また、トランジスタQ6のコレクタとGNDとの
間に、NPNトランジスタQ9のコレクタ・エミッタ間およ
び抵抗R8が接続され、このトランジスタQ9のベースは前
記トランジスタQ8のベースに接続されている。これらの
トランジスタQ7〜Q9および抵抗R7、R8は第３のカレント
ミラー回路を形成している。
トランジスタQ6のコレクタ出力は、NPNトランジスタQ
10およびそのエミッタとGNDとの間に接続された第３の
定電流源I3からなるエミッタフォロアを介して出力端子
OUTに接続されている。
10およびそのエミッタとGNDとの間に接続された第３の
定電流源I3からなるエミッタフォロアを介して出力端子
OUTに接続されている。
そして、この出力端子OUTと負帰還端子NFとの間に、
抵抗R2およびR1と容量C1からなる帰還回路12が接続され
ている。
抵抗R2およびR1と容量C1からなる帰還回路12が接続され
ている。
一方、Q1およびQ2は各エミッタが共通接続された差動
対をなすNPNトランジスタであり、各コレクタが対応し
てトランジスタQ4およびQ5のコレクタに接続され、エミ
ッタ共通接続点とGNDとの間に第２の定電流源I2が接続
され、一方のトランジスタQ1のベースに前記負帰還端子
NF（帰還回路12の抵抗R2およびR1の接続点）が接続さ
れ、他方のトランジスタQ2のベースに基準電圧VREFが印
加されている。
対をなすNPNトランジスタであり、各コレクタが対応し
てトランジスタQ4およびQ5のコレクタに接続され、エミ
ッタ共通接続点とGNDとの間に第２の定電流源I2が接続
され、一方のトランジスタQ1のベースに前記負帰還端子
NF（帰還回路12の抵抗R2およびR1の接続点）が接続さ
れ、他方のトランジスタQ2のベースに基準電圧VREFが印
加されている。
トランジスタQ1、Q2および第２の定電流源I2は、前記
した帰還用のgm増幅回路GMNFを形成しており、前記抵抗
R3〜R8およびトランジスタQ3〜Q9は前記した加算回路10
を形成しており、前記エミッタフォロアは、前記した電
流電圧変換回路11を形成している。
した帰還用のgm増幅回路GMNFを形成しており、前記抵抗
R3〜R8およびトランジスタQ3〜Q9は前記した加算回路10
を形成しており、前記エミッタフォロアは、前記した電
流電圧変換回路11を形成している。
スイッチ付き増幅回路においては、ｎ対の入力用トラ
ンジスタ（QA1、QB1）、（QA2、QB2）、…（QAn、QBn）
の各エミッタ共通接続点のうちの１個をスイッチ回路SW
により選択して可変定電流源I1と接続することにより、
前記したｎ個のgm増幅回路GM1〜GMnのうちの１個を選択
することになる。
ンジスタ（QA1、QB1）、（QA2、QB2）、…（QAn、QBn）
の各エミッタ共通接続点のうちの１個をスイッチ回路SW
により選択して可変定電流源I1と接続することにより、
前記したｎ個のgm増幅回路GM1〜GMnのうちの１個を選択
することになる。
ここで、選択された１個のgm増幅回路の伝達コンダク
タンスgmi（ｉ＝１〜ｎ）は、 gmi＝I1／（２・VT） …（２） になる。また、帰還用のgm増幅回路GMNFの伝達コンダク
タンスgmNFは、 gmNF＝I2／（２・VT） …（３） になる。さらに、NPNトランジスタQ10の電流増幅率をh
FEとすると、電流電圧変換利得Ｋおよび帰還率βは、 Ｋ＝hFE・（R1＋R2） …（４） β＝R1/（R1＋R2） …（５） になる。以上により、上記第２図のスイッチ付き増幅回
路の利得GVは、 になる。
タンスgmi（ｉ＝１〜ｎ）は、 gmi＝I1／（２・VT） …（２） になる。また、帰還用のgm増幅回路GMNFの伝達コンダク
タンスgmNFは、 gmNF＝I2／（２・VT） …（３） になる。さらに、NPNトランジスタQ10の電流増幅率をh
FEとすると、電流電圧変換利得Ｋおよび帰還率βは、 Ｋ＝hFE・（R1＋R2） …（４） β＝R1/（R1＋R2） …（５） になる。以上により、上記第２図のスイッチ付き増幅回
路の利得GVは、 になる。
ここで、可変定電流源I1に接続されている１個の入力
用gm増幅回路の入力信号に対する利得は上式（６）のよ
うになるが、可変定電流源I1に接続されていない入力用
のgm増幅回路の伝達コンダクタンスgmiは「０」にな
り、その利得GVも「０」になる。結局、動作している任
意の１個の入力用gm増幅回路の入力信号のみ増幅されて
出力として現われ、他の入力信号は出力に現われず、ス
イッチ付き増幅回路として動作する。
用gm増幅回路の入力信号に対する利得は上式（６）のよ
うになるが、可変定電流源I1に接続されていない入力用
のgm増幅回路の伝達コンダクタンスgmiは「０」にな
り、その利得GVも「０」になる。結局、動作している任
意の１個の入力用gm増幅回路の入力信号のみ増幅されて
出力として現われ、他の入力信号は出力に現われず、ス
イッチ付き増幅回路として動作する。
なお、出力の直流電位は、帰還用のgm増幅回路GMNFに
印加されている負帰還端子NFの電位およびに基準電圧V
REFと等しくなる。
印加されている負帰還端子NFの電位およびに基準電圧V
REFと等しくなる。
従って、入力用のgm増幅回路GM1〜GMn毎に可変定電流
源I1の電流値を可変制御することにより、個別に利得GV
を可変設定することが可能になる。
源I1の電流値を可変制御することにより、個別に利得GV
を可変設定することが可能になる。
また、スイッチ回路SWにより入力用のgm増幅回路GM1
〜GMnのいずれも選択しない状態の時、これらの利得GV
はすべて０になり、出力には入力信号が現われず、ミュ
ートモードとなり、この時の出力の直流電位は、帰還用
のgm増幅回路GMNFに印加されている基準電圧VREFと等し
くなる。
〜GMnのいずれも選択しない状態の時、これらの利得GV
はすべて０になり、出力には入力信号が現われず、ミュ
ートモードとなり、この時の出力の直流電位は、帰還用
のgm増幅回路GMNFに印加されている基準電圧VREFと等し
くなる。
第３図は、本発明の他の実施例を示しており、第２図
の実施例と比べて、入力用トランジスタ（QA1、QB1）、
（QA2、QB2）、…（QAn、QBn）の各エミッタがそれぞれ
対応して抵抗REi（ｉ＝１〜ｎ）を介して共通に接続さ
れ、差動対をなすNPNトランジスタQ1およびQ2の各エミ
ッタがそれぞれ抵抗RENFを介して共通に接続されている
点が異なり、その他は同じであるので第２図中と同一符
号を付している。
の実施例と比べて、入力用トランジスタ（QA1、QB1）、
（QA2、QB2）、…（QAn、QBn）の各エミッタがそれぞれ
対応して抵抗REi（ｉ＝１〜ｎ）を介して共通に接続さ
れ、差動対をなすNPNトランジスタQ1およびQ2の各エミ
ッタがそれぞれ抵抗RENFを介して共通に接続されている
点が異なり、その他は同じであるので第２図中と同一符
号を付している。
第３図のスイッチ付き増幅回路においては、スイッチ
回路SWにより選択された１個のgm増幅回路の伝達コンダ
クタンスgmi（ｉ＝１〜ｎ）は、 gmi＝1/｛（２・VT／I1）＋REi｝ …（７） になる。また、帰還用のgm増幅回路GMNFの伝達コンダク
タンスGMNFは、 GMNF＝1/｛（２・VT／I2）＋RENF｝ …（７） になる。従って、上記第３図のスイッチ付き増幅回路の
利得GVは、 になる。
回路SWにより選択された１個のgm増幅回路の伝達コンダ
クタンスgmi（ｉ＝１〜ｎ）は、 gmi＝1/｛（２・VT／I1）＋REi｝ …（７） になる。また、帰還用のgm増幅回路GMNFの伝達コンダク
タンスGMNFは、 GMNF＝1/｛（２・VT／I2）＋RENF｝ …（７） になる。従って、上記第３図のスイッチ付き増幅回路の
利得GVは、 になる。
従って、入力用のgm増幅回路GM1〜GMn毎に上記抵抗RE
iの値を変えて設定しておくことにより、個別に利得GV
を可変設定することが可能になる。
iの値を変えて設定しておくことにより、個別に利得GV
を可変設定することが可能になる。
また、上記第３図のスイッチ付き増幅回路は、入力用
のgm増幅回路GM1〜GMnにそれぞれエミッタ抵抗REiが挿
入されているので、入力ダイナミックレンジが大きくな
っている。
のgm増幅回路GM1〜GMnにそれぞれエミッタ抵抗REiが挿
入されているので、入力ダイナミックレンジが大きくな
っている。
［発明の効果］ 上述したように本発明によれば、少ない素子数でスイ
ッチ切り替え時における直流電位の変動を抑えることが
でき、しかも、各入力信号に対して個別に利得を設定す
ることが可能になり、ミュートモード用のトランジスタ
を必要としないでミュートモードが得られるスイッチ付
き増幅回路を実現できる。
ッチ切り替え時における直流電位の変動を抑えることが
でき、しかも、各入力信号に対して個別に利得を設定す
ることが可能になり、ミュートモード用のトランジスタ
を必要としないでミュートモードが得られるスイッチ付
き増幅回路を実現できる。
第１図は本発明のスイッチ付き増幅回路の基本構成を示
すブロック図、第２図は第１図のスイッチ付き増幅回路
の一実施例を示す回路図、第３図は第１図のスイッチ付
き増幅回路の他の実施例を示す回路図、第４図は従来の
スイッチ付き増幅回路を示す回路図である。 INA1〜INAn……入力端子、S1〜Sn……入力信号源、GM1
〜GMn……入力用の電圧電流変換増幅回路（gm増幅回
路）、GMNF……帰還用の電圧電流変換増幅回路（gm増幅
回路）、SW……スイッチ回路、I1……動作電流源、10…
…加算回路、11……電流電圧変換回路、12……帰還回
路。
すブロック図、第２図は第１図のスイッチ付き増幅回路
の一実施例を示す回路図、第３図は第１図のスイッチ付
き増幅回路の他の実施例を示す回路図、第４図は従来の
スイッチ付き増幅回路を示す回路図である。 INA1〜INAn……入力端子、S1〜Sn……入力信号源、GM1
〜GMn……入力用の電圧電流変換増幅回路（gm増幅回
路）、GMNF……帰還用の電圧電流変換増幅回路（gm増幅
回路）、SW……スイッチ回路、I1……動作電流源、10…
…加算回路、11……電流電圧変換回路、12……帰還回
路。
Claims (3)
- 【請求項１】各一方の入力端に互いに異なる直流電位を
基準とする入力信号源が接続され、各他方の入力端に前
記互いに異なる直流電位が供給され、各出力端が共通に
接続された複数の入力用の電圧電流変換増幅回路と、 この複数の入力用の電圧電流変換増幅回路の各出力端の
共通接続点の電流出力が一方の加算入力となる加算回路
と、 この加算回路の電流出力が供給され、電流電圧変換を行
う電流電圧変換増幅回路と、 この電流電圧変換増幅回路の出力が帰還回路を介して一
方の入力端に供給されると共に他方の入力端に基準電位
が供給され、電流出力が前記加算回路の他方の加算入力
となる帰還用の電圧電流変換増幅回路と、 電流値が可変制御でき、前記複数の入力用の電圧電流変
換増幅回路の利得を個別に設定できる可変定電流源と、 前記可変定電流源を前記複数の入力用の電圧電流変換増
幅回路に選択的に接続するスイッチ回路とを具備し、 前記複数の入力用の電圧電流変換増幅回路は、スイッチ
回路により前記可変定電流源と非接続状態にされた場
合、利得がゼロとなりミュートモードが設定されること
を特徴とするスイッチ付き増幅回路。 - 【請求項２】前記入力用の各電圧電流変換増幅回路は、
差動対をなすバイポーラトランジスタを有し、これらバ
イポーラトランジスタの各エミッタは伝達コンダクタン
スを設定する抵抗を介して前記可変定電流源に接続され
ることを特徴とする請求項１記載のスイッチ付き増幅回
路。 - 【請求項３】前記帰還用の電圧電流変換増幅回路は、差
動対をなすバイポーラトランジスタの各コレクタが前記
加算回路の他方の入力端に接続され、各エミッタがそれ
ぞれ抵抗を介して共通に接続され、この共通接続点に定
電流源が接続されていることを特徴とする請求項１記載
のスイッチ付き増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263114A JPH0834395B2 (ja) | 1989-10-11 | 1989-10-11 | スイッチ付き増幅回路 |
| US07/688,495 US5148121A (en) | 1989-10-11 | 1990-10-11 | Amplifier circuit designed for use in a bipolar integrated circuit, for amplifying an input signal selected by a switch circuit |
| PCT/JP1990/001311 WO1993017495A1 (en) | 1989-10-11 | 1990-10-11 | Amplifier circuit with switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263114A JPH0834395B2 (ja) | 1989-10-11 | 1989-10-11 | スイッチ付き増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03125509A JPH03125509A (ja) | 1991-05-28 |
| JPH0834395B2 true JPH0834395B2 (ja) | 1996-03-29 |
Family
ID=17385025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263114A Expired - Fee Related JPH0834395B2 (ja) | 1989-10-11 | 1989-10-11 | スイッチ付き増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5148121A (ja) |
| JP (1) | JPH0834395B2 (ja) |
| WO (1) | WO1993017495A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331216A (en) * | 1992-11-10 | 1994-07-19 | International Business Machines Corporation | High speed multiplexer |
| US5355036A (en) * | 1992-11-12 | 1994-10-11 | Texas Instruments Incorporated | Timed make-before-break circuit for analog switch control |
| US5307352A (en) * | 1993-03-01 | 1994-04-26 | Advanced Micro Devices, Inc. | Switch matrix multiplexers |
| US5600278A (en) * | 1995-02-03 | 1997-02-04 | Hewlett-Packard Company | Programmable instrumentation amplifier |
| WO1996027235A1 (en) * | 1995-03-01 | 1996-09-06 | Lattice Semiconductor Corporation | Active resistor for stability compensation |
| US5574678A (en) * | 1995-03-01 | 1996-11-12 | Lattice Semiconductor Corp. | Continuous time programmable analog block architecture |
| EP0757436B1 (de) * | 1995-07-29 | 1999-12-08 | Endress + Hauser Wetzer GmbH + Co. KG | Schaltungsanordnung mit einem Multiplexer |
| US5801571A (en) * | 1996-11-29 | 1998-09-01 | Varian Associates, Inc. | Current mode analog signal multiplexor |
| DE69819677T2 (de) * | 1998-02-19 | 2004-09-30 | Stmicroelectronics S.R.L., Agrate Brianza | Anschliessen einer Kapazität an einen gegenseitig exklusiv selektierten integrierten Verstärker aus einer Vielzahl von integrierten Verstärkern |
| US6556154B1 (en) | 1998-03-31 | 2003-04-29 | Lattice Semiconductor Corporation | Offset voltage calibration DAC with reduced sensitivity to mismatch errors |
| US6137340A (en) * | 1998-08-11 | 2000-10-24 | Fairchild Semiconductor Corp | Low voltage, high speed multiplexer |
| US6504419B1 (en) | 2001-03-28 | 2003-01-07 | Texas Instruments Incorporated | High-speed closed loop switch and method for video and communications signals |
| US7095028B2 (en) * | 2003-10-15 | 2006-08-22 | Varian Medical Systems | Multi-slice flat panel computed tomography |
| US7589326B2 (en) * | 2003-10-15 | 2009-09-15 | Varian Medical Systems Technologies, Inc. | Systems and methods for image acquisition |
| EP1780888A1 (en) * | 2005-10-12 | 2007-05-02 | STMicroelectronics S.r.l. | Notch filter and apparatus for receiving and transmitting radio-frequency signals which comprises said filter |
| US7403069B2 (en) * | 2006-09-20 | 2008-07-22 | Analog Devices, Inc. | Trifferential amplifier and trifferential amplifier system |
| US8451062B2 (en) * | 2011-07-25 | 2013-05-28 | Honeywell International Inc. | Radiation hardened differential amplifier |
| RU2469464C1 (ru) * | 2011-10-14 | 2012-12-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Избирательный усилитель |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115930A (ja) * | 1981-12-29 | 1983-07-09 | Matsushita Electric Ind Co Ltd | 電子切換増幅回路 |
| JPS58101522U (ja) * | 1981-12-29 | 1983-07-11 | ヤマハ株式会社 | 利得制御増幅器 |
| US4572967A (en) * | 1982-09-07 | 1986-02-25 | Tektronix, Inc. | Bipolar analog switch |
| JPH0628013B2 (ja) * | 1982-11-08 | 1994-04-13 | 富士通株式会社 | レギュレ−タ回路 |
| JPH01179512A (ja) * | 1988-01-11 | 1989-07-17 | Toshiba Corp | 自動レベル制御増幅器 |
| JPH01180108A (ja) * | 1988-01-11 | 1989-07-18 | Toshiba Corp | 利得制御増幅器 |
| JPH02134006A (ja) * | 1988-11-14 | 1990-05-23 | Nec Corp | 増幅回路 |
-
1989
- 1989-10-11 JP JP1263114A patent/JPH0834395B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-11 US US07/688,495 patent/US5148121A/en not_active Expired - Lifetime
- 1990-10-11 WO PCT/JP1990/001311 patent/WO1993017495A1/ja unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO1993017495A1 (en) | 1993-09-02 |
| US5148121A (en) | 1992-09-15 |
| JPH03125509A (ja) | 1991-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |