JPH08339247A - 形態自動判別装置 - Google Patents
形態自動判別装置Info
- Publication number
- JPH08339247A JPH08339247A JP14321395A JP14321395A JPH08339247A JP H08339247 A JPH08339247 A JP H08339247A JP 14321395 A JP14321395 A JP 14321395A JP 14321395 A JP14321395 A JP 14321395A JP H08339247 A JPH08339247 A JP H08339247A
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- JP
- Japan
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- pulse
- response
- inquiry
- circuit
- main console
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】機器内部からのノイズを影響を受け難く、非常
に多数の接続機器を判別できるようにする。 【構成】メインコンソール１１内の質問パルス発生回路
１４は、トリガ信号に同期してパルス幅ｔ0 の質問パル
スを発生し、接続機器１３ａ〜１３ｎに送信する。各機
器１３ａ〜１３ｎは、質問パルス検出回路２１で質問パ
ルスを抽出する。遅延回路２２は、この質問パルスから
ｔd 時間遅延したタイミングを得、応答パルス発生回路
２３により応答パルスを発生する。この場合、応答パル
ス幅ｔ1 は質問パルス幅ｔ0 とは異なる値とし、応答パ
ルス遅延時間ｔd は各機器毎に異なる値とする。メイン
コンソール１１の応答パルス検出回路１６は、質問パル
ス発生回路１４で発生した質問パルスを基準として応答
パルスをサンプリングし、各接続機器１３ａ〜１３ｎを
判別し、Ｓ／Ｐ変換回路１７でパラレル信号に変換す
る。
に多数の接続機器を判別できるようにする。 【構成】メインコンソール１１内の質問パルス発生回路
１４は、トリガ信号に同期してパルス幅ｔ0 の質問パル
スを発生し、接続機器１３ａ〜１３ｎに送信する。各機
器１３ａ〜１３ｎは、質問パルス検出回路２１で質問パ
ルスを抽出する。遅延回路２２は、この質問パルスから
ｔd 時間遅延したタイミングを得、応答パルス発生回路
２３により応答パルスを発生する。この場合、応答パル
ス幅ｔ1 は質問パルス幅ｔ0 とは異なる値とし、応答パ
ルス遅延時間ｔd は各機器毎に異なる値とする。メイン
コンソール１１の応答パルス検出回路１６は、質問パル
ス発生回路１４で発生した質問パルスを基準として応答
パルスをサンプリングし、各接続機器１３ａ〜１３ｎを
判別し、Ｓ／Ｐ変換回路１７でパラレル信号に変換す
る。
Description
【０００１】
【産業上の利用分野】本発明は、メインコンソールとそ
れに接続される機器から構成され、各機器の接続状態を
管理する形態自動判別装置に関する。
れに接続される機器から構成され、各機器の接続状態を
管理する形態自動判別装置に関する。
【０００２】
【従来の技術】図３は従来の形態自動判別装置の構成を
示すブロック図である。同図において、１はメインコン
ソールで、このメインコンソール１には、信号線２を介
して複数の機器３ａ，３ｂ，…が並列に接続される。各
機器３ａ，３ｂ，…，３ｎは、内部にそれぞれ与えられ
た固有の抵抗器４を有している。例えば機器３ａの抵抗
器４はＲ、機器３ｂの抵抗器４はＲ／２、機器３ｎの抵
抗器４はＲ／Ｎに設定される。
示すブロック図である。同図において、１はメインコン
ソールで、このメインコンソール１には、信号線２を介
して複数の機器３ａ，３ｂ，…が並列に接続される。各
機器３ａ，３ｂ，…，３ｎは、内部にそれぞれ与えられ
た固有の抵抗器４を有している。例えば機器３ａの抵抗
器４はＲ、機器３ｂの抵抗器４はＲ／２、機器３ｎの抵
抗器４はＲ／Ｎに設定される。
【０００３】一方、メインコンソール１は、各機器３
ａ，３ｂ，…，３ｎを電気的に検出するために、内部に
印加電源Ｖcc、サンプルホールド回路５、Ａ／Ｄ変換器
６を有している。上記電源Ｖccは、内部抵抗Ｒ0 を介し
て信号線２に供給されると共に、サンプルホールド回路
５に入力される。このサンプルホールド回路５の出力
は、Ａ／Ｄ変換器６に入力される。
ａ，３ｂ，…，３ｎを電気的に検出するために、内部に
印加電源Ｖcc、サンプルホールド回路５、Ａ／Ｄ変換器
６を有している。上記電源Ｖccは、内部抵抗Ｒ0 を介し
て信号線２に供給されると共に、サンプルホールド回路
５に入力される。このサンプルホールド回路５の出力
は、Ａ／Ｄ変換器６に入力される。
【０００４】上記の構成において、サンプルホールド回
路５に入力される信号は、電源Ｖccの電圧を内部抵抗Ｒ
0 と各機器３ａ，３ｂ，…，３ｎの抵抗器４で分圧した
電圧レベルの信号となる。
路５に入力される信号は、電源Ｖccの電圧を内部抵抗Ｒ
0 と各機器３ａ，３ｂ，…，３ｎの抵抗器４で分圧した
電圧レベルの信号となる。
【０００５】サンプルホールド回路５で処理した信号
は、上位回路へ接続機器判別結果として扱うために、Ａ
／Ｄ変換器６でアナログ信号からデジタル信号に変換し
ている。
は、上位回路へ接続機器判別結果として扱うために、Ａ
／Ｄ変換器６でアナログ信号からデジタル信号に変換し
ている。
【０００６】
【発明が解決しようとする課題】従来の方法では、機器
の判別を信号の電圧レベルで行なっているので、信号伝
送ライン及び機器内部からのノイズを考慮すると、実用
的な接続機器数は５台までが限度である。
の判別を信号の電圧レベルで行なっているので、信号伝
送ライン及び機器内部からのノイズを考慮すると、実用
的な接続機器数は５台までが限度である。
【０００７】本発明は上記実情に鑑みてなされたもの
で、機器内部からのノイズを影響を受け難く、非常に多
数の接続機器を判別し得る形態自動判別装置を提供する
ことを目的とする。
で、機器内部からのノイズを影響を受け難く、非常に多
数の接続機器を判別し得る形態自動判別装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る形態自動判
別装置は、メインコンソールに設けられ、トリガ信号に
同期して質問パルスを発生し、複数の接続機器に送信す
る質問パルス発生手段と、上記各接続機器内に設けら
れ、上記質問パルス発生手段から送られてくる質問パル
スを検出する質問パルス検出手段と、この質問パルス検
出手段で検出された質問パルスを各機器毎に順次異なる
時間遅延する遅延手段と、この遅延手段の遅延出力に基
づいて応答パルスを発生し、上記メインコンソールに送
出する応答パルス発生手段と、上記メインコンソール内
に設けられ、各接続機器からの応答パルスを検出する応
答パルス検出手段とを具備したことを特徴とする。
別装置は、メインコンソールに設けられ、トリガ信号に
同期して質問パルスを発生し、複数の接続機器に送信す
る質問パルス発生手段と、上記各接続機器内に設けら
れ、上記質問パルス発生手段から送られてくる質問パル
スを検出する質問パルス検出手段と、この質問パルス検
出手段で検出された質問パルスを各機器毎に順次異なる
時間遅延する遅延手段と、この遅延手段の遅延出力に基
づいて応答パルスを発生し、上記メインコンソールに送
出する応答パルス発生手段と、上記メインコンソール内
に設けられ、各接続機器からの応答パルスを検出する応
答パルス検出手段とを具備したことを特徴とする。
【０００９】
【作用】メインコンソールは、形態判別を開始する質問
パルストリガ信号を発生し、質問パルス発生手段に入力
する。この質問パルス発生手段は、このトリガ信号の立
上りに同期して質問パルスを発生し、全ての接続機器に
送信する。
パルストリガ信号を発生し、質問パルス発生手段に入力
する。この質問パルス発生手段は、このトリガ信号の立
上りに同期して質問パルスを発生し、全ての接続機器に
送信する。
【００１０】各接続機器は、質問パルス検出手段により
質問パルスを抽出して遅延手段に入力する。この遅延手
段は、予め設定された遅延時間により、質問パルスから
遅延したパルス出力タイミングを得、応答パルス発生手
段によって応答パルスを発生する。この場合、メインコ
ンソールでの応答パルス検出を容易にするために、応答
パルス遅延時間を各機器毎に異なる値とする。上記応答
パルス発生手段から出力される応答パルスは、信号線を
介してメインコンソールへ送られる。
質問パルスを抽出して遅延手段に入力する。この遅延手
段は、予め設定された遅延時間により、質問パルスから
遅延したパルス出力タイミングを得、応答パルス発生手
段によって応答パルスを発生する。この場合、メインコ
ンソールでの応答パルス検出を容易にするために、応答
パルス遅延時間を各機器毎に異なる値とする。上記応答
パルス発生手段から出力される応答パルスは、信号線を
介してメインコンソールへ送られる。
【００１１】メインコンソール内の応答パルス検出手段
は、質問パルス発生手段で発生した質問パルス信号を基
準として、シリアルに送られてくる応答パルス信号をサ
ンプリングし、各機器からの応答の有無により接続機器
を判別する。
は、質問パルス発生手段で発生した質問パルス信号を基
準として、シリアルに送られてくる応答パルス信号をサ
ンプリングし、各機器からの応答の有無により接続機器
を判別する。
【００１２】上記のようにメインコンソールから出力さ
れる質問パルス信号を各接続機器側で検出して、それぞ
れ順次異なる時間遅延させて応答パルスを発生し、この
遅延時間の異なる応答パルスをメインコンソールで判別
することにより、機器内部のノイズの影響を殆ど受け
ず、従来の方法に比較して非常に多数の接続機器を判別
することが可能となる。
れる質問パルス信号を各接続機器側で検出して、それぞ
れ順次異なる時間遅延させて応答パルスを発生し、この
遅延時間の異なる応答パルスをメインコンソールで判別
することにより、機器内部のノイズの影響を殆ど受け
ず、従来の方法に比較して非常に多数の接続機器を判別
することが可能となる。
【００１３】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明の一実施例に係る形態自動判別装
置の構成を示すブロック図である。同図において、１１
はシステムの現況を監視し、システム全体の制御を行な
うメインコンソールで、このメインコンソール１１には
信号線１２を介して機器１３ａ，１３ｂ，…，１３ｎが
並列に接続される。
明する。図１は本発明の一実施例に係る形態自動判別装
置の構成を示すブロック図である。同図において、１１
はシステムの現況を監視し、システム全体の制御を行な
うメインコンソールで、このメインコンソール１１には
信号線１２を介して機器１３ａ，１３ｂ，…，１３ｎが
並列に接続される。
【００１４】上記メインコンソール１１内には、＃１，
＃２，…，＃ｎの機器１３ａ，１３ｂ，…，１３ｎを認
識するために、質問トリガに同期してパルス信号を発生
する質問パルス発生回路１４と、質問パルス信号と応答
パルス検出信号との時間的な基準となるクロック回路１
５と、機器１３ａ，１３ｂ，…，１３ｎからの応答パル
スを検出する応答パルス検出回路１６と、この応答パル
ス検出回路１６からのシリアル信号に基づいてメインコ
ンソール１１の上位回路へ接続機器判別結果としてオン
／オフ信号を送るためのＳ／Ｐ（シリアル／パラレル）
変換回路１７と、機器１３ａ，１３ｂ，…，１３ｎと１
対の信号線で信号の授受を行なうために、質問パルス発
生回路１４に対し、逆電圧印加による破損を防止するた
めの保護回路１８から構成される。
＃２，…，＃ｎの機器１３ａ，１３ｂ，…，１３ｎを認
識するために、質問トリガに同期してパルス信号を発生
する質問パルス発生回路１４と、質問パルス信号と応答
パルス検出信号との時間的な基準となるクロック回路１
５と、機器１３ａ，１３ｂ，…，１３ｎからの応答パル
スを検出する応答パルス検出回路１６と、この応答パル
ス検出回路１６からのシリアル信号に基づいてメインコ
ンソール１１の上位回路へ接続機器判別結果としてオン
／オフ信号を送るためのＳ／Ｐ（シリアル／パラレル）
変換回路１７と、機器１３ａ，１３ｂ，…，１３ｎと１
対の信号線で信号の授受を行なうために、質問パルス発
生回路１４に対し、逆電圧印加による破損を防止するた
めの保護回路１８から構成される。
【００１５】一方、メインコンソール１１に接続される
機器１３ａ，１３ｂ，…，１３ｎは、質問パルス検出回
路２１と、この質問パルス検出回路２１からの質問パル
ス信号により接続機器毎に内部で設定した固有の遅延時
間を発生するための遅延回路２２と、この遅延回路２２
で発生したタイミングで応答パルスを出力するための応
答パルス発生回路２３と、保護回路２４から構成され
る。機器１３ｂ〜１３ｎは、機器１３ａと同じ構成であ
るので、図１では省略して示している。
機器１３ａ，１３ｂ，…，１３ｎは、質問パルス検出回
路２１と、この質問パルス検出回路２１からの質問パル
ス信号により接続機器毎に内部で設定した固有の遅延時
間を発生するための遅延回路２２と、この遅延回路２２
で発生したタイミングで応答パルスを出力するための応
答パルス発生回路２３と、保護回路２４から構成され
る。機器１３ｂ〜１３ｎは、機器１３ａと同じ構成であ
るので、図１では省略して示している。
【００１６】次に上記実施例の動作を図２に示すタイミ
ングチャートを参照して説明する。メインコンソール１
１は、内部において、形態判別を開始する図２（ａ）に
示す質問パルストリガ信号を発生する。質問パルス発生
回路１４は、このトリガ信号の立上りに同期して、図２
（ｂ）に示すパルス幅ｔ0 の質問パルスを発生し、メイ
ンコンソール１１に接続されている全ての機器１３ａ，
１３ｂ，…，１３ｎに送信する。
ングチャートを参照して説明する。メインコンソール１
１は、内部において、形態判別を開始する図２（ａ）に
示す質問パルストリガ信号を発生する。質問パルス発生
回路１４は、このトリガ信号の立上りに同期して、図２
（ｂ）に示すパルス幅ｔ0 の質問パルスを発生し、メイ
ンコンソール１１に接続されている全ての機器１３ａ，
１３ｂ，…，１３ｎに送信する。
【００１７】各機器１３ａ，１３ｂ，…，１３ｎは、質
問パルス検出回路２１でパルス幅ｔ0 の信号を抽出し、
そのパルス信号の立下りのタイミング信号を得て、遅延
回路２２に入力する。この遅延回路２２は、予め内部で
設定された遅延時間ｔd （図２において（＃１の機器１
３ａは０ｍｓ）により、質問パルスから遅延したパルス
出力タイミングを得る。更に、応答パルス発生回路２３
によって、このパルス出力タイミングから応答パルス信
号を発生する。図２（ｃ）〜（ｅ）は、＃１〜＃ｎの機
器１３ａ〜１３ｎにおける応答パルスの出力タイミング
を示している。
問パルス検出回路２１でパルス幅ｔ0 の信号を抽出し、
そのパルス信号の立下りのタイミング信号を得て、遅延
回路２２に入力する。この遅延回路２２は、予め内部で
設定された遅延時間ｔd （図２において（＃１の機器１
３ａは０ｍｓ）により、質問パルスから遅延したパルス
出力タイミングを得る。更に、応答パルス発生回路２３
によって、このパルス出力タイミングから応答パルス信
号を発生する。図２（ｃ）〜（ｅ）は、＃１〜＃ｎの機
器１３ａ〜１３ｎにおける応答パルスの出力タイミング
を示している。
【００１８】この場合、後述のメインコンソール１１で
の応答パルスの検出を容易にするために、質問パルス幅
をｔ0 とすると、応答パルスｔ1 は、質問パルス幅ｔ0
とは異なる値とし、応答パルス遅延時間ｔd は、各機器
毎に順次異なる値とする。
の応答パルスの検出を容易にするために、質問パルス幅
をｔ0 とすると、応答パルスｔ1 は、質問パルス幅ｔ0
とは異なる値とし、応答パルス遅延時間ｔd は、各機器
毎に順次異なる値とする。
【００１９】それぞれの応答パルスｔ1 、応答パルス遅
延時間ｔd の値を得る関係式の一例を次に示す。 ｔ1 ＝ｔ0 ×０．２５ｍｓ ｔd ＝（Ｎ−１）×ｔ0 ×０．５ｍｓ 但し、Ｎは接続機器番号である。
延時間ｔd の値を得る関係式の一例を次に示す。 ｔ1 ＝ｔ0 ×０．２５ｍｓ ｔd ＝（Ｎ−１）×ｔ0 ×０．５ｍｓ 但し、Ｎは接続機器番号である。
【００２０】すなわち、この例では、応答パルスｔ1 を
質問パルス幅ｔ0 の１／４のパルス幅とし、各機器の応
答パルス遅延時間ｔd を質問パルス幅ｔ0 の１／２の時
間単位で異ならせた値に設定している。
質問パルス幅ｔ0 の１／４のパルス幅とし、各機器の応
答パルス遅延時間ｔd を質問パルス幅ｔ0 の１／２の時
間単位で異ならせた値に設定している。
【００２１】そして、各機器１３ａ，１３ｂ，…，１３
ｎからの応答パルス信号は、同一の信号線１２からメイ
ンコンソール１１へ送られるので、メインコンソール１
１の応答パルス検出回路１６には、図２（ｆ）に示す信
号か与えられる。応答パルス検出回路１６は、質問パル
ス発生回路１４で発生した質問パルス信号を基準とし
て、シリアルに入力されてきた応答パルス信号をサンプ
リングして、各機器からの応答の有無により、メインコ
ンソール１１に接続されている機器を判別する。そし
て、判別結果を上位回路で使用するために、Ｓ／Ｐ変換
回路１７によってパラレル信号に変換する。図２（ｇ）
は、Ｓ／Ｐ変換回路１７から出力されるパラレル信号の
発生状態を示したものである。上位回路は、Ｓ／Ｐ変換
回路１７から出力されるパラレル信号により、メインコ
ンソール１１に対する接続機器を識別することができ
る。
ｎからの応答パルス信号は、同一の信号線１２からメイ
ンコンソール１１へ送られるので、メインコンソール１
１の応答パルス検出回路１６には、図２（ｆ）に示す信
号か与えられる。応答パルス検出回路１６は、質問パル
ス発生回路１４で発生した質問パルス信号を基準とし
て、シリアルに入力されてきた応答パルス信号をサンプ
リングして、各機器からの応答の有無により、メインコ
ンソール１１に接続されている機器を判別する。そし
て、判別結果を上位回路で使用するために、Ｓ／Ｐ変換
回路１７によってパラレル信号に変換する。図２（ｇ）
は、Ｓ／Ｐ変換回路１７から出力されるパラレル信号の
発生状態を示したものである。上位回路は、Ｓ／Ｐ変換
回路１７から出力されるパラレル信号により、メインコ
ンソール１１に対する接続機器を識別することができ
る。
【００２２】上記のようにメインコンソール１１から質
問パルス信号に対し、各機器１３ａ，１３ｂ，…，１３
ｎ側において、例えば質問パルス幅の１／４のパルス幅
と、質問パルス幅の１／２時間単位で与えられる各機器
固有の遅延時間で発生した応答パルスを判別信号とする
ことにより、ノイズに強く、従来の方法に比較して例え
ば５０倍以上の数の接続機器を判別することができる。
問パルス信号に対し、各機器１３ａ，１３ｂ，…，１３
ｎ側において、例えば質問パルス幅の１／４のパルス幅
と、質問パルス幅の１／２時間単位で与えられる各機器
固有の遅延時間で発生した応答パルスを判別信号とする
ことにより、ノイズに強く、従来の方法に比較して例え
ば５０倍以上の数の接続機器を判別することができる。
【００２３】
【発明の効果】以上詳記したように本発明によれば、メ
インコンソールから出力される質問パルス信号を各接続
機器側で検出して、それぞれ順次異なる時間遅延させて
応答パルスを発生し、この遅延時間の異なる応答パルス
をメインコンソールで判別するようにしたので、ノイズ
の影響を殆ど受けず、従来の方法に比較して非常に多数
の接続機器を判別することができる。
インコンソールから出力される質問パルス信号を各接続
機器側で検出して、それぞれ順次異なる時間遅延させて
応答パルスを発生し、この遅延時間の異なる応答パルス
をメインコンソールで判別するようにしたので、ノイズ
の影響を殆ど受けず、従来の方法に比較して非常に多数
の接続機器を判別することができる。
【図１】本発明の一実施例に係る形態自動判別装置の構
成を示すブロック図。
成を示すブロック図。
【図２】同実施例の動作を説明するタイミングチャー
ト。
ト。
【図３】従来の形態自動判別装置の構成を示すブロック
図。
図。
１１ メインコンソール １２ 信号線 １３ａ〜１３ｎ 機器 １４ 質問パルス発生回路 １５ クロック回路 １６ 応答パルス検出回路 １７ Ｓ／Ｐ変換回路 １８ 保護回路 ２１ 質問パルス検出回路 ２２ 遅延回路 ２３ 応答パルス発生回路 ２４ 保護回路
Claims (1)
- 【請求項１】 メインコンソールに設けられ、トリガ信
号に同期して質問パルスを発生し、複数の接続機器に送
信する質問パルス発生手段と、上記各接続機器内に設け
られ、上記質問パルス発生手段から送られてくる質問パ
ルスを検出する質問パルス検出手段と、この質問パルス
検出手段で検出された質問パルスを各機器毎に順次異な
る時間遅延する遅延手段と、この遅延手段の遅延出力に
基づいて応答パルスを発生し、上記メインコンソールに
送出する応答パルス発生手段と、上記メインコンソール
内に設けられ、各接続機器からの応答パルスを検出する
応答パルス検出手段とを具備したことを特徴とする形態
自動判別装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14321395A JPH08339247A (ja) | 1995-06-09 | 1995-06-09 | 形態自動判別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14321395A JPH08339247A (ja) | 1995-06-09 | 1995-06-09 | 形態自動判別装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08339247A true JPH08339247A (ja) | 1996-12-24 |
Family
ID=15333525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14321395A Withdrawn JPH08339247A (ja) | 1995-06-09 | 1995-06-09 | 形態自動判別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08339247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003196169A (ja) * | 2002-08-05 | 2003-07-11 | Digital Electronics Corp | 制御用表示装置、および、そのプログラムが記録された記録媒体、並びに、制御システム |
-
1995
- 1995-06-09 JP JP14321395A patent/JPH08339247A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003196169A (ja) * | 2002-08-05 | 2003-07-11 | Digital Electronics Corp | 制御用表示装置、および、そのプログラムが記録された記録媒体、並びに、制御システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |