JP4747823B2 - レーダ受信パルス分離装置 - Google Patents
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Description
図1は、この発明に係るレーダ受信パルス分離装置の実施の形態1の概略構成図である。
実施の形態1のレーダ受信パルス分離装置では、同期式のデジタルPRI検知選択部、及び、メモリ部を備えた同期式のデジタルPRI検知選択部を用いた場合について示したが、PRI検知部が複数のFIR(有限インパルス応答:Finite Impulse Response)回路からなる並列FIR処理部を用いて構成されたFIR回路制御式のデジタルPRI検知選択部を用いることも可能である。ここで、有限インパルス応答とは、インパルスを入力したときの出力信号が有限時間で0に収束することを意味し、FIR回路とは、いわゆるFIRフィルタの機能をする回路である。
実施の形態1のレーダ受信パルス分離装置では、同期式のデジタルPRI検知選択部を用いた場合を、実施の形態2のレーザ受信パルス分離装置では、FIR回路制御式のデジタルPRI検知選択部を用いた場合を示したが、PRI検知部が複数のFFT(高速フーリエ変換:Fast Fourier Transform)回路からなる並列FFT処理部を用いて構成されたFFT式のデジタルPRI検知選択部を用いることも可能である。
実施の形態3のレーダ受信パルス分離装置では、PRI検知部が複数のFFT回路からなる並列FFT処理部を用いた場合を示したが、PRI検知部が複数の自己相関回路からなる並列自己相関処理部を用いて構成された自己相関式のデジタルPRI検知選択部を用いることも可能である。
2 A/D変換器
3 デジタルPRI検知選択部
4 スピーカ駆動回路
5 スピーカ
Claims (5)
- 各々が特定のPRIのパルス列信号を送信する複数のレーダ装置の送信パルス列信号を受信する受信回路と、
受信された前記送信パルス列信号をデジタル化して第1のデジタルパルス列信号を出力するA/D変換器と、
前記第1のデジタルパルス列信号の中から所望のPRIのものを選択して第2のデジタルパルス列信号として出力するデジタルPRI検知選択部と、
前記第2のデジタルパルス列信号をスピーカを鳴らすためにパルス拡張を行うスピーカ駆動回路と、
を備え、
前記デジタルPRI検知選択部はPRI検知部と選択パルス列通過フィルタとを有し、前記PRI検知部と前記選択パルス列通過フィルタとには並列に前記第1のデジタルパルス列信号が入力され、
前記PRI検知部は、前記第1のデジタルパルス列信号を構成する各々のパルスを開始点として所望のPRI毎にパルスの有無を判定し、連続して所定回数以上パルスが有れば前記選択パルス列通過フィルタに対して選択信号を出力し、
前記選択パルス列通過フィルタは、前記選択信号を開始点として前記所望のPRI毎に前記第1のデジタルパルス列信号の中から前期パルスを選択通過させることを特徴とするレーダ受信パルス分離装置。 - PRI検知部は、
それぞれ並列に第1のデジタルパルス列信号が入力されるn個の検出回路(nは2以上の整数)を備え、
第1の検出回路は前記第1のデジタルパルス列信号の第1のパルスを開始点として所望のPRI毎にパルスの有無を判定し、連続して所定回数以上パルスが有れば同期検出信号を出力し、
第nの検出回路は、前記第1のパルスに続くn番目のパルスを開始点として所望のPRI毎にパルスの有無を調べ、連続して所定回数以上パルスが有れば同期検出信号を出力し、
前記n個の検出回路のいずれかから前記同期検出信号が出力された場合に選択信号を出力することを特徴とする請求項1に記載のレーダ受信パルス分離装置。 - PRI検知選択部は、
第1のデジタルパルス列信号の所定量の信号を一時的に記憶するメモリ部をさらに備え、
前記メモリ部は、PRI検知部と選択パルス列通過フィルタとに並列に接続しており、
前記PRI検知部は、
前記所定量の信号を構成する各々のパルスを開始点として所望のPRI毎にパルスの有無を判定し、連続して所定回数以上パルスが有れば同期検出信号を出力する単一の検出回路と、
前記同期検出信号が出力された場合に選択信号を出力し、前記所定量の信号を構成する各々のパルスを開始点とした判定が終了した後に、前記メモリ部に次の所定量の信号を記憶するための指示信号を出力するメモリ対応PRI検出判定部と、
を有することを特徴とする請求項1に記載のレーダ受信パルス分離装置。 - PRI検知部は、
それぞれ並列に前記第1のデジタルパルス列信号が入力されるn個のFIR回路(nは2以上の整数)を備え、
前記FIR回路は、
直列接続となる複数の遅延器と並列接続となる複数の乗算器とが梯子状に配列された梯子状回路と、前記複数の乗算器の出力を加算する加算処理部とを有し、
前記複数の乗算器による乗算処理と前記加算処理部による加算処理とによりFIR処理して加算処理結果を出力し、
第1のFIR回路は前記第1のデジタルパルス列信号の第1のパルスを開始点としてFIR処理を行って前記加算処理結果を出力し、
第nのFIR回路は前記第1のパルスに続くn番目のパルスを開始点としてFIR処理を行って前記加算処理結果を出力し、
前記n個のFIR回路から出力された前記加算処理結果のいずれかが所定の閾値を超えた場合に選択信号を出力することを特徴とする請求項1に記載のレーダ受信パルス分離装置。 - PRI検知選択部は、
第1のデジタルパルス列信号の所定量の信号を一時的に記憶するメモリ部をさらに備え、
前記メモリ部は、PRI検知部と選択パルス列通過フィルタとに並列に接続しており、
前記PRI検知部は、
直列接続となる複数の遅延器と並列接続となる複数の乗算器とが梯子状に配列された梯子状回路と、前記複数の乗算器の出力を加算する加算処理部とを有し、前記複数の乗算器による乗算処理と前記加算処理部による加算処理とによりFIR処理して加算処理結果を出力する単一FIR処理部と、
前記加算処理結果が所定の閾値を越えた場合に選択信号を出力し、前記所定量の信号のFIR処理が終了した後に、前記メモリ部に次の所定量の信号を記憶するための指示信号を出力するメモリ対応FIR回路制御式PRI検出判定部と、
を有し、
前記単一FIR処理部は、前記メモリ部から入力される前記所定量の信号を構成する各々のパルスを開始点としたFIR処理を行って前記加算処理結果を出力することを特徴とする請求項1に記載のレーダ受信パルス分離装置。
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