JP4747823B2 - レーダ受信パルス分離装置 - Google Patents

Description

この発明は、レーダ装置等から送信されるパルス列信号を受信し、音声へ変換するレーダ受信パルス分離装置に関する。

レーダ装置等から送信されたパルス列信号をレーダ受信パルス分離装置の受信回路で受信し、このパルス列信号の特徴を抽出し、所望の目標が送信するパルス列信号の既知の特徴と比較を行い、この特徴が一致した場合にスピーカを鳴らすようにすれば、このレーダ受信パルス分離装置の監視圏内に所望の目標が入ってきたことを、スピーカで鳴らされる音を聴くことにより知ることができる。このようなレーダ受信パルス分離装置は、聴音フィルタ装置とも呼ばれ、例えば、搭載したレーダ装置から特定のＰＲＩ（パルス繰返し周期：Ｐｕｌｓｅ Ｒｅｐｅｔｉｔｉｏｎ Ｉｎｔｅｒｖａｌ）のパルス列信号を送信する航空機等の目標が領空管制圏内に侵入してきたことを耳で認知することが可能で、その音の高さから目標が何であるかを認知することも可能である。

そこで、従来のレーダ受信パルス分離装置においては、レーダ装置等から送信されたパルス列信号を受信回路で受信し、アナログ回路からなるＰＲＩ測定部等でアナログ処理を行って、受信されたパルス列信号の特徴である例えばＰＲＩを検出し、そのＰＲＩが既知の所望の目標のＰＲＩと一致した場合は所望の目標が検知されたものと判定するようにしていた（例えば、特許文献１参照）。この判定結果を用いて、スピーカを鳴らせば、耳で認知することも可能であった。

特開平１０−３８９９９号公報（第２〜３頁、第１図）

上記のように、特許文献１に記載の従来のレーダ受信パルス分離装置は、特定のＰＲＩを有するパルス列信号を送信するレーダ装置を搭載した所望の目標を識別するために、前記パルス列信号をアナログ回路により識別処理するようにしていたので、それぞれが特定のＰＲＩを有するパルス列信号を送信する各々のレーダ装置を搭載する複数の目標であるような、例えば、航空機が同時に領空管制圏内に進入し、複数のパルス列信号が重なって受信されてしまうような場合には、このパルス列信号の中から、所望の目標の特定のＰＲＩを有するパルス列信号だけを選択抽出することが困難であるという問題があった。

この発明は、上記のような課題を解決するために為されたもので、特定のＰＲＩを有する複数のパルス列信号が重なって受信されたとしても、このパルス列信号の中から、所望の目標の特定のＰＲＩを有するパルス列信号だけを選択抽出して、このパルス列信号に基づいてスピーカを鳴らすことが可能なレーダ受信パルス分離装置を提供することを目的とする。

この発明に係るレーダ受信パルス分離装置は、特定のＰＲＩを有する複数の目標のレーダ装置から送信されたパルス列信号を受信回路で受信し、前記パルス列信号をＡ／Ｄ変換器でデジタル化して、デジタルＰＲＩ検知選択部が前記Ａ／Ｄ変換器から出力された第１のデジタルパルス列信号の中から所望の目標の特定のＰＲＩを有する第２のデジタルパルス列信号を選択して出力し、スピーカ駆動回路が前記第２のデジタルパルス列信号をスピーカを鳴らすためにパルス拡張を行うようにした。

この発明によれば、受信したパルス列信号をデジタル化してから、所望の目標のＰＲＩを有するデジタルパルス列信号を選択して出力するようにしたので、複数の目標の特定のＰＲＩを有するパルス列信号が重なって受信されたとしても、このパルス列信号の中から、所望の目標の特定のＰＲＩを有するパルス列信号だけを選択抽出して、このパルス列に基づいてスピーカを鳴らすことができ、複数の目標の中から所望の目標を識別することができるという効果がある。

以下、この発明の実施の形態によるレーダ受信パルス分離装置を、それぞれが特定のＰＲＩを有するパルス列信号を送信するレーダ装置を搭載した複数の目標からのパルス列信号を同時に受信した場合について説明する。

実施の形態１．
図１は、この発明に係るレーダ受信パルス分離装置の実施の形態１の概略構成図である。

当該レーダ受信パルス分離装置は、それぞれが特定のＰＲＩを有するパルス列信号を送信するレーダ装置を搭載した複数の目標から送信されるパルス列信号を変調した無線周波受信信号（ＲＸＲＦ）を同時に受信回路１で受信し、受信処理されて復調されたパルス列信号をＡ／Ｄ変換器２でデジタル化して、第１のデジタルパルス列信号を得る。

次に、デジタルＰＲＩ検知選択部３において、前記第１のデジタルパルス列信号の中から所望の目標のＰＲＩを有する第２のデジタルパルス列信号が選択して出力される。前記デジタルＰＲＩ検知選択部３から出力された前記第２のデジタルパルス列信号は、スピーカを鳴らすために、スピーカ駆動回路４で、スピーカ駆動可能な時間間隔となるようにパルス拡張が行われ、スピーカ５が所望の目標のＰＲＩに対応した高さの音を鳴らすようになっている。

なお、デジタルＰＲＩ検知選択部３は、第１のデジタルパルス列信号に含まれるＰＲＩを検出し、この検出されたＰＲＩが所望の目標のＰＲＩに一致するかどうかを判定して、一致する場合は選択信号を出力するＰＲＩ検知部と、前記ＰＲＩ検知部から出力された前記選択信号に基づいて前記第１のデジタルパルス列信号に含まれるパルス列を通過させるかどうか選択して、所望の目標のＰＲＩを有する第２のデジタルパルス列信号のみを通過させる選択パルス列通過フィルタとから構成されている。

従って、受信したパルス列信号をデジタル化してから、ＰＲＩ検知部で所望の目標のＰＲＩに一致するかどうか判定して、一致する場合は選択パルス列通過フィルタで選択出力して、所望の目標のＰＲＩに対応した高さの音を発することが可能である。

図２は、図１の概略構成図のデジタルＰＲＩ検知選択部３として、第１のデジタルパルス列信号を並列同期処理を行うことにより所望の目標のＰＲＩを検出する同期式のデジタルＰＲＩ検知選択部３ａを用いたレーダ受信パルス分離装置の構成図である。図１と同一符号は同一又は相当部分を示すので説明を省略する。

図２において、同期式のデジタルＰＲＩ検知選択部３ａは、Ａ／Ｄ変換器２の出力に対して、同期検出を行って同期検出信号を出力する検出回路を複数有する並列同期処理部６と、複数の検出回路から出力された同期検出信号に基づいてＰＲＩを検出し、さらに、所望の目標のＰＲＩかどうかを判定して所望の目標のＰＲＩであれば選択信号を出力するＰＲＩ検出判定部７とからなるＰＲＩ検知部と、ＰＲＩ検出判定部７から出力された選択信号に基づいてＡ／Ｄ変換器２から出力された第１のデジタルパルス列信号の中から所望の目標のＰＲＩを有する第２のパルス列信号を選択して出力する選択パルス列通過フィルタ８とから構成されている。

次に、図２に示したレーダ受信パルス分離装置の動作について説明する。図３は、同期式のデジタルＰＲＩ検知選択部３ａを用いたレーダ受信パルス分離装置の動作を説明するための動作波形図である。

図３（ａ）は、図２のＡ／Ｄ変換器２でデジタル化された第１のデジタルパルス列信号を示しており、目標Ａのレーダ装置から送信されたパルス列信号の無線周波受信信号と目標Ｂのレーダ装置から送信されたパルス列信号の無線周波受信信号とが同時に受信回路１で受信され、受信処理により復調された後、Ａ／Ｄ変換器２でデジタル化された場合を一例としている。ここで、所望の目標は目標Ｂであると想定しており、同期式のデジタルＰＲＩ検知選択部３ａで、第１のデジタルパルス列信号の中から目標ＢのＰＲＩを有する第２のデジタルパルス列信号が選択出力された出力波形が、図３（ｂ）に示されている。

さて、目標Ａと目標Ｂがほぼ同時にレーダ受信パルス分離装置の監視圏内に入ってきた場合、目標Ａのレーダ装置から送信されたパルス列信号を変調した無線周波受信信号と目標Ｂのレーダ装置から送信されたパルス列信号を変調した無線周波受信信号とが同時に重なって受信回路１で受信処理されて復調され、Ａ／Ｄ変換器２でデジタル化されて、目標Ａのパルス列信号と目標Ｂのパルス列信号を含む、図３（ａ）に示すような第１のデジタルパルス列信号が、同期式のデジタルＰＲＩ検知選択部３ａに入力される。

次に、第１のデジタルパルス列信号は、並列同期処理部６の中に設けられた複数の検出回路において、パルス信号の立ち上がりが検出される。なお、検出回路は、オペレータの指示により、所望の目標のＰＲＩの値が設定されており、図３（ａ）に示したように、最初の立ち上がりａ−１を検出した後、その時点からＰＲＩの時間が経過する毎に立ち上がりゲート幅の範囲にてパルスの立ち上がりの有無を調べ、パルスの立ち上がりを検出したことを同期をすることを検出したとして、その同期の回数をカウントし、所定回数以上（ここでは、一例として４回に設定されていることとする。）の同期をすることを連続して検出した場合に、同期検出信号を出力するように動作する。

つまり、図３（ａ）の第１のデジタルパルス列信号の波形のうち、目標Ａのａ−１のパルスから始まり、目標Ａと目標Ｂのパルスからなる最初のパルス列ａ−１、ｂ−１、ａ−２、ｂ−２・・・に対して、ａ−１のパルスの立ち上がりを複数の検出回路の内の１台目の検出回路が検出すると、この１台目の検出回路はオペレータの設定したＰＲＩの時間の経過毎に立ち上がりゲート幅の範囲内でパルスの立ち上がりの有無を監視して、立ち上がりを検出した場合は同期をすることを検出したとして、その同期の回数をカウントする。目標Ａのａ−２では、パルスの立ち上がりが無いので、この１台目の検出回路は同期をすることを検出しない。なお、図３（ａ）においては、この１台目の検出回路はａ−６で立ち上がりを検出することが可能であるが、最初の立ち上がりの検出から連続して検出しないと、この検出回路は同期の回数をカウントしないでリセットするようになっている。

一方、目標Ｂのｂ−１のパルスから始まり、目標Ａと目標Ｂのパルスからなる次のパルス列ｂ−１、ａ−２、ｂ−２、ａ−３・・・に対して、ｂ−１の立ち上がりを２台目の検出回路が検出すると、この２台目の検出回路はオペレータの設定したＰＲＩの時間の経過毎に立ち上がりゲート幅の範囲内でパルスの立ち上がりの有無を監視して、立ち上がりを検出した場合は同期をすることを検出したとして、その同期の回数をカウントする。目標Ｂのｂ−２では、パルスの立ち上がりが有るので、この２台目の検出回路は同期をすることを検出したとして、同期の回数を１回とカウントする。目標Ｂのｂ−３、ｂ−４、ｂ−５においても同様に、この２台目の検出回路は同期の回数をカウントし、所定回数である４回を連続して検出したとして、同期検出信号を出力する。ＰＲＩ検出判定部７は、この２台目の検出回路から出力された同期検出信号に基づいて、第１のデジタルパルス列信号に含まれる検出されたＰＲＩがオペレータが設定した所望の目標のＰＲＩに一致したと判定して、選択信号を出力する。

次に、選択パルス列通過フィルタ８は、ＰＲＩ検出判定部７から出力された選択信号に基づいて、Ａ／Ｄ変換器２から出力された第１のデジタルパルス列信号の中からオペレータの設定した所望の目標ＢのＰＲＩを有する第２のデジタルパルス列信号を選択通過させて、図３（ｂ）に示すような第２のデジタルパルス列信号が出力される。

スピーカ駆動回路４は、選択パルス列通過フィルタ８から出力された第２のデジタルパルス列信号をスピーカを駆動可能な時間間隔となるようにパルス拡張を行い、スピーカ５は所望の目標ＢのＰＲＩに対応した高さの音を発する。

以上においては、目標Ａと識別しようとする所望の目標Ｂがレーダ受信パルス分離装置の監視圏内に入ってきた場合を例にとって説明したが、特定のＰＲＩを有する目標であれば、さらに目標の数が増えても同様のレーダ受信パルス分離装置の動作によって、所望の目標ＢのＰＲＩに対応した高さの音を発することが可能であるのは言うまでもない。

以上のように、受信したパルス列信号をデジタル化してから、複数の検出回路を有する並列同期処理部で同期検出を行ってＰＲＩを検出し、所望の目標のＰＲＩと一致すると判定した場合に所望の目標のＰＲＩを有するパルス列信号を選択出力し、パルス拡張を行ってスピーカを鳴らすようにしたので、複数の目標が同時にレーダ受信パルス分離装置の監視圏内に入ってきても、その中から所望の目標を識別して所望の目標のＰＲＩに対応した高さの音をリアルタイムで鳴らすことができるという効果がある。

ところで、受信したパルス列信号をデジタル化してから、一旦メモリ部に蓄積した上で、蓄積されたデジタルパルス列信号を読み出して単一の同期処理部で同期検出し、メモリ部の動作に対応したメモリ対応ＰＲＩ検出判定部で所望の目標のＰＲＩと一致するかどうか判定するようにすれば、複数の検出回路を設ける必要が無くなり、回路構成を簡略化できる。

図４は、図１の概略構成図のデジタルＰＲＩ検知選択部３として、第１のデジタルパルス列信号の所定量の信号を一時的にメモリ部に記憶し、この所定量の信号の各々のパルス列の入力に対してこのパルス列毎に同期検出を行うことにより所望の目標のＰＲＩを検出するメモリ部９を備えた同期式のデジタルＰＲＩ検知選択部３ｂを用いたレーダ受信パルス分離装置の構成図である。図２と同一符号は同一又は相当部分を示すので説明を省略する。

図４において、メモリ部を備えた同期式のデジタルＰＲＩ検知選択部３ｂは、Ａ／Ｄ変換器２の出力である第１のデジタルパルス列信号の所定量の信号を一時的に記憶するメモリ部９と、この所定量の信号の各々のパルス列の入力に対して、このパルス列毎に同期検出を行い、所定回数以上の同期をすることを連続して検出した場合に同期検出信号を出力する単一の検出回路を有する単一同期処理部１０と、この検出回路から同期検出信号が出力された場合に第１のデジタルパルス列信号に含まれるＰＲＩが所望の目標のＰＲＩに一致したと判定し、選択信号を出力するとともに、所定量の信号の判定が終了した後に、メモリ部９に次の所定量の信号を記憶するための指示信号を出力するメモリ対応ＰＲＩ検出判定部１１とから構成されている。

メモリ部を備えた同期式のデジタルＰＲＩ選択部３ｂは、以上のように構成されているので、複数の検出回路が必要とされないため、リアルタイムで動作させることはできないものの、簡単な回路構成でデジタルＰＲＩ検知選択部を実現できるという効果がある。

実施の形態２．
実施の形態１のレーダ受信パルス分離装置では、同期式のデジタルＰＲＩ検知選択部、及び、メモリ部を備えた同期式のデジタルＰＲＩ検知選択部を用いた場合について示したが、ＰＲＩ検知部が複数のＦＩＲ（有限インパルス応答：Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）回路からなる並列ＦＩＲ処理部を用いて構成されたＦＩＲ回路制御式のデジタルＰＲＩ検知選択部を用いることも可能である。ここで、有限インパルス応答とは、インパルスを入力したときの出力信号が有限時間で０に収束することを意味し、ＦＩＲ回路とは、いわゆるＦＩＲフィルタの機能をする回路である。

図５は、図１の概略構成図のデジタルＰＲＩ検知選択部３として、第１のデジタルパルス列信号を並列ＦＩＲ処理を行うことにより所望の目標のＰＲＩを検出するＦＩＲ回路制御式のデジタルＰＲＩ検知選択部３ｃを用いたレーダ受信パルス分離装置の構成図である。図２と同一符号は同一又は相当部分を示すので説明を省略する。

図５において、ＦＩＲ回路制御式のデジタルＰＲＩ検知選択部３ｃは、Ａ／Ｄ変換器２の出力に対して、複数の遅延器と複数の乗算器とこれらの乗算器の出力を加算する加算処理部からなり、ＦＩＲ処理を行って加算処理結果を出力するＦＩＲ回路を、複数有する並列ＦＩＲ処理部１２と、複数のＦＩＲ回路から出力された加算処理結果に基づいてＰＲＩ検出し、さらに、所望の目標のＰＲＩかどうかを判定して所望の目標のＰＲＩであれば選択信号を出力するとともに、ＦＩＲ回路の各々の乗算器の乗算値を設定制御するＦＩＲ回路制御式ＰＲＩ検出判定部１３とからなるＰＲＩ検知部と、ＦＩＲ回路制御式ＰＲＩ検出判定部１３から出力された選択信号に基づいてＡ／Ｄ変換器２から出力された第１のデジタルパルス列信号の中から所望の目標のＰＲＩを有する第２のパルス列信号を選択して出力する選択パルス列通過フィルタ８とから構成されている。

次に、図５に示したレーダ受信パルス分離装置の動作について説明する。図６は、ＦＩＲ回路制御式のデジタルＰＲＩ検知選択部３ｃを用いたレーダ受信パルス分離装置の動作を説明するための動作説明図である。

図６（ａ）は、図５のＡ／Ｄ変換器２でデジタル化された第１のデジタルパルス列信号を示しており、目標Ｃのレーダ装置から送信されたパルス列信号の無線周波受信信号と目標Ｄのレーダ装置から送信されたパルス列信号の無線周波受信信号とが同時に受信回路１で受信され、受信処理により復調された後に、Ａ／Ｄ変換器２でデジタル化された場合を一例としている。ここでは、所望の目標は目標Ｃであると想定している。

図６（ｂ）は、図６（ａ）の第１のデジタルパルス列信号の各々のパルス列の入力に対して、ＦＩＲ回路の構成とその動作とＦＩＲ回路から出力された加算処理結果に基づくＦＩＲ回路制御式ＰＲＩ検出判定部１３の動作を説明するための動作説明図である。

ＦＩＲ回路は、第１のデジタルパルス列信号の各々のパルス列の入力に対して、直列接続となる複数の遅延器１４と並列接続となる複数の乗算器１５とが梯子状に配列された梯子状回路と、複数の乗算器１５の出力を加算する加算処理部１６とから構成されている。

遅延器１４は、入力されたパルス列に対して、所定の単位時間の遅延を与えるようになっている。また、乗算器１５には、ＦＩＲ回路制御式ＰＲＩ検出判定部１３により、目標ＣのＰＲＩに対応した乗算値が設定制御されるようになっている。図６（ｂ）においては、目標ＣのＰＲＩは、遅延器１４を４つ挟んだ時間間隔、つまり、遅延器１４の単位時間の４倍の時間間隔となる例を示しており、従って、４つの遅延器１４の両側の乗算器１５には乗算値１が設定され、挟まれた内側の３つの乗算器１５には乗算値０が設定されている。

なお、図６（ｂ）の図中の記載に関し、目標ＣのＰＲＩに対応して図の左側では４つの遅延器１４が並んでいるが、図中の記載を簡略化するために、図の右側の３つのＰＲＩに対してはそれぞれ４つの遅延器１４が並ぶところを１つの遅延器１４と１つの乗算器１５だけを図示し、残りの３つの遅延器１４とそれぞれに接続された３つの乗算器１５を省略して図示している。実際には、いずれの目標ＣのＰＲＩに対しても、４つの遅延器１４とそれぞれに接続された４つの乗算器１５が並んで梯子状回路が構成されている。

また、ＦＩＲ回路制御式ＰＲＩ検出判定部１３は、ＦＩＲ回路の加算処理部１６から出力された加算処理結果が所定の閾値を越えた場合に第１のデジタルパルス列信号に含まれるＰＲＩが所望の目標のＰＲＩに一致したと判定する閾値判定器１７と、一致したと判定した場合に図５の選択パルス列通過フィルタ８に選択信号を出力する出力部１８を備えている。

ゆえに、図６（ａ）の目標Ｄのパルス列ｄ−１、ｄ−２・・・がＦＩＲ回路に入力されたとしても、目標ＤのＰＲＩは遅延器１４の単位時間の４倍とはなっていないので、遅延器１４で遅延されたパルス列の各パルスに対して乗算器１５で乗算値を乗算し、乗算器１５の出力を加算処理部１６で加算した加算処理結果は、所定の閾値を越えることができず、閾値判定器１７で第１のデジタルパルス列信号に含まれるＰＲＩが所望の目標ＣのＰＲＩに一致したと判定することは無いが、図６（ａ）の目標Ｃのパルス列ｃ−１、ｃ−２、ｃ−３、ｃ−４、ｃ−５・・・がＦＩＲ回路に入力された場合は、目標ＡのＰＲＩは単位時間の丁度４倍となっているので、加算処理結果は所定の閾値を越えることとなり、閾値判定器１７は第１のデジタルパルス列信号に含まれるＰＲＩが所望の目標ＣのＰＲＩに一致したと判定して、出力部１８から選択信号が出力される。ＦＩＲ回路の単体の動作は以上のとおりである。

なお、図５に示すように、ＦＩＲ回路制御式のＰＲＩ検知選択部３ｃのＰＲＩ検知部は、複数のＦＩＲ回路を有する並列ＦＩＲ処理部１２を備えており、第１のデジタルパルス列信号の各々のパルス列毎に対応するＦＩＲ回路がそれぞれＦＩＲ処理を行い、各々のＦＩＲ回路が各々の加算処理結果を出力するようになっている。

図５と図６を用いて、ＦＩＲ回路制御式のＰＲＩ検知選択部３ｃの動作を以下に詳細に説明する。

図６（ａ）の第１のデジタルパルス列信号の波形のうち、目標Ｃのｃ−１のパルスから始まり、目標Ｃと目標Ｄのパルスからなる最初のパルス列ｃ−１、ｄ−１、ｃ−２、ｄ−２・・・に対して、複数のＦＩＲ回路の内の１台目のＦＩＲ回路がＦＩＲ処理を行い、目標Ｃのパルス列であるｃ−１、ｃ−２、ｃ−３、ｃ−４・・・に対する加算処理結果が１台目のＦＩＲ回路から出力される。所望の目標Ｃのパルス列であるので、この加算処理結果は所定の閾値を越えることから、閾値判定器１７は第１のデジタルパルス列信号に含まれるＰＲＩが所望の目標ＣのＰＲＩに一致したと判定して、出力部１８から選択信号が出力される。

次に、選択パルス列通過フィルタ８は、ＦＩＲ回路制御式ＰＲＩ検出判定部１３の出力部１８から出力された選択信号に基づいて、Ａ／Ｄ変換器２から出力された第１のデジタルパルス列信号の中から所望の目標ＣのＰＲＩを有する第２のデジタルパルス列信号を選択通過させ、スピーカ駆動回路４がパルス拡張を行って、スピーカ５が所望の目標ＣのＰＲＩに対応した高さの音を発する。

一方、図６（ａ）の第１のデジタルパルス列信号の波形のうち、目標Ｄのｄ−１のパルスから始まり、目標Ｃと目標Ｄのパルスからなる次のパルス列ｄ−１、ｃ−２、ｄ−２、ｃ−３・・・に対して、２台目のＦＩＲ回路がＦＩＲ処理を行い、目標Ｄのパルス列であるｄ−１、ｄ−２・・・に対する加算処理結果が２台目のＦＩＲ回路から出力されるが、所望の目標では無いので、加算処理結果は閾値を越えることは無い。

以上のように、第１のデジタルパルス列信号の各々のパルス列毎に対応するＦＩＲ回路がそれぞれＦＩＲ処理を行い、複数のＦＩＲ回路のいずれかの加算処理結果が所定の閾値を越えた場合にＦＩＲ回路制御式ＰＲＩ検出判定部１３から選択信号が出力されるように構成されているので、複数の目標が同時にレーダ受信パルス分離装置の監視圏内に入ってきても、その中から所望の目標を識別して所望の目標のＰＲＩに対応した高さの音をリアルタイムで鳴らすことができるという効果がある。

ところで、受信したパルス列信号をデジタル化してから、一旦メモリ部に蓄積した上で、蓄積されたデジタルパルス列信号を読み出して単一のＦＩＲ処理部でＦＩＲ処理し、メモリ部の動作に対応したメモリ対応ＦＩＲ回路制御式ＰＲＩ検出判定部で所望の目標のＰＲＩと一致するかどうか判定するようにすれば、複数のＦＩＲ回路を設ける必要が無くなり、回路構成を簡略化できる。

図７は、図４の単一同期処理部１０とメモリ対応ＰＲＩ検出判定部１１からなるＰＲＩ検知部に代えて、単一ＦＩＲ処理部１９とメモリ対応ＦＩＲ回路制御式ＰＲＩ検出判定部２０からなるＰＲＩ検知部と、第１のデジタルパルス列信号の所定量の信号を一時的に記憶するメモリ部９を備えたＦＩＲ回路制御式のデジタルＰＲＩ検知選択部３ｄを用いたレーダ受信パルス分離装置の構成図である。図４と同一符号は同一又は相当部分を示すので説明を省略する。

図７において、メモリ部を備えたＦＩＲ回路制御式のデジタルＰＲＩ検知選択部３ｄは、Ａ／Ｄ変換器２の出力である第１のデジタルパルス列信号の所定量の信号を一時的に記憶するメモリ部９と、この所定量の信号の各々のパルス列の入力に対して、このパルス列毎にＦＩＲ処理を行って加算処理結果を出力する単一のＦＩＲ回路を有する単一ＦＩＲ処理部１９と、このＦＩＲ回路の加算処理結果が所定の閾値を越えた場合に第１のデジタルパルス列信号に含まれるＰＲＩが所望の目標のＰＲＩに一致したと判定し、選択信号を出力し、所定量の信号の判定が終了した後に、メモリ部に次の所定量の信号を記憶するための指示信号を出力するとともに、単一のＦＩＲ回路の各々の乗算器の乗算値を設定制御するメモリ対応ＦＩＲ回路制御式ＰＲＩ検出判定部とから構成されている。

メモリ部を備えたＦＩＲ回路制御式のデジタルＰＲＩ選択部３ｄは、以上のように構成されているので、複数のＦＩＲ回路が必要とされないため、リアルタイムで動作させることはできないものの、簡単な回路構成でデジタルＰＲＩ検知選択部を実現できるという効果がある。

実施の形態３．
実施の形態１のレーダ受信パルス分離装置では、同期式のデジタルＰＲＩ検知選択部を用いた場合を、実施の形態２のレーザ受信パルス分離装置では、ＦＩＲ回路制御式のデジタルＰＲＩ検知選択部を用いた場合を示したが、ＰＲＩ検知部が複数のＦＦＴ（高速フーリエ変換：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）回路からなる並列ＦＦＴ処理部を用いて構成されたＦＦＴ式のデジタルＰＲＩ検知選択部を用いることも可能である。

図８は、図１の概略構成図のデジタルＰＲＩ検知選択部３として、第１のデジタルパルス列信号を並列ＦＦＴ処理を行い、得られたピリオドグラムのピークを検出することにより所望の目標のＰＲＩを検出するＦＦＴ式のデジタルＰＲＩ検知選択部３ｅを用いたレーダ受信パルス分離装置の構成図である。図２と同一符号は同一又は相当部分を示すので説明を省略する。

図８において、ＦＦＴ式のデジタルＰＲＩ検知選択部３ｅは、Ａ／Ｄ変換器２の出力に対して、ＦＦＴ処理を行ってピリオドグラムを出力するＦＦＴ回路を複数有する並列ＦＦＴ処理部２１と、複数のＦＦＴ回路から出力された各々のピリオドグラムのピークを検出する振幅ピーク検出部２２と、振幅ピーク検出部２２で検出されたピークの内、閾値を越えたピークに対してのみＰＲＩを算出し、このＰＲＩが所望の目標のＰＲＩかどうかを判定して所望の目標のＰＲＩであれば選択信号を出力する周波数ピーク式ＰＲＩ検出判定部２３とからなるＰＲＩ検知部と、周波数ピーク式ＰＲＩ検出判定部２３から出力された選択信号に基づいてＡ／Ｄ変換器２から出力された第１のデジタルパルス列信号の中から所望の目標のＰＲＩを有する第２のパルス列信号を選択して出力する選択パルス列通過フィルタ８とから構成されている。

次に、図８に示したレーダ受信パルス分離装置の動作について説明する。図９は、ＦＦＴ式のデジタルＰＲＩ検知選択部３ｅを用いたレーダ受信パルス分離装置の動作を説明するための動作波形図である。

図９（ａ）は、図８のＡ／Ｄ変換器２でデジタル化された第１のデジタルパルス列信号を示しており、ＰＲＩがＰＲＩ１である目標Ｅのレーダ装置から送信されたパルス列信号の無線周波受信信号とＰＲＩがＰＲＩ２である目標Ｆのレーダ装置から送信されたパルス列信号の無線周波受信信号とが同時に受信回路１で受信され、受信処理により復調された後、Ａ／Ｄ変換器２でデジタル化された場合を一例としている。ここでは、所望の目標はＰＲＩがＰＲＩ１である目標Ｅであると想定している。

図９（ｂ）は、図９（ａ）の第１のデジタルパルス列信号の図中に示すＦＦＴ時間範囲の入力に対して、ＦＦＴ回路でＦＦＴ処理を行って得られたピリオドグラムを示している。

さて、図８と図９を用いて、ＦＦＴ式のＰＲＩ検知選択部３ｅの動作を以下に詳細に説明する。

図９（ａ）の図中に示す時間軸におけるＦＦＴ時間範囲の信号を入力するように設定された、並列ＦＦＴ処理部２１のＦＦＴ回路によるＦＦＴ処理で得られた、図９（ｂ）に示されたピリオドグラムには、目標ＥのＰＲＩであるＰＲＩ１の逆数の周波数位置と、目標ＦのＰＲＩであるＰＲＩ２の逆数の周波数位置にピークが得られる。ピリオドグラムのピークの周波数位置と強度は振幅ピーク検出部２２で検出されるが、この例では、周波数ピーク式ＰＲＩ検出判定部２３は、ＰＲＩ１に対応する周波数位置のピークは所定の閾値を越えたので、このピークに対してのみＰＲＩをこのピークの周波数値の逆数を求めることで算出し、このＰＲＩ（＝ＰＲＩ１）が所望の目標ＥのＰＲＩであるＰＲＩ１と一致することから、第１のデジタルパルス列信号に含まれるＰＲＩが所望の目標ＥのＰＲＩと一致したと判定し、選択信号を出力する。以後の動作は、実施の形態１や実施の形態２と同様である。

ところで、ピリオドグラムに現れるピークの強度は、第１のデジタルパルス列信号の入力に対して、ＦＦＴ時間範囲をどのように設定するかに依存して変動するという問題がある。図９（ｂ）では、所望の目標がＥであったので、所望の目標を識別することができたが、もし、所望の目標がＦであれば、対応するピークが所定の閾値を越えることができずに、識別できないこととなる。

そこで、図８に示すように、複数のＦＦＴ回路を有する並列ＦＦＴ処理部２１を備えるようにし、第１のデジタルパルス列信号を複数の時間範囲、つまりＦＦＴ時間範囲に分け、各々の時間範囲に対応する第１のデジタルパルス列信号がそれぞれ対応して時間範囲を設定されたＦＦＴ回路に入力され、各々のＦＦＴ回路からそれぞれのピリオドグラムが出力されるようにしている。

従って、実施の形態３のレーダ受信パルス分離装置は、ＦＦＴ時間範囲がそれぞれ異なるＦＦＴ回路を、複数有する並列ＦＦＴ処理部２１を備えているので、所望の目標のＰＲＩの値の大小に関わらず、確実に、所望の目標を識別することが可能である。

以上のように、受信したパルス列信号をデジタル化してから、この第１のデジタルパルス列信号を複数の時間範囲に分け、各々の時間範囲のパルス列を各々の時間範囲に対応する複数のＦＦＴ回路でＦＦＴ処理し、得られたピリオドグラムに検出されたピークの内、所定の閾値を越えたピークに対してのみＰＲＩを算出し、所望の目標のＰＲＩと一致すると判定した場合に所望の目標のＰＲＩを有するパルス列信号を選択出力し、パルス拡張を行ってスピーカを鳴らすようにしたので、複数の目標が同時にレーダ受信パルス分離装置の監視圏内に入ってきても、その中から所望の目標を識別して所望の目標のＰＲＩに対応した高さの音をリアルタイムで鳴らすことができるという効果がある。

実施の形態４．
実施の形態３のレーダ受信パルス分離装置では、ＰＲＩ検知部が複数のＦＦＴ回路からなる並列ＦＦＴ処理部を用いた場合を示したが、ＰＲＩ検知部が複数の自己相関回路からなる並列自己相関処理部を用いて構成された自己相関式のデジタルＰＲＩ検知選択部を用いることも可能である。

図１０は、図１の概略構成図のデジタルＰＲＩ検知選択部３として、第１のデジタルパルス列信号を並列自己相関処理を行い、得られたオートコレログラムのピークを検出することにより所望の目標のＰＲＩを検出する自己相関式のデジタルＰＲＩ検知選択部３ｆを用いたレーダ受信パルス分離装置の構成図である。図８と同一符号は同一又は相当部分を示すので説明を省略する。

図１０において、自己相関式のデジタルＰＲＩ検知選択部３ｆは、Ａ／Ｄ変換器２の出力に対して、自己相関処理を行ってオートコレログラムを出力する自己相関回路を複数有する並列自己相関処理部２４と、複数の自己相関回路から出力された各々のオートコレログラムのピークを検出する振幅ピーク検出部２２と、振幅ピーク検出部２２で検出されたピークの内、閾値を越えたピークに対してのみＰＲＩを算出し、このＰＲＩが所望の目標のＰＲＩかどうかを判定して所望の目標のＰＲＩであれば選択信号を出力する時間ピーク式ＰＲＩ検出判定部２５とからなるＰＲＩ検知部と、時間ピーク式ＰＲＩ検出判定部２５から出力された選択信号に基づいてＡ／Ｄ変換器２から出力された第１のデジタルパルス列信号の中から所望の目標のＰＲＩを有する第２のパルス列信号を選択して出力する選択パルス列通過フィルタ８とから構成されている。

次に、図１０に示したレーダ受信パルス分離装置の動作について説明する。図１１は、自己相関式のデジタルＰＲＩ検知選択部３ｆを用いたレーダ受信パルス分離装置の動作を説明するための動作波形図である。

図１１（ａ）は、図１０のＡ／Ｄ変換器２でデジタル化された第１のデジタルパルス列信号を示しており、ＰＲＩがＰＲＩ３である目標Ｇのレーダ装置から送信されたパルス列信号の無線周波受信信号とＰＲＩがＰＲＩ４である目標Ｈのレーダ装置から送信されたパルス列信号の無線周波受信しんごうとが同時に受信回路１で受信され、受信処理により復調された後、Ａ／Ｄ変換器２でデジタル化された場合を一例としている。ここでは、所望の目標はＰＲＩがＰＲＩ３である目標Ｇであると想定している。

図１１（ｂ）は、図１１（ａ）の第１のデジタルパルス列信号の図中に示す自己相関処理時間範囲の入力に対して、自己相関回路で自己相関処理を行って得られたオートコレログラムを示している。

さて、図１０と図１１を用いて、自己相関式のＰＲＩ検知選択部３ｆの動作を以下に説明する。

図１１（ａ）の図中に示す時間軸における自己相関処理時間範囲の信号を入力するように設定された、並列自己相関処理部２４の自己相関回路による自己相関処理で得られた、図１１（ｂ）に示されたオートコレログラムには、目標ＧのＰＲＩであるＰＲＩ３の時間位置と、目標ＨのＰＲＩであるＰＲＩ４の時間位置にピークが得られる。オートコレログラムのピークの時間位置と強度は振幅ピーク検出部２２で検出されるが、この例では、時間ピーク式ＰＲＩ検出判定部２５は、ＰＲＩ３に対応する時間の位置のピークは所定の閾値を越えたので、このピークに対してのみＰＲＩをこのピークの時間の値そのものであるとして算出し、このＰＲＩ（＝ＰＲＩ３）が所望の目標ＧのＰＲＩであるＰＲＩ３と一致することから、第１のデジタルパルス列信号に含まれるＰＲＩが所望の目標ＧのＰＲＩと一致したと判定し、選択信号を出力する。以後の動作は、実施の形態３と同様である。

ところで、オートコレログラムに現れるピークの強度は、実施の形態３のピリオドグラムの場合と同様に、第１のデジタルパルス列信号の入力に対して、自己相関処理時間範囲をどのように設定するかに依存して変動するという問題がある。

そこで、図１０に示すように、複数の自己相関回路を有する並列自己相関処理部２４を備えるようにし、第１のデジタルパルス列信号を複数の時間範囲、つまり自己相関処理時間範囲に分け、各々の時間範囲に対応する第１のデジタルパルス列信号がそれぞれ対応して時間範囲を設定された自己相関回路に入力され、各々の自己相関回路からそれぞれのオートコレログラムが出力されるようにしている。

従って、実施の形態４のレーダ受信パルス分離装置は、自己相関時間範囲がそれぞれ異なる自己相関回路を、複数有する並列自己相関処理部２４を備えているので、所望の目標のＰＲＩの値の大小に関わらず、確実に、所望の目標を識別することが可能である。

以上のように、受信したパルス列信号をデジタル化してから、この第１のデジタルパルス列信号を複数の時間範囲に分け、各々の時間範囲のパルス列を各々の時間範囲に対応する複数の自己相関回路で自己相関処理し、得られたオートコレログラムに検出されたピークの内、所定の閾値を越えたピークに対してのみＰＲＩを算出し、所望の目標のＰＲＩと一致すると判定した場合に所望の目標のＰＲＩを有するパルス列信号を選択出力し、パルス拡張を行ってスピーカを鳴らすようにしたので、複数の目標が同時にレーダ受信パルス分離装置の監視圏内に入ってきても、その中から所望の目標を識別して所望の目標のＰＲＩに対応した高さの音をリアルタイムで鳴らすことができるという効果がある。

ところで、実施の形態１乃至４においては、それぞれが特定のＰＲＩを有するパルス列信号を送信するレーダ装置を搭載した複数の目標から送信されるパルス列信号を変調した無線周波受信信号を同時に受信回路で受信し、受信処理されて復調されたパルス列信号をＡ／Ｄ変換するようにした場合についてのみ説明したが、無線周波受信信号を受信回路で中間周波数にダウンコンバートし、その中間周波数の受信信号をＡ／Ｄ変換してデジタル信号処理をするようにレーダ受信パルス分離装置を構成しても、複数の目標の中から所望の目標を識別して所望の目標のＰＲＩに対応した高さの音をリアルタイムで鳴らすことができるという同様の効果が得られることは言うまでも無い。

この発明に係るレーダ受信パルス分離装置の実施の形態１の概略構成図である。 同期式のデジタルＰＲＩ検知選択部３ａを用いたレーダ受信パルス分離装置の構成図である。 同期式のデジタルＰＲＩ検知選択部３ａを用いたレーダ受信パルス分離装置の動作を説明するための動作波形図である。 メモリ部９を備えた同期式のデジタルＰＲＩ検知選択部３ｂを用いたレーダ受信パルス分離装置の構成図である。 ＦＩＲ回路制御式のデジタルＰＲＩ検知選択部３ｃを用いたレーダ受信パルス分離装置の構成図である。 ＦＩＲ回路制御式のデジタルＰＲＩ検知選択部３ｃを用いたレーダ受信パルス分離装置の動作を説明するための動作説明図である。 メモリ部９を備えたＦＩＲ回路制御式のデジタルＰＲＩ検知選択部３ｄを用いたレーダ受信パルス分離装置の構成図である。 ＦＦＴ式のデジタルＰＲＩ検知選択部３ｅを用いたレーダ受信パルス分離装置の構成図である。 ＦＦＴ式のデジタルＰＲＩ検知選択部３ｅを用いたレーダ受信パルス分離装置の動作を説明するための動作波形図である。 自己相関式のデジタルＰＲＩ検知選択部３ｆを用いたレーダ受信パルス分離装置の構成図である。 自己相関式のデジタルＰＲＩ検知選択部３ｆを用いたレーダ受信パルス分離装置の動作を説明するための動作波形図である。

符号の説明

１ 受信回路
２ Ａ／Ｄ変換器
３ デジタルＰＲＩ検知選択部
４ スピーカ駆動回路
５ スピーカ

Claims (5)

1. 各々が特定のＰＲＩのパルス列信号を送信する複数のレーダ装置の送信パルス列信号を受信する受信回路と、
   受信された前記送信パルス列信号をデジタル化して第１のデジタルパルス列信号を出力するＡ／Ｄ変換器と、
   前記第１のデジタルパルス列信号の中から所望のＰＲＩのものを選択して第２のデジタルパルス列信号として出力するデジタルＰＲＩ検知選択部と、
   前記第２のデジタルパルス列信号をスピーカを鳴らすためにパルス拡張を行うスピーカ駆動回路と、
   を備え、
   前記デジタルＰＲＩ検知選択部はＰＲＩ検知部と選択パルス列通過フィルタとを有し、前記ＰＲＩ検知部と前記選択パルス列通過フィルタとには並列に前記第１のデジタルパルス列信号が入力され、
   前記ＰＲＩ検知部は、前記第１のデジタルパルス列信号を構成する各々のパルスを開始点として所望のＰＲＩ毎にパルスの有無を判定し、連続して所定回数以上パルスが有れば前記選択パルス列通過フィルタに対して選択信号を出力し、
   前記選択パルス列通過フィルタは、前記選択信号を開始点として前記所望のＰＲＩ毎に前記第１のデジタルパルス列信号の中から前期パルスを選択通過させることを特徴とするレーダ受信パルス分離装置。
2. ＰＲＩ検知部は、
   それぞれ並列に第１のデジタルパルス列信号が入力されるｎ個の検出回路（ｎは２以上の整数）を備え、
   第１の検出回路は前記第１のデジタルパルス列信号の第１のパルスを開始点として所望のＰＲＩ毎にパルスの有無を判定し、連続して所定回数以上パルスが有れば同期検出信号を出力し、
   第ｎの検出回路は、前記第１のパルスに続くｎ番目のパルスを開始点として所望のＰＲＩ毎にパルスの有無を調べ、連続して所定回数以上パルスが有れば同期検出信号を出力し、
   前記ｎ個の検出回路のいずれかから前記同期検出信号が出力された場合に選択信号を出力することを特徴とする請求項１に記載のレーダ受信パルス分離装置。
3. ＰＲＩ検知選択部は、
   第１のデジタルパルス列信号の所定量の信号を一時的に記憶するメモリ部をさらに備え、
   前記メモリ部は、ＰＲＩ検知部と選択パルス列通過フィルタとに並列に接続しており、
   前記ＰＲＩ検知部は、
   前記所定量の信号を構成する各々のパルスを開始点として所望のＰＲＩ毎にパルスの有無を判定し、連続して所定回数以上パルスが有れば同期検出信号を出力する単一の検出回路と、
   前記同期検出信号が出力された場合に選択信号を出力し、前記所定量の信号を構成する各々のパルスを開始点とした判定が終了した後に、前記メモリ部に次の所定量の信号を記憶するための指示信号を出力するメモリ対応ＰＲＩ検出判定部と、
   を有することを特徴とする請求項１に記載のレーダ受信パルス分離装置。
4. ＰＲＩ検知部は、
   それぞれ並列に前記第１のデジタルパルス列信号が入力されるｎ個のＦＩＲ回路（ｎは２以上の整数）を備え、
   前記ＦＩＲ回路は、
   直列接続となる複数の遅延器と並列接続となる複数の乗算器とが梯子状に配列された梯子状回路と、前記複数の乗算器の出力を加算する加算処理部とを有し、
   前記複数の乗算器による乗算処理と前記加算処理部による加算処理とによりＦＩＲ処理して加算処理結果を出力し、
   第１のＦＩＲ回路は前記第１のデジタルパルス列信号の第１のパルスを開始点としてＦＩＲ処理を行って前記加算処理結果を出力し、
   第ｎのＦＩＲ回路は前記第１のパルスに続くｎ番目のパルスを開始点としてＦＩＲ処理を行って前記加算処理結果を出力し、
   前記ｎ個のＦＩＲ回路から出力された前記加算処理結果のいずれかが所定の閾値を超えた場合に選択信号を出力することを特徴とする請求項１に記載のレーダ受信パルス分離装置。
5. ＰＲＩ検知選択部は、
   第１のデジタルパルス列信号の所定量の信号を一時的に記憶するメモリ部をさらに備え、
   前記メモリ部は、ＰＲＩ検知部と選択パルス列通過フィルタとに並列に接続しており、
   前記ＰＲＩ検知部は、
   直列接続となる複数の遅延器と並列接続となる複数の乗算器とが梯子状に配列された梯子状回路と、前記複数の乗算器の出力を加算する加算処理部とを有し、前記複数の乗算器による乗算処理と前記加算処理部による加算処理とによりＦＩＲ処理して加算処理結果を出力する単一ＦＩＲ処理部と、
   前記加算処理結果が所定の閾値を越えた場合に選択信号を出力し、前記所定量の信号のＦＩＲ処理が終了した後に、前記メモリ部に次の所定量の信号を記憶するための指示信号を出力するメモリ対応ＦＩＲ回路制御式ＰＲＩ検出判定部と、
   を有し、
   前記単一ＦＩＲ処理部は、前記メモリ部から入力される前記所定量の信号を構成する各々のパルスを開始点としたＦＩＲ処理を行って前記加算処理結果を出力することを特徴とする請求項１に記載のレーダ受信パルス分離装置。

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