JPH08335842A - 分配合成回路 - Google Patents
分配合成回路Info
- Publication number
- JPH08335842A JPH08335842A JP16717895A JP16717895A JPH08335842A JP H08335842 A JPH08335842 A JP H08335842A JP 16717895 A JP16717895 A JP 16717895A JP 16717895 A JP16717895 A JP 16717895A JP H08335842 A JPH08335842 A JP H08335842A
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- JP
- Japan
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- terminal
- circuit
- distribution
- terminals
- impedance
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Abstract
(57)【要約】
【目的】 集中定数素子のみによる、小型で集積密度を
高くでき、多段構成の場合にもインダクタの個数を抑え
ることのできる分配合成回路を提供することを目的とす
る。 【構成】 ３個の端子（１、２、３）を備え、第１端子
（１）はインダクタＬで接地され、第１端子（１）と第
２端子（２）はキャパシタで結ばれ、第１端子（１）と
第３端子（３）は別のキャパシタで結ばれ、これら２個
のキャパシンタンス値Ｃは概ね相等しく、第２端子
（２）と第３端子（３）は抵抗器Ｒで結ばれ、上記定数
は関係式６Ｌ＝ＣＲ2 を概ね満たす。この回路をトーナ
メント的に多段接続することができる。
高くでき、多段構成の場合にもインダクタの個数を抑え
ることのできる分配合成回路を提供することを目的とす
る。 【構成】 ３個の端子（１、２、３）を備え、第１端子
（１）はインダクタＬで接地され、第１端子（１）と第
２端子（２）はキャパシタで結ばれ、第１端子（１）と
第３端子（３）は別のキャパシタで結ばれ、これら２個
のキャパシンタンス値Ｃは概ね相等しく、第２端子
（２）と第３端子（３）は抵抗器Ｒで結ばれ、上記定数
は関係式６Ｌ＝ＣＲ2 を概ね満たす。この回路をトーナ
メント的に多段接続することができる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波フェーズド
アレーアンテナに用いるビーム形成回路などのように、
多数の分配・合成・移相機能をコンパクトに集積するこ
とが要求される大規模マイクロ波集積回路の構成に関す
る。
アレーアンテナに用いるビーム形成回路などのように、
多数の分配・合成・移相機能をコンパクトに集積するこ
とが要求される大規模マイクロ波集積回路の構成に関す
る。
【０００２】
【従来の技術】マイクロ波信号の分配又は合成するため
の回路としては、分布定数線路を組み合わせたウイルキ
ンソン型のもの（図８：文献１ Ｒ．Ｋ．Ｇｕｐｔａ
ｅｔａｌ：“Ｑｕａｓｉ−ｌｕｎｐｅｄ−ｅｌｅｍｅｎ
ｔ ３ −ａｎｄ ４− ｐｏｒｔ ｎｅｔｗｏｒｋｓ
ｆｏｒ ＭＩＣ ａｎｄ ＭＭＩＣ ａｐｐｌｉｃａ
ｔｉｏｎｓ”ＩＥＥＥ ＭＴＴ−Ｓ １９８４ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌＭｉｃｒｏｗａｖｅ Ｓｙｍｐｏ
ｓｉｕｍ Ｄｉｇｅｓｔ， ｐｐ．４０９−４１１．）
が一般的でもっとも広く用いられている。また、回路を
小型にするため、分布定数線路のかわりに集中定数素子
を組み合わせた回路例（図９：上記文献１）も報告され
ている。
の回路としては、分布定数線路を組み合わせたウイルキ
ンソン型のもの（図８：文献１ Ｒ．Ｋ．Ｇｕｐｔａ
ｅｔａｌ：“Ｑｕａｓｉ−ｌｕｎｐｅｄ−ｅｌｅｍｅｎ
ｔ ３ −ａｎｄ ４− ｐｏｒｔ ｎｅｔｗｏｒｋｓ
ｆｏｒ ＭＩＣ ａｎｄ ＭＭＩＣ ａｐｐｌｉｃａ
ｔｉｏｎｓ”ＩＥＥＥ ＭＴＴ−Ｓ １９８４ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌＭｉｃｒｏｗａｖｅ Ｓｙｍｐｏ
ｓｉｕｍ Ｄｉｇｅｓｔ， ｐｐ．４０９−４１１．）
が一般的でもっとも広く用いられている。また、回路を
小型にするため、分布定数線路のかわりに集中定数素子
を組み合わせた回路例（図９：上記文献１）も報告され
ている。
【０００３】しかしながら、分布定数線路を組み合わせ
たウイルキンソン型の構成では寸法が１／４波長の伝送
線路を２本含んでいる。従って、高密度の集積化が要求
される場合には不向きという欠点がある。また、集中定
数素子を組み合わせた構成では、インダクタンス値がＬ
S ＝√（２）Ｚ0 ／ωの直列インダクタが４個含まれて
いる。マイクロ波集積回路においてインダクタ素子はキ
ャパシタ素子に比べて専有面積が大きいため、これを４
個用いることは集積密度に限界がある。特に、分配合成
回路を大きい段数で用いる大規模フェースドアレーアン
テナ用ビーム形成回路などにおいては回路面積がかなり
大きくなり、１枚の基板に集積することが困難になると
いう欠点がある。
たウイルキンソン型の構成では寸法が１／４波長の伝送
線路を２本含んでいる。従って、高密度の集積化が要求
される場合には不向きという欠点がある。また、集中定
数素子を組み合わせた構成では、インダクタンス値がＬ
S ＝√（２）Ｚ0 ／ωの直列インダクタが４個含まれて
いる。マイクロ波集積回路においてインダクタ素子はキ
ャパシタ素子に比べて専有面積が大きいため、これを４
個用いることは集積密度に限界がある。特に、分配合成
回路を大きい段数で用いる大規模フェースドアレーアン
テナ用ビーム形成回路などにおいては回路面積がかなり
大きくなり、１枚の基板に集積することが困難になると
いう欠点がある。
【０００４】
【発明が解決しようとする課題】本発明は、上記欠点を
克服し、集中定数素子のみによる、小型で集積密度を高
くでき、多段に構成した場合にもインダクタの個数を抑
えることができうる分配合成回路を提供することを目的
とする。
克服し、集中定数素子のみによる、小型で集積密度を高
くでき、多段に構成した場合にもインダクタの個数を抑
えることができうる分配合成回路を提供することを目的
とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、３個の端子を備え、第１端子はイン
ダクタＬで接地され、第１端子と第２端子はキャパシタ
で結ばれ、第１端子と第３端子は別のキャパシタで結ば
れ、これら２個のキャパシタンス値Ｃは概ね相等しく、
第２端子と第３端子は抵抗器Ｒで結ばれ、上記定数は関
係式６Ｌ＝ＣＲ2 を概ね満たす分配合成回路にある。
の本発明の特徴は、３個の端子を備え、第１端子はイン
ダクタＬで接地され、第１端子と第２端子はキャパシタ
で結ばれ、第１端子と第３端子は別のキャパシタで結ば
れ、これら２個のキャパシタンス値Ｃは概ね相等しく、
第２端子と第３端子は抵抗器Ｒで結ばれ、上記定数は関
係式６Ｌ＝ＣＲ2 を概ね満たす分配合成回路にある。
【０００６】上記分配合成回路を複数個用意し、トーナ
メント的に多段接続することができる。
メント的に多段接続することができる。
【０００７】本発明は、集中定数素子だけで構成し、し
かも、インダクタとキャパシタの組み合わせ方法を工夫
し、さらに、段間整合インピーダンスを複素数とするこ
とにより、多段接続した場合にインダクタの値と個数を
低減でき、その結果回路寸法の小型化を達成できる点が
従来の技術と異なる。
かも、インダクタとキャパシタの組み合わせ方法を工夫
し、さらに、段間整合インピーダンスを複素数とするこ
とにより、多段接続した場合にインダクタの値と個数を
低減でき、その結果回路寸法の小型化を達成できる点が
従来の技術と異なる。
【０００８】
【実施例】本発明分配合成回路の実施例を図１に示す。
第１端子はインダクタＬで接地され、第１第２端子間な
らびに第１第３端子間はキャパシタＣで結ばれ、第２端
子と第３端子は抵抗器Ｒで結ばれており、上下対称の回
路構成となっている。上記定数の間には ６Ｌ＝ＣＲ2 （１） という関係があるとする。そして、第１端子には端子イ
ンピーダンスＺｉに整合する信号源又は負荷を、第２第
３端子には端子インピーダンスＺｉ* に整合する信号源
または負荷を接続するとし、さらに信号周波数をｆとし
たとき
第１端子はインダクタＬで接地され、第１第２端子間な
らびに第１第３端子間はキャパシタＣで結ばれ、第２端
子と第３端子は抵抗器Ｒで結ばれており、上下対称の回
路構成となっている。上記定数の間には ６Ｌ＝ＣＲ2 （１） という関係があるとする。そして、第１端子には端子イ
ンピーダンスＺｉに整合する信号源又は負荷を、第２第
３端子には端子インピーダンスＺｉ* に整合する信号源
または負荷を接続するとし、さらに信号周波数をｆとし
たとき
【数２】 という関係があるとする。上記の関係（１）（２）
（３）を満たすとき本回路は分配合成回路として動作す
る。具体的には、マイクロ波信号を第１端子から入力す
ると第２および第３端子へ半分づつ出力される。すなわ
ち３ｄＢ同相分配回路として動作する。また、逆にマイ
クロ波信号を第２および第３端子から入力すると第１端
子へ出力される。即ち３ｄＢ同相合成回路として動作す
る。また、本回路の特長として多段接続性がある。式
（２）で記述したようにＺｉとＺｉ* が互いに複素共役
の関係にあるので、図４に示すようにこれらは各々反復
インピーダンスとなり、従って段間インピーダンス整合
回路を用いずに複数段の縦続接続が可能となる。以下に
この動作原理を詳しく説明する。
（３）を満たすとき本回路は分配合成回路として動作す
る。具体的には、マイクロ波信号を第１端子から入力す
ると第２および第３端子へ半分づつ出力される。すなわ
ち３ｄＢ同相分配回路として動作する。また、逆にマイ
クロ波信号を第２および第３端子から入力すると第１端
子へ出力される。即ち３ｄＢ同相合成回路として動作す
る。また、本回路の特長として多段接続性がある。式
（２）で記述したようにＺｉとＺｉ* が互いに複素共役
の関係にあるので、図４に示すようにこれらは各々反復
インピーダンスとなり、従って段間インピーダンス整合
回路を用いずに複数段の縦続接続が可能となる。以下に
この動作原理を詳しく説明する。
【０００９】符号の定義は次のとおりである。 ｆ＝マイクロ波信号の周波数 ω＝２πｆ Ｚｉ＝反復インピーダンス Ｚｉ* ＝Ｚｉの複素共役 Ｙｉ＝１／Ｚｉ Ｙｉ* ＝１／Ｚｉ* Ｖ1 ＝端子１への入力電圧 Ｉ1 ＝端子１への入力電流 Ｖ2 ＝端子２への入力電圧 Ｉ2 ＝端子２への入力電流 Ｖ3 ＝端子３への入力電圧 Ｉ3 ＝端子３への入力電流
【００１０】まず、信号分配の動作から説明する。図４
において第１端子を電圧１の入力信号で励振し、第２端
子ならびに第３端子を各々インピーダンスＺｉ（すなわ
ちアドミタンスＹｉ）の負荷で終端する場合の動作を考
える。この場合、図４に示す対称面について上下対称の
電流が流れるため、本回路は図５の回路と等価となる。
このときの第１端子の入力アドミタンスＹinは、
において第１端子を電圧１の入力信号で励振し、第２端
子ならびに第３端子を各々インピーダンスＺｉ（すなわ
ちアドミタンスＹｉ）の負荷で終端する場合の動作を考
える。この場合、図４に示す対称面について上下対称の
電流が流れるため、本回路は図５の回路と等価となる。
このときの第１端子の入力アドミタンスＹinは、
【数３】 である。これに式（１）〜（３）を代入すると、 Ｙin＝Ｙｉ （４） が得られる。これは、本回路は第１端子からの入力信号
に対しインピーダンス整合していることを意味する。す
なわち第１端子からの入力信号は第１端子へ反射しな
い。またこのとき、端子２端子３間の抵抗器Ｒは開放と
なっているため電流が流れない。すなわち端子１からの
信号電力は抵抗器で消費されることなく全て端子２と３
に出力される。端子２と３は対称であるのでエネルギー
保存の法則から電力は半分づつ分配されることとなる。
以上で、本回路が同相３ｄＢ分配回路として動作するこ
とが示された。
に対しインピーダンス整合していることを意味する。す
なわち第１端子からの入力信号は第１端子へ反射しな
い。またこのとき、端子２端子３間の抵抗器Ｒは開放と
なっているため電流が流れない。すなわち端子１からの
信号電力は抵抗器で消費されることなく全て端子２と３
に出力される。端子２と３は対称であるのでエネルギー
保存の法則から電力は半分づつ分配されることとなる。
以上で、本回路が同相３ｄＢ分配回路として動作するこ
とが示された。
【００１１】つづいて、信号合成の動作を説明する。図
４において、第１端子をインピーダンスＺｉ* （すなわ
ちアドミタンスＹｉ* ）の負荷で終端する。そして第２
端子と第３端子を２端子対とみたときのアドミタンスパ
ラメータ、 Ｉ2 ＝Ｙ22・Ｖ2 ＋Ｙ32・Ｖ3 （５） Ｉ3 ＝Ｙ23・Ｖ2 ＋Ｙ33・Ｖ3 （６） を考える。本回路は上下対称構造であり、かつ線形系で
あるので、合成される２つの信号について、同相の場合
と逆相の場合の２とおりだけ考えれば必要十分である。
４において、第１端子をインピーダンスＺｉ* （すなわ
ちアドミタンスＹｉ* ）の負荷で終端する。そして第２
端子と第３端子を２端子対とみたときのアドミタンスパ
ラメータ、 Ｉ2 ＝Ｙ22・Ｖ2 ＋Ｙ32・Ｖ3 （５） Ｉ3 ＝Ｙ23・Ｖ2 ＋Ｙ33・Ｖ3 （６） を考える。本回路は上下対称構造であり、かつ線形系で
あるので、合成される２つの信号について、同相の場合
と逆相の場合の２とおりだけ考えれば必要十分である。
【００１２】まず、同相信号の合成の場合、図４におい
て第２端子と第３端子を各々振幅１の同相入力信号で励
振する。すなわちＶ2 ＝Ｖ3 ＝１である。これを式
（５）に代入すると、 Ｉ2 ＝Ｙ22＋Ｙ32 である。一方、このとき図４に示す対称面には磁気壁が
形成されるため、本回路は図６の回路と等価となる。図
６の第２端子に流れ込む電流Ｉ2 は、
て第２端子と第３端子を各々振幅１の同相入力信号で励
振する。すなわちＶ2 ＝Ｖ3 ＝１である。これを式
（５）に代入すると、 Ｉ2 ＝Ｙ22＋Ｙ32 である。一方、このとき図４に示す対称面には磁気壁が
形成されるため、本回路は図６の回路と等価となる。図
６の第２端子に流れ込む電流Ｉ2 は、
【数４】 である。これら２つの式より、
【数５】 を得る。
【００１３】次に、逆相信号の合成の場合、図４におい
て第２端子と第３端子を各々振幅１の逆相入力信号で励
振する。すなわちＶ2 ＝−Ｖ3 ＝１である。これを式
（５）に代入すると、 Ｉ2 ＝Ｙ22−Ｙ32 である。一方、このとき図４に示す対称面には電気壁が
形成されるため、本回路は図７の回路と等価となる。図
７の第２端子に流れ込む電流Ｉ2 は、 Ｉ2 ＝ｊωＣ＋２／Ｒ である。これら２つの式より、 Ｙ22−Ｙ32＝ｊωＣ＋２／Ｒ （８） を得る。
て第２端子と第３端子を各々振幅１の逆相入力信号で励
振する。すなわちＶ2 ＝−Ｖ3 ＝１である。これを式
（５）に代入すると、 Ｉ2 ＝Ｙ22−Ｙ32 である。一方、このとき図４に示す対称面には電気壁が
形成されるため、本回路は図７の回路と等価となる。図
７の第２端子に流れ込む電流Ｉ2 は、 Ｉ2 ＝ｊωＣ＋２／Ｒ である。これら２つの式より、 Ｙ22−Ｙ32＝ｊωＣ＋２／Ｒ （８） を得る。
【００１４】式（７）と式（８）に式（１）〜（３）を
代入して、Ｙ22とＹ32について解くと、 Ｙ22＝Ｙｉ* （９） Ｙ32＝０ （１０） となる。第２端子と第３端子は対称であるので、 Ｙ33＝Ｙｉ* （１１） Ｙ23＝０ （１２） も同様に導くことができる。
代入して、Ｙ22とＹ32について解くと、 Ｙ22＝Ｙｉ* （９） Ｙ32＝０ （１０） となる。第２端子と第３端子は対称であるので、 Ｙ33＝Ｙｉ* （１１） Ｙ23＝０ （１２） も同様に導くことができる。
【００１５】以上の計算から本回路において、 １）端子１、２、３の各端子ともインピーダンス整合し
ている。 ２）端子２と端子３間の結合は零。（アイソレーション
が得られている） ３）端子１と端子２間は−３ｄＢ結合する。 ４）端子１と端子３間は−３ｄＢ結合する。 ということが示された。
ている。 ２）端子２と端子３間の結合は零。（アイソレーション
が得られている） ３）端子１と端子２間は−３ｄＢ結合する。 ４）端子１と端子３間は−３ｄＢ結合する。 ということが示された。
【００１６】このように本回路は、式（１）の条件を満
たせば、式（２）と式（３）で求まる周波数および信号
源・負荷インピーダンスに対して分配合成回路として機
能する。
たせば、式（２）と式（３）で求まる周波数および信号
源・負荷インピーダンスに対して分配合成回路として機
能する。
【００１７】次に、本発明分配合成回路を多段に接続し
て構成した多端子分配合成回路の実施例を図２に示す。
このように図１の回路は入出力インピーダンスが反復イ
ンピーダンスとなっているため、段間インピーダンス整
合回路を用いずに複数段の縦続接続が可能である。
て構成した多端子分配合成回路の実施例を図２に示す。
このように図１の回路は入出力インピーダンスが反復イ
ンピーダンスとなっているため、段間インピーダンス整
合回路を用いずに複数段の縦続接続が可能である。
【００１８】この実施例では、４段を直結することによ
り１：１６分配合成回路を構成している。段間は反復イ
ンピーダンスとなっているため、直結構成が実現されて
いる。ただし初段の入力インピーダンスならびに最終段
の出力インピーダンスだけは実数の外部インピーダンス
（例えば５０Ω）に整合させるための整合手段を付加し
てある。整合手段としてここでは、左端側に並列のキャ
パシタ（キャパシタンス＝Ｃ）、右端側に並列のインダ
クタ（インダクタンス＝３Ｌ）をそれぞれ付加してあ
る。これにより左端側と右端側の端子インピーダンスは
それぞれ、
り１：１６分配合成回路を構成している。段間は反復イ
ンピーダンスとなっているため、直結構成が実現されて
いる。ただし初段の入力インピーダンスならびに最終段
の出力インピーダンスだけは実数の外部インピーダンス
（例えば５０Ω）に整合させるための整合手段を付加し
てある。整合手段としてここでは、左端側に並列のキャ
パシタ（キャパシタンス＝Ｃ）、右端側に並列のインダ
クタ（インダクタンス＝３Ｌ）をそれぞれ付加してあ
る。これにより左端側と右端側の端子インピーダンスは
それぞれ、
【数６】 となり、実数となる。例えばＲ＝１００Ωに設定してお
くと、端子インピーダンスは５０Ωとなる。
くと、端子インピーダンスは５０Ωとなる。
【００１９】図３はインダクタの本数をさらに減ずるた
めに３段目の負荷である最終段のＬとＣを入れ替えた実
施例である。
めに３段目の負荷である最終段のＬとＣを入れ替えた実
施例である。
【００２０】
【発明の効果】本発明によれば従来の分布定数型回路
（図８）に比べてはもちろんのこと、さらに従来の集中
定数型回路（図９）に比較しても、インダクタの占有面
積を減ずることができる。本発明回路で用いるインダク
タは１段あたり１個であり、しかもそのインダクタンス
値もＬ＝Ｒ／｛３√（２）ω｝と小さい。従来の例（図
９）がＬS ＝Ｒ／｛√（２）ω｝のインダクタが４個も
用いられているのに比べて、１個のインダクタの値が３
分の１であり、しかも個数も４分の１で済むという２重
の面積削減効果がある。インダクタ素子の面積が回路の
面積を支配するようなＭＭＩＣにおいてチップ面積の小
型化に本発明は非常に有効である。特に、多素子フェー
ズドアレイなどのように信号分配合成機能を大規模に搭
載するような回路網を１チップに集積化する場合に極め
て効果的である。
（図８）に比べてはもちろんのこと、さらに従来の集中
定数型回路（図９）に比較しても、インダクタの占有面
積を減ずることができる。本発明回路で用いるインダク
タは１段あたり１個であり、しかもそのインダクタンス
値もＬ＝Ｒ／｛３√（２）ω｝と小さい。従来の例（図
９）がＬS ＝Ｒ／｛√（２）ω｝のインダクタが４個も
用いられているのに比べて、１個のインダクタの値が３
分の１であり、しかも個数も４分の１で済むという２重
の面積削減効果がある。インダクタ素子の面積が回路の
面積を支配するようなＭＭＩＣにおいてチップ面積の小
型化に本発明は非常に有効である。特に、多素子フェー
ズドアレイなどのように信号分配合成機能を大規模に搭
載するような回路網を１チップに集積化する場合に極め
て効果的である。
【図１】本発明の分配合成回路（１段）を示す。
【図２】本発明の分配合成回路（４段）を示す。
【図３】本発明の分配合成回路（４段の変形）を示す。
【図４】本発明の動作原理の説明（反復インピーダンス
Ｚｉとその複素共役Ｚｉ* ）である。
Ｚｉとその複素共役Ｚｉ* ）である。
【図５】本発明の動作原理の説明（単一励振した場合の
等価回路と入力アドミタンス）である。
等価回路と入力アドミタンス）である。
【図６】本発明の動作原理の説明（同相励振した場合の
等価回路と入力アドミタンス）である。
等価回路と入力アドミタンス）である。
【図７】本発明の動作原理の説明（逆相励振した場合の
等価回路と入力アドミタンス）である。
等価回路と入力アドミタンス）である。
【図８】従来の分布定数型分配合成回路を示す。
【図９】従来の集中定数型分配合成回路を示す。
１、２、３ 端子 Ｌ インダクタ Ｃ キャパシタ Ｒ 抵抗器
Claims (3)
- 【請求項１】 ３個の端子を備え、 第１端子はインダクタＬで接地され、 第１端子と第２端子はキャパシタで結ばれ、 第１端子と第３端子は別のキャパシタで結ばれ、 これら２個のキャパシタンス値Ｃは概ね相等しく、 第２端子と第３端子は抵抗器Ｒで結ばれ、 上記定数は関係式 ６Ｌ＝ＣＲ2 を概ね満たすことを特徴とする分配合成回路。
- 【請求項２】 信号周波数をｆ、第１端子に接続される
信号源又は負荷のインピーダンスをＺｉ* 、第２端子と
第３端子に接続される信号源又は負荷のインピーダンス
をＺｉとしたとき、 【数１】 という関係を概ね満たすことを特徴とする請求項１記載
の分配合成回路。 - 【請求項３】 請求項１又は２記載の分配合成回路をト
ーナメント的に多段接続したことを特徴とする多端子の
分配合成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16717895A JP3295690B2 (ja) | 1995-06-09 | 1995-06-09 | 分配合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16717895A JP3295690B2 (ja) | 1995-06-09 | 1995-06-09 | 分配合成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335842A true JPH08335842A (ja) | 1996-12-17 |
| JP3295690B2 JP3295690B2 (ja) | 2002-06-24 |
Family
ID=15844874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16717895A Expired - Fee Related JP3295690B2 (ja) | 1995-06-09 | 1995-06-09 | 分配合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3295690B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093773A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | 高周波電力増幅モジュール |
-
1995
- 1995-06-09 JP JP16717895A patent/JP3295690B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093773A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | 高周波電力増幅モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3295690B2 (ja) | 2002-06-24 |
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