JP3295690B2 - 分配合成回路 - Google Patents
分配合成回路Info
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Description
アレーアンテナに用いるビーム形成回路などのように、
多数の分配・合成・移相機能をコンパクトに集積するこ
とが要求される大規模マイクロ波集積回路の構成に関す
る。
の回路としては、分布定数線路を組み合わせたウイルキ
ンソン型のもの(図8:文献1 R.K.Gupta
etal:“Quasi−lunped−elemen
t 3 −and 4− port networks
for MIC and MMIC applica
tions”IEEE MTT−S 1984 Int
ernationalMicrowave Sympo
sium Digest, pp.409−411.)
が一般的でもっとも広く用いられている。また、回路を
小型にするため、分布定数線路のかわりに集中定数素子
を組み合わせた回路例(図9:上記文献1)も報告され
ている。
たウイルキンソン型の構成では寸法が1/4波長の伝送
線路を2本含んでいる。従って、高密度の集積化が要求
される場合には不向きという欠点がある。また、集中定
数素子を組み合わせた構成では、インダクタンス値がL
S =√(2)Z0 /ωの直列インダクタが4個含まれて
いる。マイクロ波集積回路においてインダクタ素子はキ
ャパシタ素子に比べて専有面積が大きいため、これを4
個用いることは集積密度に限界がある。特に、分配合成
回路を大きい段数で用いる大規模フェースドアレーアン
テナ用ビーム形成回路などにおいては回路面積がかなり
大きくなり、1枚の基板に集積することが困難になると
いう欠点がある。
克服し、集中定数素子のみによる、小型で集積密度を高
くでき、多段に構成した場合にもインダクタの個数を抑
えることができうる分配合成回路を提供することを目的
とする。
の本発明の特徴は、3個の端子を備え、第1端子はイン
ダクタLで接地され、第1端子と第2端子はキャパシタ
で結ばれ、第1端子と第3端子は別のキャパシタで結ば
れ、これら2個のキャパシタンス値Cは概ね相等しく、
第2端子と第3端子は抵抗器Rで結ばれ、上記定数は関
係式6L=CR2 を概ね満たす分配合成回路にある。
メント的に多段接続することができる。
かも、インダクタとキャパシタの組み合わせ方法を工夫
し、さらに、段間整合インピーダンスを複素数とするこ
とにより、多段接続した場合にインダクタの値と個数を
低減でき、その結果回路寸法の小型化を達成できる点が
従来の技術と異なる。
第1端子はインダクタLで接地され、第1第2端子間な
らびに第1第3端子間はキャパシタCで結ばれ、第2端
子と第3端子は抵抗器Rで結ばれており、上下対称の回
路構成となっている。上記定数の間には 6L=CR2 (1) という関係があるとする。そして、第1端子には端子イ
ンピーダンスZiに整合する信号源又は負荷を、第2第
3端子には端子インピーダンスZi* に整合する信号源
または負荷を接続するとし、さらに信号周波数をfとし
たとき
(3)を満たすとき本回路は分配合成回路として動作す
る。具体的には、マイクロ波信号を第1端子から入力す
ると第2および第3端子へ半分づつ出力される。すなわ
ち3dB同相分配回路として動作する。また、逆にマイ
クロ波信号を第2および第3端子から入力すると第1端
子へ出力される。即ち3dB同相合成回路として動作す
る。また、本回路の特長として多段接続性がある。式
(2)で記述したようにZiとZi* が互いに複素共役
の関係にあるので、図4に示すようにこれらは各々反復
インピーダンスとなり、従って段間インピーダンス整合
回路を用いずに複数段の縦続接続が可能となる。以下に
この動作原理を詳しく説明する。
において第1端子を電圧1の入力信号で励振し、第2端
子ならびに第3端子を各々インピーダンスZi(すなわ
ちアドミタンスYi)の負荷で終端する場合の動作を考
える。この場合、図4に示す対称面について上下対称の
電流が流れるため、本回路は図5の回路と等価となる。
このときの第1端子の入力アドミタンスYinは、
に対しインピーダンス整合していることを意味する。す
なわち第1端子からの入力信号は第1端子へ反射しな
い。またこのとき、端子2端子3間の抵抗器Rは開放と
なっているため電流が流れない。すなわち端子1からの
信号電力は抵抗器で消費されることなく全て端子2と3
に出力される。端子2と3は対称であるのでエネルギー
保存の法則から電力は半分づつ分配されることとなる。
以上で、本回路が同相3dB分配回路として動作するこ
とが示された。
4において、第1端子をインピーダンスZi* (すなわ
ちアドミタンスYi* )の負荷で終端する。そして第2
端子と第3端子を2端子対とみたときのアドミタンスパ
ラメータ、 I2 =Y22・V2 +Y32・V3 (5) I3 =Y23・V2 +Y33・V3 (6) を考える。本回路は上下対称構造であり、かつ線形系で
あるので、合成される2つの信号について、同相の場合
と逆相の場合の2とおりだけ考えれば必要十分である。
て第2端子と第3端子を各々振幅1の同相入力信号で励
振する。すなわちV2 =V3 =1である。これを式
(5)に代入すると、 I2 =Y22+Y32 である。一方、このとき図4に示す対称面には磁気壁が
形成されるため、本回路は図6の回路と等価となる。図
6の第2端子に流れ込む電流I2 は、
て第2端子と第3端子を各々振幅1の逆相入力信号で励
振する。すなわちV2 =−V3 =1である。これを式
(5)に代入すると、 I2 =Y22−Y32 である。一方、このとき図4に示す対称面には電気壁が
形成されるため、本回路は図7の回路と等価となる。図
7の第2端子に流れ込む電流I2 は、 I2 =jωC+2/R である。これら2つの式より、 Y22−Y32=jωC+2/R (8) を得る。
代入して、Y22とY32について解くと、 Y22=Yi* (9) Y32=0 (10) となる。第2端子と第3端子は対称であるので、 Y33=Yi* (11) Y23=0 (12) も同様に導くことができる。
ている。 2)端子2と端子3間の結合は零。(アイソレーション
が得られている) 3)端子1と端子2間は−3dB結合する。 4)端子1と端子3間は−3dB結合する。 ということが示された。
たせば、式(2)と式(3)で求まる周波数および信号
源・負荷インピーダンスに対して分配合成回路として機
能する。
て構成した多端子分配合成回路の実施例を図2に示す。
このように図1の回路は入出力インピーダンスが反復イ
ンピーダンスとなっているため、段間インピーダンス整
合回路を用いずに複数段の縦続接続が可能である。
り1:16分配合成回路を構成している。段間は反復イ
ンピーダンスとなっているため、直結構成が実現されて
いる。ただし初段の入力インピーダンスならびに最終段
の出力インピーダンスだけは実数の外部インピーダンス
(例えば50Ω)に整合させるための整合手段を付加し
てある。整合手段としてここでは、左端側に並列のキャ
パシタ(キャパシタンス=C)、右端側に並列のインダ
クタ(インダクタンス=3L)をそれぞれ付加してあ
る。これにより左端側と右端側の端子インピーダンスは
それぞれ、
くと、端子インピーダンスは50Ωとなる。
めに3段目の負荷である最終段のLとCを入れ替えた実
施例である。
(図8)に比べてはもちろんのこと、さらに従来の集中
定数型回路(図9)に比較しても、インダクタの占有面
積を減ずることができる。本発明回路で用いるインダク
タは1段あたり1個であり、しかもそのインダクタンス
値もL=R/{3√(2)ω}と小さい。従来の例(図
9)がLS =R/{√(2)ω}のインダクタが4個も
用いられているのに比べて、1個のインダクタの値が3
分の1であり、しかも個数も4分の1で済むという2重
の面積削減効果がある。インダクタ素子の面積が回路の
面積を支配するようなMMICにおいてチップ面積の小
型化に本発明は非常に有効である。特に、多素子フェー
ズドアレイなどのように信号分配合成機能を大規模に搭
載するような回路網を1チップに集積化する場合に極め
て効果的である。
Ziとその複素共役Zi* )である。
等価回路と入力アドミタンス)である。
等価回路と入力アドミタンス)である。
等価回路と入力アドミタンス)である。
Claims (3)
- 【請求項1】 3個の端子を備え、 第1端子はインダクタLで接地され、 第1端子と第2端子はキャパシタで結ばれ、 第1端子と第3端子は別のキャパシタで結ばれ、 これら2個のキャパシタンス値Cは概ね相等しく、 第2端子と第3端子は抵抗器Rで結ばれ、 上記定数は関係式 6L=CR2 を概ね満たすことを特徴とする分配合成回路。
- 【請求項2】 信号周波数をf、第1端子に接続される
信号源又は負荷のインピーダンスをZi* 、第2端子と
第3端子に接続される信号源又は負荷のインピーダンス
をZiとしたとき、 【数1】 という関係を概ね満たすことを特徴とする請求項1記載
の分配合成回路。 - 【請求項3】 請求項1又は2記載の分配合成回路をト
ーナメント的に多段接続したことを特徴とする多端子の
分配合成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16717895A JP3295690B2 (ja) | 1995-06-09 | 1995-06-09 | 分配合成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16717895A JP3295690B2 (ja) | 1995-06-09 | 1995-06-09 | 分配合成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08335842A JPH08335842A (ja) | 1996-12-17 |
JP3295690B2 true JP3295690B2 (ja) | 2002-06-24 |
Family
ID=15844874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16717895A Expired - Fee Related JP3295690B2 (ja) | 1995-06-09 | 1995-06-09 | 分配合成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3295690B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006093773A (ja) * | 2004-09-21 | 2006-04-06 | Renesas Technology Corp | 高周波電力増幅モジュール |
-
1995
- 1995-06-09 JP JP16717895A patent/JP3295690B2/ja not_active Expired - Fee Related
Non-Patent Citations (3)
Title |
---|
Ramesh K.Gupta,William J.Getsingeer,QUASI−LUMPED−ELEMENT 3− AND 4−PORT NETWORKS FOR MIC AND MMIC APPLICATIONS,1984 IEEE MTT−S DIGEST,409−411 |
太平孝他2名,マイクロ波ウエハスケールインテグレーションの実現に向けた3および4ポート超小型受動基本回路,電子情報通信学会技術研究報告,日本,社団法人電子情報通信学会,1995年12月21日,信学技報 Vol.95 No.444(MW95−121),43−47 |
太平孝他3名,ウエハスケールインテグレーションに向けた超小型分配合成回路(講演番号C−51),電子情報通信学会1996年総合大会講演論文集,日本,社団法人電子情報通信学会,1996年 3月11日,エレクトロニクス1,51 |
Also Published As
Publication number | Publication date |
---|---|
JPH08335842A (ja) | 1996-12-17 |
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