JPH0832443A - ゲート回路 - Google Patents
ゲート回路Info
- Publication number
- JPH0832443A JPH0832443A JP6189965A JP18996594A JPH0832443A JP H0832443 A JPH0832443 A JP H0832443A JP 6189965 A JP6189965 A JP 6189965A JP 18996594 A JP18996594 A JP 18996594A JP H0832443 A JPH0832443 A JP H0832443A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- exclusive
- input
- output
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 エクスクルシブＮＯＲ回路のごときゲート回
路を簡単に構成する。 【構成】 コレクタが共に接続され抵抗を介し電源に接
続され、一方のベースが他方のエミッタにそれぞれ接続
され、それぞれのベースを入力端とし上記コレクタを出
力端とする第１及び第２のトランジスタを具備し、エク
スクルシブＮＯＲ回路を２つのトランジスタでゲート回
路を簡単に小形に構成することができる。
路を簡単に構成する。 【構成】 コレクタが共に接続され抵抗を介し電源に接
続され、一方のベースが他方のエミッタにそれぞれ接続
され、それぞれのベースを入力端とし上記コレクタを出
力端とする第１及び第２のトランジスタを具備し、エク
スクルシブＮＯＲ回路を２つのトランジスタでゲート回
路を簡単に小形に構成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタ回路に関
するものである。
するものである。
【０００２】
【従来の技術】従来のエクスクルシブＮＯＲ回路は基本
動作素子として複数のトランジスタがＩＣに組込まれた
回路素子を用いて図５(ａ)に示す回路構成で接続され
る。図５(ａ)に示す入力端ａ及びｂからそれぞれＡＮＤ
ゲート７及びＮＯＲゲート８に入力し、それらの出力を
ＯＲゲート９を介し出力端ｃから出力する。多数のトラ
ンジスタを用いＩＣとしたゲートを図５(ｃ)の回路表示
で示す。
動作素子として複数のトランジスタがＩＣに組込まれた
回路素子を用いて図５(ａ)に示す回路構成で接続され
る。図５(ａ)に示す入力端ａ及びｂからそれぞれＡＮＤ
ゲート７及びＮＯＲゲート８に入力し、それらの出力を
ＯＲゲート９を介し出力端ｃから出力する。多数のトラ
ンジスタを用いＩＣとしたゲートを図５(ｃ)の回路表示
で示す。
【０００３】またエクスクルシブＯＲゲートは図５(ｂ)
に示す回路構成で接続される。入力端ａ及びｂからそれ
ぞれＡＮＤゲート７及びＮＯＲゲート８に入力し、それ
らの出力をＮＯＲゲート８を介し出力端ｃから出力す
る。多数のトランジスタを用いＩＣとしたゲートを図５
(ｄ)の回路表示で示す。
に示す回路構成で接続される。入力端ａ及びｂからそれ
ぞれＡＮＤゲート７及びＮＯＲゲート８に入力し、それ
らの出力をＮＯＲゲート８を介し出力端ｃから出力す
る。多数のトランジスタを用いＩＣとしたゲートを図５
(ｄ)の回路表示で示す。
【０００４】
【発明が解決しようとする課題】従来の回路でエクスク
ルシブＮＯＲ又はＯＲ回路を構成しようとすると、ＩＣ
回路を組み合わせ接続し配線しなけれならず、また基板
の面積を広く必要とし、回路素子数が多いために消費電
力が増す欠点を有する。
ルシブＮＯＲ又はＯＲ回路を構成しようとすると、ＩＣ
回路を組み合わせ接続し配線しなけれならず、また基板
の面積を広く必要とし、回路素子数が多いために消費電
力が増す欠点を有する。
【０００５】
【課題を解決するための手段】本発明は２つのトランジ
スタを有し、一方のベースが他方のエミッタにそれぞれ
接続され、第１及び第２の入力端と成すと共にそれぞれ
のコレクタが共に接続され抵抗負荷を介し電源に接続さ
れ、コレクタを出力端と成すゲート回路である。
スタを有し、一方のベースが他方のエミッタにそれぞれ
接続され、第１及び第２の入力端と成すと共にそれぞれ
のコレクタが共に接続され抵抗負荷を介し電源に接続さ
れ、コレクタを出力端と成すゲート回路である。
【０００６】
【実施例】本発明を図面により説明する。図１は本発明
の一実施例によるエクスクルシブＮＯＲ回路を用いた電
圧制御回路を示すブロック図である。図２は波形を説明
するための図である。
の一実施例によるエクスクルシブＮＯＲ回路を用いた電
圧制御回路を示すブロック図である。図２は波形を説明
するための図である。
【０００７】エクスクルシブＮＯＲ回路１は入力端ａ及
びｂを有し、トランジスタＴＲ1 及びＴＲ2 のそれぞれ
のベースに接続され、それぞれのベースは他のトランジ
スタＴＲ2 及びＴＲ1 のエミッタに接続される。トラン
ジスタＴＲ1 及びＴＲ2 のコレクタは共に接続され、負
荷抵抗Ｒ1を介し電源＋Ｂに接続され、コレクタから出
力端ｃへ出力される。
びｂを有し、トランジスタＴＲ1 及びＴＲ2 のそれぞれ
のベースに接続され、それぞれのベースは他のトランジ
スタＴＲ2 及びＴＲ1 のエミッタに接続される。トラン
ジスタＴＲ1 及びＴＲ2 のコレクタは共に接続され、負
荷抵抗Ｒ1を介し電源＋Ｂに接続され、コレクタから出
力端ｃへ出力される。
【０００８】出力信号は積分回路２を介し増幅回路３で
増幅し電圧制御発振器(ＶＣＯ)４を制御する。電圧制御
発振器４の発振出力をエクスクルシブＮＯＲ回路１の入
力端ａへ帰還させ端子ｂに入力されるパルスと位相比較
をする。図２に示す入力端ａの波形と入力端Ｂの波形が
入力されると入力端ａがＨレベルで入力端ｂがＬレベル
のときトランジスタＴＲ1 のベースエミッタ間に順方向
の電圧が加わり電流が負荷抵抗Ｒを介し流れ、両トラン
ジスタＴＲ1 及びＴＲ2 のコレクタが接続された出力端
ｃはＬレベルである。
増幅し電圧制御発振器(ＶＣＯ)４を制御する。電圧制御
発振器４の発振出力をエクスクルシブＮＯＲ回路１の入
力端ａへ帰還させ端子ｂに入力されるパルスと位相比較
をする。図２に示す入力端ａの波形と入力端Ｂの波形が
入力されると入力端ａがＨレベルで入力端ｂがＬレベル
のときトランジスタＴＲ1 のベースエミッタ間に順方向
の電圧が加わり電流が負荷抵抗Ｒを介し流れ、両トラン
ジスタＴＲ1 及びＴＲ2 のコレクタが接続された出力端
ｃはＬレベルである。
【０００９】入力端ａがＨレベルで入力端ｂがＨレベル
のときトランジスタＴＲ1 及びＴＲ2 のベース及びエミ
ッタが同レベルでありトランジスタＴＲ1 及びＴＲ2 に
は電流が流れないので出力端ｃはＨレベルである。
のときトランジスタＴＲ1 及びＴＲ2 のベース及びエミ
ッタが同レベルでありトランジスタＴＲ1 及びＴＲ2 に
は電流が流れないので出力端ｃはＨレベルである。
【００１０】入力端ａがＬレベルで入力端ｂがＨレベル
のときトランジスタＴＲ2 に電流が流れ出力端ｃはＬレ
ベルである。
のときトランジスタＴＲ2 に電流が流れ出力端ｃはＬレ
ベルである。
【００１１】入力端ａがＬレベルで入力端ｂがＬレベル
のときトランジスタＴＲ1 及びＴＲ2 のどちらも電流が
流れないので出力端ｃはＨレベルで表１に真理値表を示
すようにエクスクルシブＮＯＲのゲート回路が構成され
る。
のときトランジスタＴＲ1 及びＴＲ2 のどちらも電流が
流れないので出力端ｃはＨレベルで表１に真理値表を示
すようにエクスクルシブＮＯＲのゲート回路が構成され
る。
【００１２】
【表１】
【００１３】図１に示す電圧制御発振器にエクスクルシ
ブＮＯＲ回路１を用いて発振周波数を制御する場合に
は、出力端ｃの出力を積分回路２を介して積分し、図３
に示すように入力端ａと入力端ｂとの位相差を電圧レベ
ルの増減に変換し、増幅回路３で増幅しＶＣＯ４に入力
し、電圧により発振周波数を制御し、ＶＣＯ４の出力を
エクスクルシブＮＯＲ回路１の入力端ａに入力する。
ブＮＯＲ回路１を用いて発振周波数を制御する場合に
は、出力端ｃの出力を積分回路２を介して積分し、図３
に示すように入力端ａと入力端ｂとの位相差を電圧レベ
ルの増減に変換し、増幅回路３で増幅しＶＣＯ４に入力
し、電圧により発振周波数を制御し、ＶＣＯ４の出力を
エクスクルシブＮＯＲ回路１の入力端ａに入力する。
【００１４】図１に示すブロック図をより詳しく図４に
回路図で示す。入力端Ｂには位相比較される信号が入力
され、入力端ＡにはＶＣＯ４より帰還される信号が入力
される。入力端Ａ及び入力端Ｂもそれぞれバッファトラ
ンジスタＴＲ1'及びＴＲ2'を介しエクスクルシブＮＯＲ
回路１の入力端ａ及び入力端ｂへ接続される。
回路図で示す。入力端Ｂには位相比較される信号が入力
され、入力端ＡにはＶＣＯ４より帰還される信号が入力
される。入力端Ａ及び入力端Ｂもそれぞれバッファトラ
ンジスタＴＲ1'及びＴＲ2'を介しエクスクルシブＮＯＲ
回路１の入力端ａ及び入力端ｂへ接続される。
【００１５】エクスクルシブＮＯＲ回路１の出力端ｃか
ら、抵抗Ｒ4 とコンデンサＣ1 により構成する積分回路
２に入力し、抵抗Ｒ4 とコンデンサＣ1 の接続点から抵
抗５を介し増幅回路３に入力する。
ら、抵抗Ｒ4 とコンデンサＣ1 により構成する積分回路
２に入力し、抵抗Ｒ4 とコンデンサＣ1 の接続点から抵
抗５を介し増幅回路３に入力する。
【００１６】増幅回路３は帰還回路のコンデンサＣ2 ，
Ｃ3 ，Ｃ4 により高周波成分を減衰せしめるフィルタを
構成し出力を抵抗Ｒ10を介しＶＣＯ４に接続する。ＶＣ
Ｏ４の回路では加えられた電圧によりコンデンサ容量が
変化する可変容量ダイオードＤ1 からコンデンサＣ5 を
介し周波数発振器６を構成する水晶発振器５に加えられ
る。周波数発振器６から例えばＤＳＰ，ＤＡ変換器と
か、ＣＤ再生器などの基準再生周波数として供給すると
共にこれ等の機器から比較出力が入力端Ｂに入力され、
入力端Ａには周波数発振器６より帰還され安定した基準
周波数を得る。また上述した一実施例のトランジスタＴ
Ｒ1 ，ＴＲ2 と極性が異なるトランジスタを用いた場合
のゲート回路(エクスクルシブＯＲ)を図１(ｂ)に示す。
回路基板を共通とし供給電圧を逆極性に印加することに
よって２個のトランジスタを取り換えることでエクスク
ルシブＯＲ又はエクスクルシブＮＯＲ回路を形成するこ
とができ、同様のゲート回路として位相を反転して採用
することができる。
Ｃ3 ，Ｃ4 により高周波成分を減衰せしめるフィルタを
構成し出力を抵抗Ｒ10を介しＶＣＯ４に接続する。ＶＣ
Ｏ４の回路では加えられた電圧によりコンデンサ容量が
変化する可変容量ダイオードＤ1 からコンデンサＣ5 を
介し周波数発振器６を構成する水晶発振器５に加えられ
る。周波数発振器６から例えばＤＳＰ，ＤＡ変換器と
か、ＣＤ再生器などの基準再生周波数として供給すると
共にこれ等の機器から比較出力が入力端Ｂに入力され、
入力端Ａには周波数発振器６より帰還され安定した基準
周波数を得る。また上述した一実施例のトランジスタＴ
Ｒ1 ，ＴＲ2 と極性が異なるトランジスタを用いた場合
のゲート回路(エクスクルシブＯＲ)を図１(ｂ)に示す。
回路基板を共通とし供給電圧を逆極性に印加することに
よって２個のトランジスタを取り換えることでエクスク
ルシブＯＲ又はエクスクルシブＮＯＲ回路を形成するこ
とができ、同様のゲート回路として位相を反転して採用
することができる。
【００１７】
【発明の効果】本発明によればエクスクルシブ(ＮＯＲ
又はＯＲ)ゲート回路を２つのトランジスタにより構成
することができるため、組立配線が簡単で回路規模を小
形にすることができる。
又はＯＲ)ゲート回路を２つのトランジスタにより構成
することができるため、組立配線が簡単で回路規模を小
形にすることができる。
【図１】本発明の一実施例を示す回路図。
【図２】図１の入力端ａ，ｂにおける信号に対応する出
力端ｃにおける信号の波形を示す図。
力端ｃにおける信号の波形を示す図。
【図３】位相差対ＶＣＯ制御出力を示す図。
【図４】図１の一実施例の詳細な回路図。
【図５】従来の回路を示す図。
１ エクスクルシブＮＯＲ回路 ２ 積分回路 ３ 増幅回路 ４ ＶＣＯ ５ 水晶発振器 ６ 周波数発振回路 ７ ＡＮＤゲート ８ ＮＯＲゲート ９ ＯＲゲート
Claims (1)
- 【請求項１】 ２つのトランジスタを有し、一方のベー
スが他方のエミッタにそれぞれ接続され、第１及び第２
の入力端と成すと共にそれぞれのコレクタが共に接続さ
れ抵抗負荷を介し電源に接続され上記コレクタを出力端
と成すことを特徴とするゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6189965A JPH0832443A (ja) | 1994-07-20 | 1994-07-20 | ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6189965A JPH0832443A (ja) | 1994-07-20 | 1994-07-20 | ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832443A true JPH0832443A (ja) | 1996-02-02 |
Family
ID=16250154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6189965A Withdrawn JPH0832443A (ja) | 1994-07-20 | 1994-07-20 | ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832443A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19709187C1 (de) * | 1997-03-06 | 1998-08-20 | Siemens Ag | Schaltungsanordnung zur Phasenumkehr eines impulsförmigen Signals |
-
1994
- 1994-07-20 JP JP6189965A patent/JPH0832443A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19709187C1 (de) * | 1997-03-06 | 1998-08-20 | Siemens Ag | Schaltungsanordnung zur Phasenumkehr eines impulsförmigen Signals |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |