JPH0831874A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0831874A JPH0831874A JP16405094A JP16405094A JPH0831874A JP H0831874 A JPH0831874 A JP H0831874A JP 16405094 A JP16405094 A JP 16405094A JP 16405094 A JP16405094 A JP 16405094A JP H0831874 A JPH0831874 A JP H0831874A
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- semiconductor chip
- semiconductor
- semiconductor device
- chip
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体チップに大電流を流すパワーＩＣ、半
導体チップの消費電力が大きいＣＰＵ等のベアチップ実
装すること。 【構成】 半導体チップの素子形成面を下にしてプリン
ト基板にベアチップ実装され、その半導体チップを樹脂
で封止する半導体装置において、前記半導体チップの素
子形成面の反対側面を前記プリント基板の接地電位する
接地手段を設ける。
導体チップの消費電力が大きいＣＰＵ等のベアチップ実
装すること。 【構成】 半導体チップの素子形成面を下にしてプリン
ト基板にベアチップ実装され、その半導体チップを樹脂
で封止する半導体装置において、前記半導体チップの素
子形成面の反対側面を前記プリント基板の接地電位する
接地手段を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップをフェー
スダウンしてベアチップ実装した半導体装置に関わり、
特に、電子装置の小型化が必要である携帯機器等に用い
られる半導体装置（パワーＩＣ、ＣＰＵ等）に適用して
有効な技術に関するものである。
スダウンしてベアチップ実装した半導体装置に関わり、
特に、電子装置の小型化が必要である携帯機器等に用い
られる半導体装置（パワーＩＣ、ＣＰＵ等）に適用して
有効な技術に関するものである。
【０００２】
【従来の技術】従来の小型化が必要である携帯機器等の
電子装置における半導体装置は、フェースダウンでのベ
アチップ実装によって、小型化を図っていた。
電子装置における半導体装置は、フェースダウンでのベ
アチップ実装によって、小型化を図っていた。
【０００３】このベアチップ実装では、ＬＳｉ内回路の
電極にＡＬバンプ等を形成して、チップ表面と基板の電
極とを接続して固定し、ポッティングレジン等でＬＳｉ
を樹脂封止したものであった。
電極にＡＬバンプ等を形成して、チップ表面と基板の電
極とを接続して固定し、ポッティングレジン等でＬＳｉ
を樹脂封止したものであった。
【０００４】従来の半導体チップに大電流を流すパワー
ＩＣや消費電力が大きいＣＰＵ等の半導体装置において
は、上述のベアチップ実装をせずに、チップ裏面（素子
形成面と反対の面）を実装基板に接着して、ワイヤボン
ディングで半導体チップ内回路と実装基板とを電気的に
接続していた。
ＩＣや消費電力が大きいＣＰＵ等の半導体装置において
は、上述のベアチップ実装をせずに、チップ裏面（素子
形成面と反対の面）を実装基板に接着して、ワイヤボン
ディングで半導体チップ内回路と実装基板とを電気的に
接続していた。
【０００５】
【発明が解決しようとする課題】上述のパワーＩＣやＣ
ＰＵ等の半導体装置においても、小型化を図りたいが、
以下の問題点により、ベアチップ実装できなかった。
ＰＵ等の半導体装置においても、小型化を図りたいが、
以下の問題点により、ベアチップ実装できなかった。
【０００６】従来の半導体チップに大電流を流すパワー
ＩＣや消費電力が大きいＣＰＵ等の半導体装置をフェー
スダウンでベアチップ実装する場合においては、チップ
裏面を基準電位、例えば、接地電位にしていないため、
半導体基板（ウェーハ）に形成される回路パターンと前
記半導体基板との間に生ずる抵抗の変化より、半導体チ
ップの基準電位が不安定になり、特に、動作電圧が５Ｖ
から３．３Ｖに移行している近年では半導体チップの素
子が正常に動作しない場合が生じるという問題点があっ
た。
ＩＣや消費電力が大きいＣＰＵ等の半導体装置をフェー
スダウンでベアチップ実装する場合においては、チップ
裏面を基準電位、例えば、接地電位にしていないため、
半導体基板（ウェーハ）に形成される回路パターンと前
記半導体基板との間に生ずる抵抗の変化より、半導体チ
ップの基準電位が不安定になり、特に、動作電圧が５Ｖ
から３．３Ｖに移行している近年では半導体チップの素
子が正常に動作しない場合が生じるという問題点があっ
た。
【０００７】本発明の目的は、半導体チップに大電流を
流すパワーＩＣ、半導体チップの消費電力が大きいＣＰ
Ｕ等のベアチップ実装を可能にする技術を提供すること
にある。
流すパワーＩＣ、半導体チップの消費電力が大きいＣＰ
Ｕ等のベアチップ実装を可能にする技術を提供すること
にある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】半導体チップの素子形成面を下にしてプリ
ント基板にベアチップ実装され、その半導体チップを樹
脂で封止する半導体装置において、前記半導体チップの
素子形成面の反対側面を前記プリント基板の接地電位す
る接地手段を設ける。
ント基板にベアチップ実装され、その半導体チップを樹
脂で封止する半導体装置において、前記半導体チップの
素子形成面の反対側面を前記プリント基板の接地電位す
る接地手段を設ける。
【００１１】
【作用】上述した手段によれば、半導体チップの素子形
成面を下にしてプリント基板にベアチップ実装され、そ
の半導体チップを樹脂で封止する半導体装置において、
前記半導体チップの素子形成面の反対側面を前記プリン
ト基板の接地電位する接地手段を設けることにより、半
導体チップの基準電位の不安定を防止でき、半導体チッ
プ内の素子が誤動作を起こさないので、半導体チップに
大電流を流すパワーＩＣ等のベアチップ実装が可能とな
る。
成面を下にしてプリント基板にベアチップ実装され、そ
の半導体チップを樹脂で封止する半導体装置において、
前記半導体チップの素子形成面の反対側面を前記プリン
ト基板の接地電位する接地手段を設けることにより、半
導体チップの基準電位の不安定を防止でき、半導体チッ
プ内の素子が誤動作を起こさないので、半導体チップに
大電流を流すパワーＩＣ等のベアチップ実装が可能とな
る。
【００１２】また、この接地手段が半導体チップの放熱
を助長するので、半導体チップの消費電力が大きいＣＰ
Ｕ等のベアチップ実装が可能となる。
を助長するので、半導体チップの消費電力が大きいＣＰ
Ｕ等のベアチップ実装が可能となる。
【００１３】以下、本発明の構成について、実施例とと
もに説明する。
もに説明する。
【００１４】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１５】
【実施例】図１は、本発明の一実施例である半導体装置
を説明するための図である。図１（ａ）においてはモー
ルドされた樹脂の一部を切り欠いた図であり、図１
（ｂ）においてはモールド前の本実施例の半導体装置の
俯瞰図を示す。
を説明するための図である。図１（ａ）においてはモー
ルドされた樹脂の一部を切り欠いた図であり、図１
（ｂ）においてはモールド前の本実施例の半導体装置の
俯瞰図を示す。
【００１６】図１において、Ａは半導体チップ、ＢはＡ
Ｌバンプ、Ｃはガラエポ基板、ＤはＡｇ−Ｐｂ系ペース
ト、Ｆは導通用導電体板（接地手段）、Ｇはレジンをそ
れぞれ示し、Ａｇ−Ｐｂ系ペーストＤはわかりやすくす
るためにハッチングを施してある。
Ｌバンプ、Ｃはガラエポ基板、ＤはＡｇ−Ｐｂ系ペース
ト、Ｆは導通用導電体板（接地手段）、Ｇはレジンをそ
れぞれ示し、Ａｇ−Ｐｂ系ペーストＤはわかりやすくす
るためにハッチングを施してある。
【００１７】本実施例の半導体装置は、図１（ａ）に示
すように、半導体チップＡの素子形成面を下にしてガラ
エポ基板ＣにＡＬバンプＢで面実装し、かつ、その半導
体チップＡの素子形成面の反対側とガラエポ基板のＧＮ
ＤとをＡｇ−Ｐｂ系ペーストで接続した導通用導電体板
Ｆを設けて、半導体チップＡとガラエポ基板Ｃとの導通
を取り、レジンＧでポッティングモールドしたものであ
る。
すように、半導体チップＡの素子形成面を下にしてガラ
エポ基板ＣにＡＬバンプＢで面実装し、かつ、その半導
体チップＡの素子形成面の反対側とガラエポ基板のＧＮ
ＤとをＡｇ−Ｐｂ系ペーストで接続した導通用導電体板
Ｆを設けて、半導体チップＡとガラエポ基板Ｃとの導通
を取り、レジンＧでポッティングモールドしたものであ
る。
【００１８】また、このときの導通用導電体板Ｆは、熱
伝導率が高く、比抵抗が小さいＣｕ等の金属材料からで
きており、図１（ｂ）に示すように、半導体チップＡを
挟むように折り曲げた長方形型のものを用いる。
伝導率が高く、比抵抗が小さいＣｕ等の金属材料からで
きており、図１（ｂ）に示すように、半導体チップＡを
挟むように折り曲げた長方形型のものを用いる。
【００１９】なお、この導通用導電体板Ｆの形状はこれ
に限定されるものでなく、発熱量が多くなるマイコン等
の半導体チップの場合においては、その熱が放出されや
すいように導通用導電体板Ｆの面積を大きくとる形状に
したり、種々変更可能である。
に限定されるものでなく、発熱量が多くなるマイコン等
の半導体チップの場合においては、その熱が放出されや
すいように導通用導電体板Ｆの面積を大きくとる形状に
したり、種々変更可能である。
【００２０】次に、上述の本実施例の半導体装置の製造
工程について説明する。
工程について説明する。
【００２１】図２及び図３は、本実施例の半導体装置の
製造工程について説明するための図である。図２におい
て、Ｅは固定用治具、ＨはＴＡＢ用テープ、Ｊは半田を
それぞれ示す。
製造工程について説明するための図である。図２におい
て、Ｅは固定用治具、ＨはＴＡＢ用テープ、Ｊは半田を
それぞれ示す。
【００２２】本実施例の半導体装置における製造工程
は、図２に示すように、半導体チップ裏面とガラエポ基
板との接続を同時に行うものと、図３に示すように、半
導体チップ裏面とガラエポ基板との接続を別々に行うも
のとがある。
は、図２に示すように、半導体チップ裏面とガラエポ基
板との接続を同時に行うものと、図３に示すように、半
導体チップ裏面とガラエポ基板との接続を別々に行うも
のとがある。
【００２３】最初に、半導体チップ裏面とガラエポ基板
との接続を同時に行う製造工程について図２を用いて説
明する。
との接続を同時に行う製造工程について図２を用いて説
明する。
【００２４】まず、図２（ａ）に示すように、フェース
ダウンのベアチップ実装方法を用い、半導体チップＡを
ＡＬバンプＢでガラエポ基板Ｃに接続する。
ダウンのベアチップ実装方法を用い、半導体チップＡを
ＡＬバンプＢでガラエポ基板Ｃに接続する。
【００２５】次に、図２（ｂ）に示すように、半導体チ
ップＡ裏面及び、ガラエポ基板Ｃ上の導通用導電体板Ｆ
の接続箇所（ＧＮＤ）にＡｇ−Ｐｂ系ペースト（以下、
銀ペーストと記す）を塗布する。
ップＡ裏面及び、ガラエポ基板Ｃ上の導通用導電体板Ｆ
の接続箇所（ＧＮＤ）にＡｇ−Ｐｂ系ペースト（以下、
銀ペーストと記す）を塗布する。
【００２６】その後、図２（ｃ）に示すように、プレス
成形するなどして予め加工しておいた導通用導電体板Ｆ
を載せ、固定用治具Ｅを用いて熱・超音波など加え、図
（ｄ）に示すように、固定する。
成形するなどして予め加工しておいた導通用導電体板Ｆ
を載せ、固定用治具Ｅを用いて熱・超音波など加え、図
（ｄ）に示すように、固定する。
【００２７】そして、図２（ｅ）に示すように、その全
体をレジンでポッティングして封止する。この場合、チ
ップのみ封止する場合と比較して、密封度が高くなる特
徴がある。
体をレジンでポッティングして封止する。この場合、チ
ップのみ封止する場合と比較して、密封度が高くなる特
徴がある。
【００２８】次に、半導体チップ裏面とガラエポ基板と
の接続を別々に行う製造工程について図３を用いて説明
する。これは、主に、ＴＡＢ実装に用いられるため、図
３ではＴＡＢ実装における製造工程を説明する。
の接続を別々に行う製造工程について図３を用いて説明
する。これは、主に、ＴＡＢ実装に用いられるため、図
３ではＴＡＢ実装における製造工程を説明する。
【００２９】半導体チップ裏面とガラエポ基板との接続
を別々に行う製造工程は、まず、図３（ａ）に示すよう
に、半導体チップＡをＴＡＢ用テープＨにフェースダウ
ンで接着する。
を別々に行う製造工程は、まず、図３（ａ）に示すよう
に、半導体チップＡをＴＡＢ用テープＨにフェースダウ
ンで接着する。
【００３０】次に、レジンＧで封止する前に、図３
（ｂ）に示すように、導通用導電体板Ｆを半導体チップ
裏面に銀ペーストで接続する。ここで、ＴＡＢ用テープ
Ｈと導通用導電体板Ｆとの接着は特に行わなくともよ
い。
（ｂ）に示すように、導通用導電体板Ｆを半導体チップ
裏面に銀ペーストで接続する。ここで、ＴＡＢ用テープ
Ｈと導通用導電体板Ｆとの接着は特に行わなくともよ
い。
【００３１】その後、図３（ｃ）に示すように、従来の
ＴＡＢ技術と同様に、半導体チップＡ部分を樹脂封止す
る。
ＴＡＢ技術と同様に、半導体チップＡ部分を樹脂封止す
る。
【００３２】そして、図３（ｄ）に示すように、切り離
したＴＡＢ用テープＨに載った半導体チップＡを従来の
リフロー装置を用いてハンダリフローでガラエポ基板Ｃ
に接続する。この時、導通用導電体板Ｆとガラエポ基板
Ｃとの接続も同時に行い、図３（ｅ）に示すような半導
体装置を得る。
したＴＡＢ用テープＨに載った半導体チップＡを従来の
リフロー装置を用いてハンダリフローでガラエポ基板Ｃ
に接続する。この時、導通用導電体板Ｆとガラエポ基板
Ｃとの接続も同時に行い、図３（ｅ）に示すような半導
体装置を得る。
【００３３】なお、前述の二つの製造工程では、導通用
導電体板Ｆと半導体チップＡ、ガラエポ基板Ｃとの接続
にＡｇ−Ｐｂペーストを用いたが、これに限定されるも
のではなく、例えば、異方性導電膜や導電性粒子を含む
接着剤をもちいてもよい。
導電体板Ｆと半導体チップＡ、ガラエポ基板Ｃとの接続
にＡｇ−Ｐｂペーストを用いたが、これに限定されるも
のではなく、例えば、異方性導電膜や導電性粒子を含む
接着剤をもちいてもよい。
【００３４】このように、従来のベアチップ実装におい
て、半導体チップの素子形成面の反対側と実装プリント
基板のＧＮＤを導通用導電体板で接続することにより、
ガラエポ基板（実装基板）と半導体チップとの導通がと
れて半導体チップの基準電位が安定し、半導体チップ内
の素子が誤動作を防止できるので、半導体チップに大電
流を流すパワーＩＣ等においてもベアチップ実装が可能
となる。
て、半導体チップの素子形成面の反対側と実装プリント
基板のＧＮＤを導通用導電体板で接続することにより、
ガラエポ基板（実装基板）と半導体チップとの導通がと
れて半導体チップの基準電位が安定し、半導体チップ内
の素子が誤動作を防止できるので、半導体チップに大電
流を流すパワーＩＣ等においてもベアチップ実装が可能
となる。
【００３５】また、その導通用導電体板Ｆが半導体チッ
プの放熱を助長するので、半導体チップの消費電力が大
きいＣＰＵ等についてもベアチップ実装が可能となる。
プの放熱を助長するので、半導体チップの消費電力が大
きいＣＰＵ等についてもベアチップ実装が可能となる。
【００３６】次に、本発明の半導体装置における他の形
状の導通用導電体板について図４〜図７を用いて説明す
る。
状の導通用導電体板について図４〜図７を用いて説明す
る。
【００３７】図４は、本発明の箱型形状の導通用導電体
板を示したものである。
板を示したものである。
【００３８】本発明の導通用導電体板Ｆを図４に示すよ
うに、箱型形状にして半導体チップを覆うことにより、
半導体チップの放熱効率が向上し、かつ、半導体チップ
を密封可能となる。
うに、箱型形状にして半導体チップを覆うことにより、
半導体チップの放熱効率が向上し、かつ、半導体チップ
を密封可能となる。
【００３９】図５は、本発明の複数の半導体チップが共
有する導通用導電体板を示したものである。
有する導通用導電体板を示したものである。
【００４０】本発明の導通用導電体板Ｆを図５に示すよ
うに、複数の半導体チップＡで共有させることにより、
実装基板への実装効率を向上させることが可能になる。
うに、複数の半導体チップＡで共有させることにより、
実装基板への実装効率を向上させることが可能になる。
【００４１】また、図５に示すように、導通用導電体板
Ｆに格子状の穴を設けることにより、レジンとのヌレ性
を向上させることにより、モールド範囲が大きくなる複
数の半導体チップのモールドにおいても確固にすること
が可能となる。
Ｆに格子状の穴を設けることにより、レジンとのヌレ性
を向上させることにより、モールド範囲が大きくなる複
数の半導体チップのモールドにおいても確固にすること
が可能となる。
【００４２】これは、複数の半導体チップがアレイ状に
並んでいる場合に特に有効である。
並んでいる場合に特に有効である。
【００４３】図６は、本発明のメッシュ状の導通用導電
体板を示したものであり、図７は、導通用導電体板上に
おけるレジンとの接触面に予めレジンを塗布した導通用
導電体板を示したものである。
体板を示したものであり、図７は、導通用導電体板上に
おけるレジンとの接触面に予めレジンを塗布した導通用
導電体板を示したものである。
【００４４】本発明の導通用導電体板Ｆを図６に示すよ
うに、メッシュ状に組んだ導電線にすることにより、レ
ジンとのヌレ性を確保でき、モールドを確固に行うこと
が可能となる。
うに、メッシュ状に組んだ導電線にすることにより、レ
ジンとのヌレ性を確保でき、モールドを確固に行うこと
が可能となる。
【００４５】また、同様に、本発明の導通用導電体板Ｆ
を図７に示すように、レジン膜Ｇで被覆しておくことに
より、モールド時にレジンとのヌレ性を確保できる。
を図７に示すように、レジン膜Ｇで被覆しておくことに
より、モールド時にレジンとのヌレ性を確保できる。
【００４６】なお、導通用導電体板におけるレジンとの
ヌレ性の確保は、本実施例で挙げたものに限らず、導通
用導電体板に溝を設けたものでもかまわない。
ヌレ性の確保は、本実施例で挙げたものに限らず、導通
用導電体板に溝を設けたものでもかまわない。
【００４７】したがって、上述したように、半導体チッ
プの素子形成面を下にしてプリント基板にベアチップ実
装され、その半導体チップを樹脂でポッティングモール
ドする半導体装置において、 前記半導体チップの素子
形成面の反対側面と、前記プリント基板のＧＮＤとを接
続するＧＮＤ接続手段を設けることにより、プリント基
板と半導体チップとの導通がとれて半導体チップの基準
電位が安定し、半導体チップ内の素子が誤動作を起こさ
ないので、半導体チップに大電流を流すパワーＩＣ、半
導体チップの消費電力が大きいＣＰＵ等のベアチップ実
装が可能となる。
プの素子形成面を下にしてプリント基板にベアチップ実
装され、その半導体チップを樹脂でポッティングモール
ドする半導体装置において、 前記半導体チップの素子
形成面の反対側面と、前記プリント基板のＧＮＤとを接
続するＧＮＤ接続手段を設けることにより、プリント基
板と半導体チップとの導通がとれて半導体チップの基準
電位が安定し、半導体チップ内の素子が誤動作を起こさ
ないので、半導体チップに大電流を流すパワーＩＣ、半
導体チップの消費電力が大きいＣＰＵ等のベアチップ実
装が可能となる。
【００４８】さらに、本発明によれば、従来において、
ベアチップ実装が不可能であったパワーＩＣ、ＣＰＵ等
がベアチップ実装できるので、電子装置等の小型化が容
易となる。
ベアチップ実装が不可能であったパワーＩＣ、ＣＰＵ等
がベアチップ実装できるので、電子装置等の小型化が容
易となる。
【００４９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００５０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５１】プリント基板と半導体チップとの導通がと
れて半導体チップの基準電位が安定し、半導体チップ内
の素子が誤動作を起こさないので、半導体チップに大電
流を流すパワーＩＣ等のベアチップ実装が可能となる。
れて半導体チップの基準電位が安定し、半導体チップ内
の素子が誤動作を起こさないので、半導体チップに大電
流を流すパワーＩＣ等のベアチップ実装が可能となる。
【００５２】また、同時に、半導体チップの放熱を助長
するので、半導体チップの消費電力が大きいＣＰＵ等の
ベアチップ実装が可能となる
するので、半導体チップの消費電力が大きいＣＰＵ等の
ベアチップ実装が可能となる
【図１】本発明の一実施例である半導体装置を説明する
ための図である。
ための図である。
【図２】本実施例の半導体装置の製造工程を説明するた
めの図である。
めの図である。
【図３】本実施例の半導体装置の他の製造工程を説明す
るための図である。
るための図である。
【図４】本発明の半導体装置における他の形状の導通用
導電体板を示した図である。
導電体板を示した図である。
【図５】本発明の半導体装置における他の形状の導通用
導電体板を示した図である。
導電体板を示した図である。
【図６】本発明の半導体装置における他の形状の導通用
導電体板を示した図である。
導電体板を示した図である。
【図７】本発明の半導体装置における他の形状の導通用
導電体板を示した図である。
導電体板を示した図である。
Ａ…半導体チップ、Ｂ…ＡＬバンプ、Ｃ…ガラエポ基
板、Ｄ…Ａｇ−Ｐｄ系ペースト、Ｅ…固定用治具、Ｆ…
裏面電極、Ｇ…レジン、Ｈ…ＴＡＢ用テープ、Ｊ…ハン
ダ。
板、Ｄ…Ａｇ−Ｐｄ系ペースト、Ｅ…固定用治具、Ｆ…
裏面電極、Ｇ…レジン、Ｈ…ＴＡＢ用テープ、Ｊ…ハン
ダ。
Claims (6)
- 【請求項１】 半導体チップの素子形成面を下にしてプ
リント基板にベアチップ実装され、その半導体チップを
樹脂で封止する半導体装置において、前記半導体チップ
の素子形成面の反対側面を前記プリント基板の接地電位
する接地手段を設けたことを特徴とする半導体装置。 - 【請求項２】 前記請求項１に記載の半導体装置におい
て、前記接地接続手段は、前記半導体チップの素子形成
面の反対側面及びプリント基板の接地電極とを電気的に
接続した前記半導体チップ全体を覆う箱型導電体を設け
ることを特徴とする半導体装置。 - 【請求項３】 前記請求項１に記載の半導体装置におい
て、前記接地手段は、前記半導体チップの素子形成面の
反対側面及びプリント基板の接地電極とを電気的に接続
するメッシュ状に組んだ導電体線を設けることを特徴と
する半導体装置。 - 【請求項４】 前記請求項１に記載の半導体装置におい
て、前記接地手段は、前記半導体チップの素子形成面の
反対側面及びプリント基板の接地電極とが電気的に接続
され、かつ、封止される部分に樹脂を被覆した導電体板
を設けることを特徴とする半導体装置。 - 【請求項５】 複数個の半導体チップを素子形成面を下
にして、それぞれプリント基板の定型位置にベアチップ
実装され、それら半導体チップをまとめて樹脂で封止す
る半導体装置であって、前記プリント基板の接地電極と
前記複数個の半導体チップの素子形成面の反対側面とを
まとめて接続する共通接地手段を設けたことを特徴とす
る半導体装置。 - 【請求項６】 前記請求項５に記載の半導体装置におい
て、前記共通接地手段は、前記複数個の半導体チップを
覆う格子状に穴を設けた箱型導電体を設けることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16405094A JPH0831874A (ja) | 1994-07-15 | 1994-07-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16405094A JPH0831874A (ja) | 1994-07-15 | 1994-07-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831874A true JPH0831874A (ja) | 1996-02-02 |
Family
ID=15785849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16405094A Pending JPH0831874A (ja) | 1994-07-15 | 1994-07-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006123554A1 (ja) * | 2005-05-17 | 2006-11-23 | Matsushita Electric Industrial Co., Ltd. | フリップチップ実装体およびフリップチップ実装方法 |
-
1994
- 1994-07-15 JP JP16405094A patent/JPH0831874A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006123554A1 (ja) * | 2005-05-17 | 2006-11-23 | Matsushita Electric Industrial Co., Ltd. | フリップチップ実装体およびフリップチップ実装方法 |
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