JPH0831482B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0831482B2 JPH0831482B2 JP61099382A JP9938286A JPH0831482B2 JP H0831482 B2 JPH0831482 B2 JP H0831482B2 JP 61099382 A JP61099382 A JP 61099382A JP 9938286 A JP9938286 A JP 9938286A JP H0831482 B2 JPH0831482 B2 JP H0831482B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタの製造方法に係り、
特に高速低消費電力の論理素子や高周波素子用のショッ
トキバリアゲート型電界効果トランジスタの製造方法に
関する。
特に高速低消費電力の論理素子や高周波素子用のショッ
トキバリアゲート型電界効果トランジスタの製造方法に
関する。
この種、高速低消費電力の論理素子や高周波素子用の
ショットキバリアゲート型電界効果トランジスタ（所謂
MES FET）の従来の製造方法は、特開昭60−38884号
公報にも記載のように、セルフアラインメント方式が採
用されている。この方式による電界効果トランジスタの
製造方法を第２図（ａ）〜（ｃ）を用いて説明する。
ショットキバリアゲート型電界効果トランジスタ（所謂
MES FET）の従来の製造方法は、特開昭60−38884号
公報にも記載のように、セルフアラインメント方式が採
用されている。この方式による電界効果トランジスタの
製造方法を第２図（ａ）〜（ｃ）を用いて説明する。
まず、第２図（ａ）に示すように、半絶縁性基板13上
にエピタキシァル成長法等により、第１導電型の能動層
14を形成し、ついでこの能動層14上にti−Ｗ等の耐熱性
ゲート金属によりゲート電極15を形成する。
にエピタキシァル成長法等により、第１導電型の能動層
14を形成し、ついでこの能動層14上にti−Ｗ等の耐熱性
ゲート金属によりゲート電極15を形成する。
ついで、前記ゲート電極15をマスクとして第２図
（ｂ）に示すように、ドナーイオンのイオン注入を行
い、さらにアニールを行って高不純物濃度のソース領域
16sおよびドレイン領域16dを形成する。
（ｂ）に示すように、ドナーイオンのイオン注入を行
い、さらにアニールを行って高不純物濃度のソース領域
16sおよびドレイン領域16dを形成する。
次に、第２図（ｃ）に示すように、ソース領域16sお
よびドレイン領域16d上にそれぞれオーミック接触する
ソース電極17sおよびドレイン電極17dを形成する。
よびドレイン領域16d上にそれぞれオーミック接触する
ソース電極17sおよびドレイン電極17dを形成する。
しかし、前記従来技術では、イオン注入後に、約800
℃以上の高温で熱処理を行うので、この高温熱処理に耐
え得るゲート金属を作製しなければならない問題があ
る。
℃以上の高温で熱処理を行うので、この高温熱処理に耐
え得るゲート金属を作製しなければならない問題があ
る。
また、前記従来技術では、高温の熱処理で注入された
ドナー原子がゲート電極15の下の能動層14に不規則に拡
散する。このため、ソース領域16sおよびドレイン領域1
6dと、能動層14との界面が乱れ、雑音指数の低減に限界
があった。
ドナー原子がゲート電極15の下の能動層14に不規則に拡
散する。このため、ソース領域16sおよびドレイン領域1
6dと、能動層14との界面が乱れ、雑音指数の低減に限界
があった。
本発明の目的は、前記従来技術の問題を解決し、ゲー
ト電極を耐熱性に優れた特殊なゲート金属で形成する必
要がなく、また雑音指数に優れたものを製造し得、さら
に素子特性が劣化する要因を極力取り除くことができる
ようにした電界効果トランジスタの製造方法を提供する
ことにある。
ト電極を耐熱性に優れた特殊なゲート金属で形成する必
要がなく、また雑音指数に優れたものを製造し得、さら
に素子特性が劣化する要因を極力取り除くことができる
ようにした電界効果トランジスタの製造方法を提供する
ことにある。
本発明では、高比抵抗半導体基板上に形成された能動
層上に、絶縁膜を形成する。
層上に、絶縁膜を形成する。
次に、ゲート電極形成領域をはさんでソース領域とド
レイン領域に相当する部分に、前記絶縁膜を貫いて能動
層に達するまでエッチングして穴を形成する。
レイン領域に相当する部分に、前記絶縁膜を貫いて能動
層に達するまでエッチングして穴を形成する。
ついで、前記エッチングにより形成された穴の部分に
のみ高不純物濃度層を成長させてソース領域とドレイン
領域を形成する。
のみ高不純物濃度層を成長させてソース領域とドレイン
領域を形成する。
そして、ソース領域とドレイン領域の前記絶縁膜と同
一平面上にソース電極とドレイン電極とを対応させて形
成した後、該ソース電極とドレイン電極間の前記絶縁膜
に、エッチングによって能動層を露出させかつその絶縁
膜によって画成される窓穴を形成する。しかる後、その
窓穴にソース領域，ドレイン領域と離れた位置に配置さ
れるゲート電極を形成する。
一平面上にソース電極とドレイン電極とを対応させて形
成した後、該ソース電極とドレイン電極間の前記絶縁膜
に、エッチングによって能動層を露出させかつその絶縁
膜によって画成される窓穴を形成する。しかる後、その
窓穴にソース領域，ドレイン領域と離れた位置に配置さ
れるゲート電極を形成する。
前記本発明では、ゲート電極形成領域をはさんでソー
ス領域とドレイン領域に相当する部分に、絶縁膜と能動
層を貫いて高比抵抗半導体基板に達するまでエッチング
して穴を形成し、このエッチングにより形成された穴の
部分にのみ高不純物濃度層を成長させてソース領域およ
びドレイン領域を形成しているので、高不純物濃度層と
ソース電極およびドレイン電極との良好なオーミック性
接触が得られる。したがって、ソース領域およびドレイ
ン領域を形成するための、イオン注入および高温での熱
処理が不要となる。このため、ゲート電極を高温熱処理
に耐え得る特殊なゲート金属で形成する必要がなくな
る。
ス領域とドレイン領域に相当する部分に、絶縁膜と能動
層を貫いて高比抵抗半導体基板に達するまでエッチング
して穴を形成し、このエッチングにより形成された穴の
部分にのみ高不純物濃度層を成長させてソース領域およ
びドレイン領域を形成しているので、高不純物濃度層と
ソース電極およびドレイン電極との良好なオーミック性
接触が得られる。したがって、ソース領域およびドレイ
ン領域を形成するための、イオン注入および高温での熱
処理が不要となる。このため、ゲート電極を高温熱処理
に耐え得る特殊なゲート金属で形成する必要がなくな
る。
また、高温の熱処理を必要としないため、ドナー原子
が不規則に拡散することがなく、ソース領域およびドレ
イン領域と、能動層との界面が一様に決まるため、雑音
指数の優れたショットキバリアゲート型電界効果トラン
ジスタを製造することができる。
が不規則に拡散することがなく、ソース領域およびドレ
イン領域と、能動層との界面が一様に決まるため、雑音
指数の優れたショットキバリアゲート型電界効果トラン
ジスタを製造することができる。
さらに、ソース領域にソース電極をかつドレイン領域
にドレイン電極を形成した後、それらと離れた位置に配
置するようにゲート電極を形成したので、ゲート金属が
ソース，ドレイン双方の領域を汚染するおそれが全くな
くなると共に、ゲート電極自体の耐圧が低下したりばら
ついたりするおそれもなくなり、それだけ素子特性が劣
化する要因を取り除くことができる。
にドレイン電極を形成した後、それらと離れた位置に配
置するようにゲート電極を形成したので、ゲート金属が
ソース，ドレイン双方の領域を汚染するおそれが全くな
くなると共に、ゲート電極自体の耐圧が低下したりばら
ついたりするおそれもなくなり、それだけ素子特性が劣
化する要因を取り除くことができる。
以下、本発明の実施例を図面により説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例を工程順に
示した図である。
示した図である。
まず、第１図（ａ）に示すように、半絶縁性のGaAs基
板１の上に高抵抗バッファ層２を積層し、高比抵抗半導
体基板を構成している。
板１の上に高抵抗バッファ層２を積層し、高比抵抗半導
体基板を構成している。
ついで、同第１図（ａ）に示すように、前記高抵抗バ
ッファ層２の上に、能動層となる第１導電型、例えばＮ
型のGaAs層３をエピタキシァル成長法により形成する。
ッファ層２の上に、能動層となる第１導電型、例えばＮ
型のGaAs層３をエピタキシァル成長法により形成する。
次に、同第１図（ａ）に示すように、前記GaAs層３の
上に、絶縁膜となる二酸化けい素膜（以下、「SiO2膜」
という）４を形成する。このSiO2膜４は、CVD法等によ
り厚さ500〜5000Å程度に被着して形成する。
上に、絶縁膜となる二酸化けい素膜（以下、「SiO2膜」
という）４を形成する。このSiO2膜４は、CVD法等によ
り厚さ500〜5000Å程度に被着して形成する。
さらに、同第１図（ａ）に示すごとく、前記SiO2膜４
の上に、第１図（ｂ）に示すように、ホトレジスト層５
をマスクとして、ゲート電極形成領域6aをはさんでソー
ス領域とドレイン領域に相当する部分を、前記SiO2膜と
GaAs層３を貫いて高抵抗バッファ層２の一部分に達する
までエッチングにより除去し、穴6s,6dを形成する。
の上に、第１図（ｂ）に示すように、ホトレジスト層５
をマスクとして、ゲート電極形成領域6aをはさんでソー
ス領域とドレイン領域に相当する部分を、前記SiO2膜と
GaAs層３を貫いて高抵抗バッファ層２の一部分に達する
までエッチングにより除去し、穴6s,6dを形成する。
次に、前記ホトレジスト層５を除去し、前記エッチン
グにより形成された穴6s,6dの部分にのみ高不純物濃度
層を成長させる。そして、第１図（ｃ）に示すように、
ソース領域7sとドレイン領域7dを形成する。前記高不純
物濃度層は、ガス源分子線エピタキシ法により、約600
℃の低温度下で成長させて形成してもよく、また常圧も
しくは減圧有機金属CVD法等のエピタキシァル成長方法
を用いてもよい。
グにより形成された穴6s,6dの部分にのみ高不純物濃度
層を成長させる。そして、第１図（ｃ）に示すように、
ソース領域7sとドレイン領域7dを形成する。前記高不純
物濃度層は、ガス源分子線エピタキシ法により、約600
℃の低温度下で成長させて形成してもよく、また常圧も
しくは減圧有機金属CVD法等のエピタキシァル成長方法
を用いてもよい。
ついで、ホトレジスト層８をマスクとして、前記高不
純物濃度層とオーミック接触する金属を被着させ、第１
図（ｃ）に示すように、ソース電極9sとドレイン電極9d
を形成する。このソース電極9sとドレイン電極9dを形成
する金属には、例えばAu−Ge合金、またはこの合金とNi
の多層金属を用いる。
純物濃度層とオーミック接触する金属を被着させ、第１
図（ｃ）に示すように、ソース電極9sとドレイン電極9d
を形成する。このソース電極9sとドレイン電極9dを形成
する金属には、例えばAu−Ge合金、またはこの合金とNi
の多層金属を用いる。
次に、リフトオフ法等により第１図（ｃ），（ｄ）か
ら分かるように、ホトレジスト層８とその上の付着金属
９′を除去する。
ら分かるように、ホトレジスト層８とその上の付着金属
９′を除去する。
ついで、第１図（ｅ）に示すように、ホトレジスト層
10をマスクとして、ゲート長を決める0.2〜2.0μｍ程度
の窓穴11を形成する。該窓穴11は、SiO2膜４によって画
成され、GaAs層を露出させると共に、ソース領域7s,ド
レイン領域7dと離れた位置にある。
10をマスクとして、ゲート長を決める0.2〜2.0μｍ程度
の窓穴11を形成する。該窓穴11は、SiO2膜４によって画
成され、GaAs層を露出させると共に、ソース領域7s,ド
レイン領域7dと離れた位置にある。
そして、第１図（ｆ）に示すように、前記窓穴11にゲ
ート金属を被着させ、ゲート電極12を形成する。この
時、ゲート金属とGaAs層３との間に、ショットキ接合が
形成される。前記ゲート金属には、例えばAi、Ti−Pt−
Au、Ｗ−Si等を用いる。
ート金属を被着させ、ゲート電極12を形成する。この
時、ゲート金属とGaAs層３との間に、ショットキ接合が
形成される。前記ゲート金属には、例えばAi、Ti−Pt−
Au、Ｗ−Si等を用いる。
その後、リフトオフ法等により第１図（ｆ），（ｇ）
から分かるように、ホトレジスト層10とその上の付着金
属12′を除去し、第１図（ｇ）に示すショットキバリア
ゲート型電界効果トランジスタを得る。
から分かるように、ホトレジスト層10とその上の付着金
属12′を除去し、第１図（ｇ）に示すショットキバリア
ゲート型電界効果トランジスタを得る。
なお、前述の製造工程において、穴6s,6dにのみ高不
純物濃度層を成長させてソース領域7sとドレイン領域7d
を形成するようにしているが、従来の固定ソースMBE法
等の物理蒸着に近いエピタキシー法で成長させた場合に
は、SiO2膜４上に高不純物濃度層が堆積して残ってしま
う。したがって、 SiO2膜４上の高不純物濃度層を取り除く工程を追加
しなければならない。
純物濃度層を成長させてソース領域7sとドレイン領域7d
を形成するようにしているが、従来の固定ソースMBE法
等の物理蒸着に近いエピタキシー法で成長させた場合に
は、SiO2膜４上に高不純物濃度層が堆積して残ってしま
う。したがって、 SiO2膜４上の高不純物濃度層を取り除く工程を追加
しなければならない。
SiO2膜４上の高不純物濃度層のみを選択的に除去す
ることは、ホトマスクの位置合わせ精度上困難である。
ることは、ホトマスクの位置合わせ精度上困難である。
ソース電極9sとドレイン電極9d用の金属と高不純物
濃度層とを選択的にエッチングする適当なエッチング液
が現在のところ見当たらない、 等の問題が生じる。
濃度層とを選択的にエッチングする適当なエッチング液
が現在のところ見当たらない、 等の問題が生じる。
前述の実施例では、ソース領域とドレイン領域に相当
する部分に、絶縁膜であるSiO2膜４と能動層である第１
導電型のGaAs層３を貫いて高抵抗バッファ層２の一部分
に達するまでエッチングして穴6s,6dを形成し、これら
の穴6s,6dの部分にのみ高不純物濃度層を成長させてソ
ース領域7sおよびドレイン領域7dを形成するようにして
いるので、従来技術で採用されたいたドナーイオンのイ
オン注入およびそのアニールによる活性化工程が不要と
なる。このため、耐熱性に優れた特殊なゲート金属も不
要となる。
する部分に、絶縁膜であるSiO2膜４と能動層である第１
導電型のGaAs層３を貫いて高抵抗バッファ層２の一部分
に達するまでエッチングして穴6s,6dを形成し、これら
の穴6s,6dの部分にのみ高不純物濃度層を成長させてソ
ース領域7sおよびドレイン領域7dを形成するようにして
いるので、従来技術で採用されたいたドナーイオンのイ
オン注入およびそのアニールによる活性化工程が不要と
なる。このため、耐熱性に優れた特殊なゲート金属も不
要となる。
また、高温の熱処理が不要となるため、ドナー原子が
不規則に拡散することもなく、ソース領域およびドレイ
ン領域と、能動層との界面の乱れも生じないため、雑音
指数の優れたショットキバリアゲート型電界効果トラン
ジスタを製造することができる。
不規則に拡散することもなく、ソース領域およびドレイ
ン領域と、能動層との界面の乱れも生じないため、雑音
指数の優れたショットキバリアゲート型電界効果トラン
ジスタを製造することができる。
さらに、ソース領域7sにソース電極9sを、かつドレイ
ン領域7dにドレイン電極9dを夫々形成した後、それらと
離れた位置に配置するようにゲート電極12を形成したの
で、ゲート金属がソース領域7s,ドレイン領域7dを汚染
するおそれが全くなくなると共に、ゲート電極12自体の
耐圧が低下したりばらついたりするおそれもなくなり、
それだけ素子特性が劣化する要因を取り除くことができ
る。その際、ゲート電極12を取り巻くSiO2膜４の長さを
大きくすることによってゲート電極12のゲート長を短く
すれば、よりいっそう有効となる。
ン領域7dにドレイン電極9dを夫々形成した後、それらと
離れた位置に配置するようにゲート電極12を形成したの
で、ゲート金属がソース領域7s,ドレイン領域7dを汚染
するおそれが全くなくなると共に、ゲート電極12自体の
耐圧が低下したりばらついたりするおそれもなくなり、
それだけ素子特性が劣化する要因を取り除くことができ
る。その際、ゲート電極12を取り巻くSiO2膜４の長さを
大きくすることによってゲート電極12のゲート長を短く
すれば、よりいっそう有効となる。
以上説明した本発明によれば、高比抵抗半導体基板上
に形成された能動層上に、絶縁膜を形成し、ゲート電極
形成領域をはさんでソース領域とドレイン領域に相当す
る部分に、前記絶縁膜と能動層を貫いて高比抵抗半導体
基板に達するまでエッチングして穴を形成し、このエッ
チングにより形成された穴の部分にのみ高不純物濃度層
を成長させて形成し、ソース領域とドレイン領域を形成
するようにしているので、高不純物濃度層とソース電極
およびドレイン電極との良好なオーミック性接触が得ら
れる。したがって、ソース領域およびドレイン領域を形
成するための、イオン注入および高温での熱処理が不要
となる。このため、ゲート電極を高温熱処理に耐え得る
特殊なゲート金属で形成する必要性を解消し得る効果が
あり、ひいてはコストダウンを図り得る効果がある。
に形成された能動層上に、絶縁膜を形成し、ゲート電極
形成領域をはさんでソース領域とドレイン領域に相当す
る部分に、前記絶縁膜と能動層を貫いて高比抵抗半導体
基板に達するまでエッチングして穴を形成し、このエッ
チングにより形成された穴の部分にのみ高不純物濃度層
を成長させて形成し、ソース領域とドレイン領域を形成
するようにしているので、高不純物濃度層とソース電極
およびドレイン電極との良好なオーミック性接触が得ら
れる。したがって、ソース領域およびドレイン領域を形
成するための、イオン注入および高温での熱処理が不要
となる。このため、ゲート電極を高温熱処理に耐え得る
特殊なゲート金属で形成する必要性を解消し得る効果が
あり、ひいてはコストダウンを図り得る効果がある。
また、本発明によれば、高温の熱処理を必要としない
ため、ドナー原子が不規則に拡散することがなく、ソー
ス領域およびドレイン領域と、能動層との界面が一様に
決まるため、雑音指数の優れたショットキバリアゲート
型電界効果トランジスタを製造し得る効果もある。
ため、ドナー原子が不規則に拡散することがなく、ソー
ス領域およびドレイン領域と、能動層との界面が一様に
決まるため、雑音指数の優れたショットキバリアゲート
型電界効果トランジスタを製造し得る効果もある。
さらに、本発明によれば、ソース，ドレインの双方の
領域および電極を形成した後、それらと離れた位置に配
置するようにゲート電極を形成し、ゲート電極がソー
ス，ドレインの双方の領域を汚染するおそれが全くない
ばかりでなく、ゲート電極に悪影響を及ぼすことがない
ようにしたので、素子特性が劣化する要因を極力取り除
くことができる結果、品質をよりいっそう高め得る効果
もある。
領域および電極を形成した後、それらと離れた位置に配
置するようにゲート電極を形成し、ゲート電極がソー
ス，ドレインの双方の領域を汚染するおそれが全くない
ばかりでなく、ゲート電極に悪影響を及ぼすことがない
ようにしたので、素子特性が劣化する要因を極力取り除
くことができる結果、品質をよりいっそう高め得る効果
もある。
第１図（ａ）〜（ｇ）は本発明の一実施例の工程を示す
図、第２図（ａ）〜（ｃ）は従来技術の工程を示す図で
ある。 １……半絶縁性GaAs基板、２……高抵抗バッファ層、３
……能動層となるGaAs層、４……絶縁膜となるSiO2膜、
6a……ゲート電極形成領域、6s……ソース領域に相当す
る部分に形成された穴、6d……ドレイン領域に相当する
部分に形成された穴、7s……ソース領域、7d……ドレイ
ン領域、9s……ソース電極、9d……ドレイン電極、11…
…ゲート電極形成領域に形成されかつゲート長を決める
窓穴、12……ゲート電極。
図、第２図（ａ）〜（ｃ）は従来技術の工程を示す図で
ある。 １……半絶縁性GaAs基板、２……高抵抗バッファ層、３
……能動層となるGaAs層、４……絶縁膜となるSiO2膜、
6a……ゲート電極形成領域、6s……ソース領域に相当す
る部分に形成された穴、6d……ドレイン領域に相当する
部分に形成された穴、7s……ソース領域、7d……ドレイ
ン領域、9s……ソース電極、9d……ドレイン電極、11…
…ゲート電極形成領域に形成されかつゲート長を決める
窓穴、12……ゲート電極。
Claims (1)
- 【請求項１】高比抵抗半導体基板上に形成された能動層
上に、絶縁膜を形成し、該絶縁膜におけるゲート電極形
成領域をはさむ両側位置のソース領域とドレイン領域と
に相当する部分を、前記絶縁膜および能動層を貫いて高
比抵抗半導体基板に達するまでエッチングして穴を夫々
形成し、このエッチングにより形成された夫々の穴の部
分にのみ高不純物濃度層を成長させてソース領域および
ドレイン領域を形成し、該ソース領域およびドレイン領
域の前記絶縁膜と同一平面上にソース電極およびドレイ
ン電極に対応させて形成し、該ソース電極およびドレイ
ン電極間の前記絶縁膜に、エッチングによって能動層を
露出させかつその絶縁膜によって画成される窓穴を形成
し、しかる後、その窓穴にソース領域およびドレイン領
域と離れた位置に配置されるゲート電極を形成すること
を特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099382A JPH0831482B2 (ja) | 1986-05-01 | 1986-05-01 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099382A JPH0831482B2 (ja) | 1986-05-01 | 1986-05-01 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62257769A JPS62257769A (ja) | 1987-11-10 |
| JPH0831482B2 true JPH0831482B2 (ja) | 1996-03-27 |
Family
ID=14245965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61099382A Expired - Lifetime JPH0831482B2 (ja) | 1986-05-01 | 1986-05-01 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831482B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857752A (ja) * | 1981-09-30 | 1983-04-06 | Nec Corp | 半導体装置の製造方法 |
| JPS58147168A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-05-01 JP JP61099382A patent/JPH0831482B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62257769A (ja) | 1987-11-10 |
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