JPH08274452A - 有機エッチング阻止層を使用した金属被覆された基板の製造方法 - Google Patents

有機エッチング阻止層を使用した金属被覆された基板の製造方法

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JPH08274452A
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Abstract

(57)【要約】 【課題】本発明は、有害な空気トラップやブリスタの発
生しない集積回路基板の金属被覆に使用されるエッチン
グ阻止層の形成方法を得ることを目的とする。 【解決手段】金属層22を基板21上に付着し、有機誘電材
料の薄層23を金属層22上に付着し、この薄層23を部分的
に硬化し(a)、薄層をパターン化し(b)、パターン
化された有機誘電材料薄層の開口部分を通して下にある
金属層をエッチングして、有機誘電材料の薄層23を下部
のパターン化された金属層22上に付着された状態で残し
(c)、その後残っている有機誘電材料の薄層23とその
下の金属層22を有機誘電材料の厚い層24で所望の厚さに
被覆し(d)、残っている有機誘電材料の薄層23とその
上に被覆した有機誘電材料の厚い層24を同時に完全に硬
化して、有機誘電材料の薄い層23をその下のパターン化
された金属層22に一致させることを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般的に集積回路
の製造方法に関し、特に、エッチング阻止層を形成する
ことによって金属被覆された基板を製造する方法に関す
る。
【0002】
【従来の技術】例えば、フォトレジスト材料等の従来の
エッチング阻止層材料は、典型的にエッチングの後に取
除かれる。本発明の出願人によって、エッチング阻止有
機層とエッチング阻止層を適所に残す連続的な湿式エッ
チング処理とを使用する方法が開発されてきた。この発
明は、米国特許出願第08/119,925号明細書(1993年9 月
10日出願)“Phase Mask Laser Fabrication of Electr
onic Interconnect Structures”に開示されている。
【0003】この特許出願明細書において開示されてい
る発明は、半導体ウエハ、マルチチップモジュール、お
よび超小型電気機械装置等の高密度の微細なパターン特
徴の電気的相互接続構造を製造するために、位相マスク
レーザ機械加工を使用する。位相マスクレーザ機械加工
方法によって、金属導体パターンの輪郭が描かれる。導
体パターンは、位相マスクレーザでパターン化された誘
電層を導体の湿式エッチングマスク層として使用する
か、もしくは、ホログラフ位相マスクレーザ微細加工を
使用して金属を減らして除去することによって製造され
る。
【0004】この発明を使用して、誘電材料の第1の層
は基板上に形成され、金属層は、誘電材料の第1の層の
上に形成され、誘電材料の第2の層は金属層の上に形成
される。位相マスクは、相互接続構造に対応する金属導
体パターンを定める予め定められた位相パターンを有し
て誘電材料の第2の層の上に付着される。その後、誘電
材料の第2の層は、位相マスクを使用して処理され、相
互接続構造を形成する。誘電材料の第2の層によって形
成されたエッチングマスクは、金属のエッチングの後に
取除かれる必要がなく、中間誘電層(付加的に付着され
た誘電層)の全体の厚さの関係を妨げないように十分に
薄く作られており、それによって、中間誘電層のキャパ
シタンスは、その所望の値に維持される。
【0005】しかしながら、オーバーハングの棚部が金
属層の上に形成され、これによって、中間誘電層が付着
されるときに、潜在的に損害を与える性質を有する空気
のトラップおよびブリスタの原因になることがある。
【0006】
【発明が解決しようとする課題】従って、本発明の目的
は、これらの潜在的な問題を排除する、金属被覆された
集積回路の基板の製造において使用されるエッチング阻
止層の改良された形成方法を提供することである。
【0007】
【課題を解決するための手段】上述およびその他の目的
を達成するために、本発明の原理によれば、金属の層が
基板上に付着され、有機誘電材料の比較的薄い層が金属
層の上に付着される。有機誘電材料の薄い層は、金属の
層の上に付着される。有機誘電材料の薄い層は、その下
の金属層を続いてエッチングしてパターン化するための
エッチング阻止層として機能するときにエッチング抵抗
を有するように十分薄いが、ピンホール欠陥を有さない
程度には十分な厚さに付着される。有機誘電材料の薄い
層は、典型的に例えば1ミクロン程度の厚さに付着され
る。その後、有機誘電材料の付着された薄い層は、乾燥
されるかもしくは部分的に硬化される。硬化される程度
は、パターン化エッチング環境および化学物質に依存す
る。その後、金属の下部の層は、薄い有機誘電材料を阻
止層として使用する湿式もしくは乾式反応性イオンエッ
チング方法を使用してエッチングされる。有機誘電材料
の薄い層は部分的に乾燥もしくは硬化されるだけなの
で、それは、付加的な有機誘電材料の比較的厚い層で次
に被覆し、両方の層を完全に硬化させる際に、エッチン
グされた下部の金属層に一致する。
【0008】特に、非常に薄い、乾燥もしくは部分的に
硬化された有機誘電層は、下部の金属層をエッチングし
た後に残され、オーバーハングの棚部を形成する。オー
バーハングの棚部は、それが変形し、エッチングされた
金属層のエッジの上で一致した形態にならない限り、付
加的な有機誘電材料で連続的な被覆をする際に空気をト
ラップすることが可能である。有機材料の薄い層を最小
(約1ミクロン)の厚さに付着し、故意にそれを完全に
硬化(重合化)しないことによって、有機誘電材料の薄
い層はより柔軟になり、従って、完全に硬化する際に下
部のエッチングされた金属層のエッジに一致するように
変形する。これによって、有機誘電材料の厚い層がエッ
チング阻止層の上に付着され、両方の層が完全に硬化さ
れるときに空気トラップおよびブリスタが形成されるこ
とが阻止される。
【0009】本発明は、付着型マルチチップモジュール
(MCM−D)の大きいパネル形高密度多重層相互接続
(HDMI(商標))基板等の製造において使用され
る。
【0010】
【発明の実施の形態】本発明の種々の特徴および利点
は、添付された図面に関連した詳細な説明に関して容易
に理解され、図面において、同一の参照番号は同一の構
成素子を示す。
【0011】図1の(a)乃至(d)を参照にすると、
図1の(a)乃至(d)において、本発明の原理による
有機誘電エッチング阻止層23を使用した金属被覆された
基板21の製造方法10の処理工程が示されている。図2も
また参照され、それは本発明による方法10の処理の流れ
を示すフロー図である。
【0012】図1の(a)において、基板21が設けられ
(ステップ11)、金属層22が基板21上に付着される(ス
テップ12)。基板21は、典型的にベース層を具備してお
り、それは、例えば誘電層がその上に付着された状態の
金属、シリコン、ポリイミド、もしくはフレキシブルな
基板材料等から形成されている。下部の金属層22は、典
型的に例えばアルミニウムから構成されている。有機誘
電材料の比較的薄い層23は、先に付着された下部の金属
層22の上に付着される(ステップ13)。有機誘電材料の
比較的薄い層23は、例えば1ミクロン程度の厚さに付着
される。有機誘電材料の比較的薄い層23は乾燥されるが
(ステップ14)、完全には硬化されない。硬化される量
は、パターンエッチング環境および使用される化学物質
に依存している。例によって説明すると、有機誘電材料
の薄い層23は、使用される湿式エッチング液中で溶解し
ない点まで硬化される。これは、例えば250℃の温度
で0.5時間の間その構造を加熱するものである。
【0013】図1の(b)において、有機誘電材料の比
較的薄い層23は、例えばエキシマレーザによる直接研磨
方法か、もしくはフォトリソグラフ方法等の通常の方法
を使用してパターン化される(ステップ15)。パターン
化ステップ15によって、有機誘電材料の比較的薄い層23
の部分が取除かれ、金属が所望される位置の有機誘電材
料23が残される。その後、下にある金属層22は、典型的
に湿式エッチング処理もしくは乾式反応性イオンエッチ
ング処理を使用して、パターン化された有機誘電材料23
の薄い層の開口部分を通してエッチングされる(ステッ
プ16)。
【0014】図1の(c)において、エッチングステッ
プ16は、下にある金属層22の上の場所に有機誘電材料の
比較的薄い層23を残す。有機誘電材料の比較的薄い層23
の周縁部の下部がエッチングステップ16によってアンダ
ーカットされる。
【0015】図1の(d)において、有機誘電材料のエ
ッチングされた薄い層23およびその下の金属層22は、有
機誘電材料の比較的厚い層24で所望された厚さに被覆さ
れる(ステップ17)。有機誘電材料の比較的厚い層24の
所望された厚さは、典型的に9乃至10ミクロン程度で
ある。その後、有機誘電材料のエッチングされた薄い層
23および有機誘電材料の比較的厚い層24は同時に完全に
硬化され(ステップ18)、それによって、有機誘電材料
の薄い層23は、その下のパターン化された金属層22に一
致する。この硬化のステップ18によって、気泡もしくは
ブリスタの形成が避けられる。
【0016】以上、有機誘電エッチング阻止層を使用す
る金属被覆された基体のパターン化の新しい改良された
方法が説明されてきた。上述の実施形態は、単に本発明
の原理の適用を表す多数の特定の実施形態の幾つかにす
ぎないことを理解すべきである。多数の別の構成が本発
明の技術的範囲から逸脱せずに当業者によって容易に実
施され得ることは明らかである。
【図面の簡単な説明】
【図1】本発明の原理によるエッチング阻止層の形成方
法の処理工程。
【図2】本発明による方法の処理の流れの詳細を示すフ
ロー図。
フロントページの続き (72)発明者 フィリップ・エー・トラスク アメリカ合衆国、カリフォルニア州 92653、ラグナ・ヒルズ、キャンベルウェ ル 24942 (72)発明者 ビンセント・エー・ピライ アメリカ合衆国、カリフォルニア州 92714、アービン、シルクリーフ 8

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 基板を設け、 金属層を基板上に付着し、 有機誘電材料の比較的薄い層を金属層上に付着し、 有機誘電材料の比較的薄い層を部分的に硬化し、 部分的に硬化された有機誘電材料の比較的薄い層をパタ
    ーン化し、 パターン化された有機誘電材料の層の開口部分を通して
    下にある金属層をエッチングし、それによって、有機誘
    電材料の比較的薄い層を下部のパターン化された金属層
    上に付着された状態で残し、 有機誘電材料のエッチングされた層およびその下の金属
    層を有機誘電材料の比較的厚い層で所望された厚さに被
    覆し、 有機誘電材料のエッチングされた層および有機誘電材料
    の比較的厚い層を同時に完全に硬化し、それによって、
    有機誘電材料の薄い層をその下のパターン化された金属
    層に一致させる工程を具備していることを特徴とする金
    属被覆された基板の製造方法。
  2. 【請求項2】 金属層を基板上に付着する工程におい
    て、基板上にアルミニウム層を付着することを特徴とす
    る請求項1記載の方法。
  3. 【請求項3】 有機誘電材料の比較的薄い層を付着する
    工程において、有機誘電材料の層を約1ミクロンの厚さ
    に付着することを特徴とする請求項1記載の方法。
  4. 【請求項4】 部分的に硬化された有機誘電材料の比較
    的薄い層をパターン化する工程において、フォトリソグ
    ラフ方法を使用して層をパターン化する請求項1記載の
    方法。
  5. 【請求項5】 部分的に硬化された有機誘電材料の比較
    的薄い層をパターン化する工程において、エキシマレー
    ザによる直接研磨方法を使用して層をパターン化する請
    求項1記載の方法。
  6. 【請求項6】 有機誘電材料のパターン化された層を通
    してその下の金属層をエッチングする工程において、湿
    式エッチング方法を使用する請求項1記載の方法。
  7. 【請求項7】 有機誘電材料のパターン化された層を通
    してその下の金属層をエッチングする工程において、有
    機誘電材料の薄い層の周縁部の下部をアンダーカットす
    る請求項6記載の方法。
  8. 【請求項8】 有機誘電材料のパターン化された層を通
    してその下の金属層をエッチングする工程において、反
    応性イオンエッチングを使用する請求項1記載の方法。
  9. 【請求項9】 有機誘電材料の比較的厚い層の所望され
    た厚さは、約9乃至10ミクロンである請求項1記載の
    方法。
  10. 【請求項10】 有機誘電材料の比較的薄い層を部分的
    に硬化する工程において、約250℃の温度で約0.5
    時間材料を加熱する請求項6記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5538078A (en) * 1994-04-08 1996-07-23 Nippondenso Co., Ltd. Aluminum-containing metal composite material and process for producing same
US6258732B1 (en) 1999-02-04 2001-07-10 International Business Machines Corporation Method of forming a patterned organic dielectric layer on a substrate
DE10236466A1 (de) * 2002-08-08 2004-02-19 Siemens Ag Verfahren zur Herstellung von hochfrequenztechnisch verwend-baren elektrischen Leitungsstrukturen
US8267576B2 (en) 2004-11-08 2012-09-18 Freshpoint Holdings Sa Time-temperature indicating device
US7675151B1 (en) * 2005-06-01 2010-03-09 Rockwell Collins, Inc. Silicon-based packaging for electronic devices
US8343437B2 (en) * 2008-06-04 2013-01-01 Jp Laboratories, Inc. Monitoring system based on etching of metals

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS556833A (en) * 1978-06-29 1980-01-18 Nippon Mektron Kk Cirucit board and method of manufacturing same
US4523976A (en) * 1984-07-02 1985-06-18 Motorola, Inc. Method for forming semiconductor devices
US4606998A (en) * 1985-04-30 1986-08-19 International Business Machines Corporation Barrierless high-temperature lift-off process
JPS62117356A (ja) * 1985-11-18 1987-05-28 Sumitomo Electric Ind Ltd 半導体装置用配線基板およびその製造方法
JPS62149136A (ja) * 1985-12-23 1987-07-03 Seiko Epson Corp 半導体装置の製造方法
JPS6386550A (ja) * 1986-09-30 1988-04-16 Pioneer Electronic Corp 多層配線層の形成方法
JPS63226931A (ja) * 1987-03-17 1988-09-21 Nec Corp 半導体装置の製造方法
JP2503565B2 (ja) * 1988-01-21 1996-06-05 三菱電機株式会社 半導体装置の製造方法
JPH02202030A (ja) * 1989-01-31 1990-08-10 Nec Corp 半導体装置の製造方法
US5034091A (en) * 1990-04-27 1991-07-23 Hughes Aircraft Company Method of forming an electrical via structure
US5236551A (en) * 1990-05-10 1993-08-17 Microelectronics And Computer Technology Corporation Rework of polymeric dielectric electrical interconnect by laser photoablation
US5114757A (en) * 1990-10-26 1992-05-19 Linde Harold G Enhancement of polyimide adhesion on reactive metals
US5194928A (en) * 1991-01-14 1993-03-16 International Business Machines Corporation Passivation of metal in metal/polyimide structure
US5242864A (en) * 1992-06-05 1993-09-07 Intel Corporation Polyimide process for protecting integrated circuits
US5364493A (en) * 1993-05-06 1994-11-15 Litel Instruments Apparatus and process for the production of fine line metal traces

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GB2298959A (en) 1996-09-18

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