FR2732161A1 - Procede de fabrication d'un substrat metallise - Google Patents
Procede de fabrication d'un substrat metallise Download PDFInfo
- Publication number
- FR2732161A1 FR2732161A1 FR9603148A FR9603148A FR2732161A1 FR 2732161 A1 FR2732161 A1 FR 2732161A1 FR 9603148 A FR9603148 A FR 9603148A FR 9603148 A FR9603148 A FR 9603148A FR 2732161 A1 FR2732161 A1 FR 2732161A1
- Authority
- FR
- France
- Prior art keywords
- layer
- dielectric material
- organic
- pattern
- organic dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 32
- 239000003989 dielectric material Substances 0.000 claims abstract description 54
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 3
- 239000011368 organic material Substances 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000000608 laser ablation Methods 0.000 claims description 2
- 238000001020 plasma etching Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 69
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005459 micromachining Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F1/00—Etching metallic material by chemical means
- C23F1/02—Local etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0562—Details of resist
- H05K2203/0571—Dual purpose resist, e.g. etch resist used as solder resist, solder resist used as plating resist
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0562—Details of resist
- H05K2203/0597—Resist applied over the edges or sides of conductors, e.g. for protection during etching or plating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
- H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
- H05K3/064—Photoresists
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/043—Dual dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
L'invention concerne un procédé de fabrication d'un substrat métallisé utilisant une couche organique d'arrêt d'attaque. Un substrat (21) reçoit une couche d'un métal (22), tel que de l'aluminium, puis une mince couche d'une matière diélectrique organique (23) qui n'est que partiellement durcie dans un premier temps. Un motif est ensuite formé dans la couche métallique (22) et produit une attaque latérale sous la couche (23). Puis une couche épaisse de matière diélectrique organique (24) est déposée et est amenée dans un état totalement durci en même temps que la couche (23). Lors du durcissement, cette couche diélectrique (23) épouse la forme de la couche métallique sous-jacente (22). Domaine d'application: fabrication de circuits intégrés, etc.
Description
L'invention concerne de façon générale des
procédés de traitement de circuits intégrés, et plus parti-
culièrement un procédé de fabrication de substrats métallisés
en formant une couche d'arrêt d'attaque.
Des matières classiques pour couches d'arrêt d'attaque, telles que des photoréserves, par exemple, sont habituellement éliminées après une attaque chimique. Le
cessionnaire de la présente invention a développé précédem-
ment un procédé d'utilisation d'une couche organique d'arrêt d'attaque et, ensuite, un processus d'attaque par voie humide qui laisse la couche d'arrêt d'attaque en place. Cette
invention est décrite dans la demande de brevet des Etats-
Unis d'Amérique NO 08/119 925, déposée le 10 septembre 1993 sous le titre "Phase Mask Laser Fabrication of Electronic
Interconnect Structures".
L'invention divulguée dans cette demande de brevet utilise un usinage par laser d'un masque de phase pour fabriquer une structure d'interconnexion électrique à motifs
fins, à haute densité, telle que des tranches de semi-
conducteurs, des modules multipuces et des dispositifs micro-
électromécaniques. Les processus d'usinage par laser d'un
masque de phase réalisent la délinéation de motifs conduc-
teurs métalliques. Les motifs conducteurs sont fabriqués au moyen d'une couche d'un diélectrique sur laquelle un motif a été réalisé par laser à l'aide d'un masque de phase, en tant que couche de masquage pour l'attaque en milieu liquide pour
la réalisation de conducteurs, ou par l'élimination sous-
tractive de métal au moyen d'un micro-usinage par laser d'un
masque de phase holographique.
En utilisant l'invention, on forme une première couche d'une matière diélectrique sur un substrat, on forme une couche métallique sur la première couche de matière diélectrique, et on forme une seconde couche de matière diélectrique sur la couche métallique. Un masque de phase est
disposé au-dessus de la seconde couche de matière diélectri-
que qui renferme un motif de phase prédéfini, définissant un motif conducteur métallique qui correspond à une structure d'interconnexion. La seconde couche de matière diélectrique est ensuite traitée au moyen du masque de phase pour former la structure d'interconnexion. Il n'est pas nécessaire que le masque d'attaque formé par la seconde couche de matière diélectrique soit enlevé après l'attaque chimique du métal, et ce masque d'attaque est réalisé de façon à être assez mince pour ne pas perturber l'agencement global en épaisseur
de la couche diélectrique intercouche (une couche diélectri-
que additionnelle déposée), grâce à quoi la capacité du
diélectrique intercouche est maintenue à sa valeur souhaitée.
Cependant, un rebord en surplomb est formé au-
dessus de la couche métallique et il est possible que ceci puisse provoquer un emprisonnement d'air et la formation de cloques pouvant entraîner des détériorations lorsque la couche diélectrique intercouche est déposée. Un objet de la
présente invention est donc de procurer un procédé perfec-
tionné pour former une couche d'arrêt d'attaque à utiliser dans la fabrication de substrats métallisés pour circuits
intégrés, et analogues, qui élimine ces problèmes potentiels.
Pour réaliser les objets ci-dessus et autres, conformément au principe de l'invention, une couche de métal est déposée sur un substrat, et une couche relativement mince d'une matière diélectrique organique est déposée sur la couche de métal. La couche mince de matière diélectrique organique est déposée à une épaisseur qui est assez faible pour résister à une attaque chimique lorsqu'elle agit en tant que couche d'arrêt d'attaque pendant la formation, ensuite, d'un motif par attaque dans la couche de métal sous-jacente, mais assez forte pour ne pas présenter de défauts par piqûres. La couche mince de matière diélectrique organique est habituellement déposée à une épaisseur de l'ordre d'un micromètre, par exemple. La couche mince déposée de matière diélectrique organique est ensuite séchée ou partiellement durcie. Le degré de durcissement dépend du milieu ambiant et des paramètres chimiques d'attaque pour la formation du motif. La couche sous-jacente de métal est ensuite attaquée par un processus d'attaque chimique ionique réactive par voie humide ou voie sèche, la matière diélectrique organique mince constituant une couche d'arrêt. Etant donné que la couche mince de matière diélectrique organique est séchée ou n'est que partiellement durcie, elle épouse la forme de la couche sous-jacente de métal attaquée lors, ensuite, d'un revêtement par une matière diélectrique organique formant une couche supplémentaire relativement épaisse, et d'un durcissement
complet des deux couches.
Plus particulièrement, la couche diélectrique organique très mince, séchée ou partiellement durcie, est laissée en place après l'attaque de la couche métallique sous-jacente, et forme un rebord en surplomb. Le rebord en surplomb risque d'emprisonner de l'air lors du revêtement,
ensuite, par une matière diélectrique organique addition-
nelle, à moins qu'il ne se déforme et ne s'applique en conformité étroite sur le bord de la couche métallique attaquée. En déposant la couche mince de matière organique à une épaisseur très minime (environ un micromètre) et en ne la faisant pas totalement durcir (polymériser) à dessein, on rend la couche mince de matière diélectrique organique plus plastique et, ainsi, elle se déforme de façon à se conformer au bord de la couche métallique attaquée sous-jacente lors du durcissement complet. Ceci empêche l'emprisonnement d'air et la formation de cloques lorsque la couche épaisse de matière diélectrique organique est déposée sur la couche d'arrêt
d'attaque et que les deux couches sont totalement durcies.
L'invention peut être utilisée dans la fabrica-
tion de substrats d'interconnexion multicouches à haute densité (HDMI ) pour grand panneau, à modules multipuces du
type à déposition (MCM-D) et analogues.
L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemple nullement limitatif et sur lesquels, les mêmes références numériques désignant les mêmes éléments de structure sur les différentes figures: les figures 1-4 illustrent en coupe transversale des étapes de traitement d'un procédé de formation d'une couche d'arrêt d'attaque selon les principes de l'invention; et la figure 5 est un organigramme détaillant le
processus du présent procédé.
En référence aux figures des dessins, les figures 1 à 4 montrent les étapes de traitement d'un procédé 10 de fabrication d'un substrat métallisé 21 utilisant une couche d'arrêt d'attaque diélectrique organique 23 selon les principes de l'invention. On se réfère aussi à la figure 5 qui est un organigramme illustrant le processus du procédé 10. En référence à présent à la figure 1, on utilise un substrat 21 (étape 11), et on dépose une couche métallique 22 (étape 12) sur le substrat 21. Le substrat 21 comprend habituellement une couche de base, qui peut être formée d'un métal sur lequel une couche diélectrique est disposée, du silicium, un polyimide ou une matière flexible pour substrat, par exemple. La couche métallique sous-jacente 22 comprend habituellement de l'aluminium, par exemple. Une couche relativement mince d'une matière diélectrique organique 23 est déposée (étape 13) sur la couche métallique sous-jacente 22 déposée précédemment. La couche relativement mince de matière diélectrique organique 23 est déposée à une épaisseur
de l'ordre d'un micromètre, par exemple. La couche relative-
ment mince de matière diélectrique organique 23 est séchée (étape 14), mais n'est pas totalement durcie. Le degré de
durcissement dépend des conditions ambiantes et des para-
mètres chimiques utilisés pour l'attaque pour la formation d'un motif. A titre d'exemple, la couche mince de matière diélectrique organique 23 est durcie à un point tel qu'elle est insoluble dans le liquide d'attaque utilisé. Ceci peut être obtenu en chauffant la structure pendant 0,5 heure à une
température de 250 C, par exemple.
En référence à la figure 2, un motif (étape 15) est formé de manière classique dans la couche relativement mince de matière diélectrique organique 23, par exemple par l'utilisation d'un processus d'ablation directe par laser à
excimère, ou d'un processus photolithographique, par exemple.
L'étape 15 de formation d'un motif enlève des parties de la couche relativement mince de matière diélectrique organique 23 et laisse la matière diélectrique organique 23 o un métal est souhaité. La couche métallique sous-jacente 22 est ensuite attaquée (étape 16) à travers la couche mince de matière diélectrique organique 23, présentant un motif, habituellement par l'utilisation d'un processus d'attaque au
mouillé ou d'un processus d'attaque ionique réactive à sec.
En référence à la figure 3, l'étape 16 d'attaque laisse la couche relativement mince de matière diélectrique
organique 23 en place au-dessus de la couche métallique sous-
jacente 22. La couche mince de matière diélectrique organique 23 est soumise à une attaque latérale par l'étape d'attaque 16. En référence à la figure 4, la couche mince attaquée de matière diélectrique organique 23 et la couche métallique sous-jacente 22 sont ensuite revêtues d'une couche relativement épaisse de matière diélectrique organique 24, à une épaisseur souhaitée (étape 17). L'épaisseur souhaitée de la couche relativement épaisse de matière diélectrique
organique 24 est habituellement de l'ordre de 9 à 10 micro-
mètres, par exemple. La couche mince attaquée de matière diélectrique organique 23 et la couche relativement épaisse de matière diélectrique organique 24 sont ensuite durcies complètement, ensemble (étape 18), pour amener la couche
mince de matière diélectrique organique 23 à épouser étroite-
ment la forme de la couche métallique sous-jacente 22
présentant un motif. Cette étape de durcissement 18 élimine la formation de bulles d'air ou de cloques. On a donc décrit un procédé nouveau et perfec-
tionné de formation d'un motif dans un substrat métallisé en
utilisant une couche diélectrique organique d'arrêt d'atta-
que. Il va de soi que de nombreuses modifications peuvent être apportées au procédé décrit et représenté sans sortir du
cadre de l'invention.
Claims (10)
1. Procédé (10) de fabrication d'un substrat métallisé (21), caractérisé par les étapes dans lesquelles: on utilise (11) un substrat (21), on dépose (12) une couche métallique (22) sur le substrat (21), on dépose (13) une
couche relativement mince d'une matière diélectrique organi-
que (23) sur la couche métallique (22), on fait durcir partiellement (14) la couche relativement mince de matière diélectrique organique (23), on forme un motif (15) dans la couche relativement mince et partiellement durcie de matière diélectrique organique (23), on attaque (16) la couche métallique sous-jacente (22) à travers la couche à motif de matière diélectrique organique (23) pour laisser la couche relativement mince de matière diélectrique organique (23) disposée au- dessus de la couche métallique sous-jacente (22) présentant un motif, on revêt (17) la couche attaquée de matière diélectrique organique (23) et la couche métallique sous-jacente (22) d'une couche relativement épaisse de matière diélectrique organique (24), à une épaisseur souhaitée, et on fait ensuite durcir complètement et ensemble (18) la couche attaquée de matière diélectrique organique
(23) et la couche relativement épaisse de matière diélectri-
que organique (24) pour amener la couche de matière diélec-
trique organique (23) à épouser la forme de la couche
métallique sous-jacente (22) présentant un motif.
2. Procédé (10) selon la revendication 1, dans lequel l'étape de dépôt d'une couche métallique (22) sur le substrat (21) est caractérisée par le dépôt d'une couche
d'aluminium sur le substrat (21).
3. Procédé (10) selon la revendication 1, dans lequel l'étape de dépôt d'une couche relativement mince de matière diélectrique organique (23) est caractérisée par le dépôt de la couche de matière diélectrique organique (23) à
une épaisseur d'environ un micromètre.
4. Procédé (10) selon la revendication 1, dans lequel l'étape de formation d'un motif dans la couche
relativement mince, partiellement durcie, de matière diélec-
trique organique (23) est caractérisée par l'étape de formation d'un motif dans la couche (23) en utilisant un
processus photolithographique.
5. Procédé (10) selon la revendication 1, dans lequel l'étape de formation d'un motif dans la couche
relativement mince, partiellement durcie, de matière diélec-
trique organique (23) est caractérisée par l'étape de formation d'un motif dans la couche (23) en utilisant un
processus d'ablation directe par laser à excimère.
6. Procédé (10) selon la revendication 1, dans lequel l'étape d'attaque de la couche métallique sous-jacente (22) à travers la couche de matière diélectrique organique (23) présentant un motif est caractérisée par l'utilisation
d'un processus d'attaque au mouillé.
7. Procédé (10) selon la revendication 6,
caractérisé en ce que l'étape d'attaque de la couche métalli-
que sous-jacente (22) à travers la couche de matière diélec-
trique organique (23) présentant un motif soumet à une attaque latérale la mince couche de matière diélectrique
organique (23).
8. Procédé (10) selon la revendication 1, dans lequel l'étape d'attaque de la couche métallique sous-jacente (22) à travers la couche de matière diélectrique organique (23) présentant un motif est caractérisée par l'utilisation
d'un processus d'attaque ionique réactive.
9. Procédé (10) selon la revendication 1, caractérisé en ce que l'épaisseur souhaitée de la couche relativement épaisse de matière diélectrique organique (24)
est d'environ 9 à 10 micromètres.
10. Procédé (10) selon la revendication 6, dans lequel l'étape de durcissement partiel (14) de la couche relativement mince de matière diélectrique organique (23) est caractérisée par un chauffage de la matière (23) pendant
environ 0,5 heure à une température d'environ 250 C.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/403,610 US5474956A (en) | 1995-03-14 | 1995-03-14 | Method of fabricating metallized substrates using an organic etch block layer |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2732161A1 true FR2732161A1 (fr) | 1996-09-27 |
FR2732161B1 FR2732161B1 (fr) | 1998-04-03 |
Family
ID=23596399
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR9603148A Expired - Fee Related FR2732161B1 (fr) | 1995-03-14 | 1996-03-13 | Procede de fabrication d'un substrat metallise |
Country Status (5)
Country | Link |
---|---|
US (1) | US5474956A (fr) |
JP (1) | JP2774092B2 (fr) |
FR (1) | FR2732161B1 (fr) |
GB (1) | GB2298959B (fr) |
TW (1) | TW300324B (fr) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5538078A (en) * | 1994-04-08 | 1996-07-23 | Nippondenso Co., Ltd. | Aluminum-containing metal composite material and process for producing same |
US6258732B1 (en) | 1999-02-04 | 2001-07-10 | International Business Machines Corporation | Method of forming a patterned organic dielectric layer on a substrate |
DE10236466A1 (de) * | 2002-08-08 | 2004-02-19 | Siemens Ag | Verfahren zur Herstellung von hochfrequenztechnisch verwend-baren elektrischen Leitungsstrukturen |
EP1809995B1 (fr) | 2004-11-08 | 2018-04-04 | Freshpoint Holdings SA | Dispositif d'indication de temps-température |
US7675151B1 (en) * | 2005-06-01 | 2010-03-09 | Rockwell Collins, Inc. | Silicon-based packaging for electronic devices |
CA3115327A1 (fr) * | 2008-06-04 | 2009-12-10 | Jp Laboratories Inc. | Systeme de surveillance fonde sur l'attaque de metaux |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2926336A1 (de) * | 1978-06-29 | 1980-01-10 | Rogers Corp | Schaltungstraegerplatte und verfahren zu ihrer herstellung |
JPS62117356A (ja) * | 1985-11-18 | 1987-05-28 | Sumitomo Electric Ind Ltd | 半導体装置用配線基板およびその製造方法 |
US5364493A (en) * | 1993-05-06 | 1994-11-15 | Litel Instruments | Apparatus and process for the production of fine line metal traces |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4523976A (en) * | 1984-07-02 | 1985-06-18 | Motorola, Inc. | Method for forming semiconductor devices |
US4606998A (en) * | 1985-04-30 | 1986-08-19 | International Business Machines Corporation | Barrierless high-temperature lift-off process |
JPS62149136A (ja) * | 1985-12-23 | 1987-07-03 | Seiko Epson Corp | 半導体装置の製造方法 |
JPS6386550A (ja) * | 1986-09-30 | 1988-04-16 | Pioneer Electronic Corp | 多層配線層の形成方法 |
JPS63226931A (ja) * | 1987-03-17 | 1988-09-21 | Nec Corp | 半導体装置の製造方法 |
JP2503565B2 (ja) * | 1988-01-21 | 1996-06-05 | 三菱電機株式会社 | 半導体装置の製造方法 |
JPH02202030A (ja) * | 1989-01-31 | 1990-08-10 | Nec Corp | 半導体装置の製造方法 |
US5034091A (en) * | 1990-04-27 | 1991-07-23 | Hughes Aircraft Company | Method of forming an electrical via structure |
US5236551A (en) * | 1990-05-10 | 1993-08-17 | Microelectronics And Computer Technology Corporation | Rework of polymeric dielectric electrical interconnect by laser photoablation |
US5114757A (en) * | 1990-10-26 | 1992-05-19 | Linde Harold G | Enhancement of polyimide adhesion on reactive metals |
US5194928A (en) * | 1991-01-14 | 1993-03-16 | International Business Machines Corporation | Passivation of metal in metal/polyimide structure |
US5242864A (en) * | 1992-06-05 | 1993-09-07 | Intel Corporation | Polyimide process for protecting integrated circuits |
-
1995
- 1995-03-14 US US08/403,610 patent/US5474956A/en not_active Expired - Fee Related
-
1996
- 1996-02-16 TW TW085102017A patent/TW300324B/zh active
- 1996-02-19 GB GB9603414A patent/GB2298959B/en not_active Expired - Fee Related
- 1996-03-13 FR FR9603148A patent/FR2732161B1/fr not_active Expired - Fee Related
- 1996-03-14 JP JP8058027A patent/JP2774092B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2926336A1 (de) * | 1978-06-29 | 1980-01-10 | Rogers Corp | Schaltungstraegerplatte und verfahren zu ihrer herstellung |
JPS62117356A (ja) * | 1985-11-18 | 1987-05-28 | Sumitomo Electric Ind Ltd | 半導体装置用配線基板およびその製造方法 |
US5364493A (en) * | 1993-05-06 | 1994-11-15 | Litel Instruments | Apparatus and process for the production of fine line metal traces |
Non-Patent Citations (1)
Title |
---|
PATENT ABSTRACTS OF JAPAN vol. 011, no. 329 (E - 552) 27 October 1987 (1987-10-27) * |
Also Published As
Publication number | Publication date |
---|---|
GB2298959B (en) | 1999-03-24 |
TW300324B (fr) | 1997-03-11 |
GB9603414D0 (en) | 1996-04-17 |
FR2732161B1 (fr) | 1998-04-03 |
JP2774092B2 (ja) | 1998-07-09 |
JPH08274452A (ja) | 1996-10-18 |
GB2298959A (en) | 1996-09-18 |
US5474956A (en) | 1995-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0001030B1 (fr) | Procédé de fabrication d'un masque selon une configuration donnée sur un support | |
KR0169959B1 (ko) | 패턴 형성 방법 | |
US5277749A (en) | Methods and apparatus for relieving stress and resisting stencil delamination when performing lift-off processes that utilize high stress metals and/or multiple evaporation steps | |
US3873361A (en) | Method of depositing thin film utilizing a lift-off mask | |
US20030111439A1 (en) | Method of forming tapered electrodes for electronic devices | |
FR2689314A1 (fr) | Circuit intégré comprenant un film isolant intercouche et procédé pour sa production. | |
US3669661A (en) | Method of producing thin film transistors | |
FR2732161A1 (fr) | Procede de fabrication d'un substrat metallise | |
JP4160653B2 (ja) | カラーフィルター層システム領域の構造を製造するための方法 | |
EP0411985A1 (fr) | Procédé de formation du réseau multicouche d'une carte de connexion d'au moins un circuit intégré de haute densité | |
CN101132034A (zh) | 一种制备铟柱的方法 | |
KR100997940B1 (ko) | 마이크로 가공된 표면을 선택적으로 덮는 방법 | |
EP0104686B1 (fr) | Procédé de réalisation d'ouverture de faible dimension, utilisation de ce procédé pour la fabrication de transistors à effet de champ, à grille alignée submicronique, et transistors ainsi obtenus | |
US7585334B2 (en) | Manufacturing method for molecular rulers | |
KR20010113735A (ko) | 1 미크론 이하의 폭을 갖는 금속 라인을 형성하기에적절한 패턴의 제조 방법 | |
CN110928142A (zh) | 一种光刻厚胶与金属基底结合力的改善方法 | |
CN114709131B (zh) | 一种半导体金属剥离工艺中的角度控制方法 | |
RU2054747C1 (ru) | Способ получения рельефа в диэлектрической подложке | |
WO2023214279A1 (fr) | Procédé d'obtention d'une pièce à fonction électronique intégrée | |
KR100407601B1 (ko) | 열처리 및 모세관 현상을 이용한 열경화성 고분자박막상의 미세 패턴 형성 방법 | |
JP2633088B2 (ja) | スタンパの製造方法 | |
RU2094902C1 (ru) | Способ изготовления субмикронных и нанометровых элементов твердотельных приборов | |
Darrow et al. | Low-cost patterned metallization technique for high density multilayer interconnect applications | |
FR2849222A1 (fr) | Microstructure comportant une couche d'adherence et procede de fabrication d'une telle microstructure | |
JPH0470626B2 (fr) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
CA | Change of address | ||
CD | Change of name or company name | ||
TP | Transmission of property | ||
ST | Notification of lapse |