JPH08274013A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08274013A JPH08274013A JP7076702A JP7670295A JPH08274013A JP H08274013 A JPH08274013 A JP H08274013A JP 7076702 A JP7076702 A JP 7076702A JP 7670295 A JP7670295 A JP 7670295A JP H08274013 A JPH08274013 A JP H08274013A
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Abstract
(57)【要約】
【構成】半導体装置の製造工程における露光装置のアラ
イメント、もしくは現像後の重ね合わせ測定などによる
位置検出マークを有し、位置検出マーク上に成膜された
薄膜を除去し、位置検出マークを露出させる工程を有す
ることを特徴とする半導体装置の製造方法。また露出さ
れた一検出マークを検出する工程を有することを特徴と
する半導体装置の製造方法。 【効果】高精度の位置検出が可能となる。位置検出マー
クの誤検出の原因となる成膜の非対称性に対して、直接
の原因である膜を位置検出マーク上から除去するため、
位置検出マークの誤検出がなくなる。従来方法では遮蔽
されて検出不可能であった位置検出マークであっても、
位置検出マーク上の膜を除去することで位置検出マーク
が露出される。さらに、欠陥検出装置、パーティクル検
出装置、膜厚測定装置、顕微鏡等に用いる位置検出用パ
ターンに対しても同様に実施できる。
イメント、もしくは現像後の重ね合わせ測定などによる
位置検出マークを有し、位置検出マーク上に成膜された
薄膜を除去し、位置検出マークを露出させる工程を有す
ることを特徴とする半導体装置の製造方法。また露出さ
れた一検出マークを検出する工程を有することを特徴と
する半導体装置の製造方法。 【効果】高精度の位置検出が可能となる。位置検出マー
クの誤検出の原因となる成膜の非対称性に対して、直接
の原因である膜を位置検出マーク上から除去するため、
位置検出マークの誤検出がなくなる。従来方法では遮蔽
されて検出不可能であった位置検出マークであっても、
位置検出マーク上の膜を除去することで位置検出マーク
が露出される。さらに、欠陥検出装置、パーティクル検
出装置、膜厚測定装置、顕微鏡等に用いる位置検出用パ
ターンに対しても同様に実施できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に予め形
成された位置検出マークを有する半導体装置の製造方法
に関する。
成された位置検出マークを有する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】半導体装置の製造工程における露光装置
のアライメント、もしくは現像後の重ね合わせ測定など
による位置検出では、半導体装置を構成する各薄膜層に
位置検出マークを形成し、それらの位置検出マークを可
視光及びレーザー光を用いることで検出している。例え
ば露光装置のアライメントに使用する位置検出マークと
して数μｍの正方形上のパターンが等間隔で連なった回
折格子マークが、また重ね合わせ測定に使用する位置検
出マークとして１０〜数十μｍの正方形上のパターンを
重ね合わせたマークが利用されている。
のアライメント、もしくは現像後の重ね合わせ測定など
による位置検出では、半導体装置を構成する各薄膜層に
位置検出マークを形成し、それらの位置検出マークを可
視光及びレーザー光を用いることで検出している。例え
ば露光装置のアライメントに使用する位置検出マークと
して数μｍの正方形上のパターンが等間隔で連なった回
折格子マークが、また重ね合わせ測定に使用する位置検
出マークとして１０〜数十μｍの正方形上のパターンを
重ね合わせたマークが利用されている。
【０００３】この時アライメント及び重ね合わせ測定の
工程のいずれの場合も、半導体装置を構成する薄膜層に
よって位置検出マークが被覆されている。例えば図３は
重ね合わせ用の位置検出マーク場合であるが、ゲート電
極膜２によって形成された重ね合わせ測定用の第１の位
置検出パターンは、層間絶縁膜３で被覆されており、フ
ォトレジスト４による第２の位置検出マークはさらにそ
の上に形成されている。重ね合わせ測定はこのような構
成のマークを検出している。
工程のいずれの場合も、半導体装置を構成する薄膜層に
よって位置検出マークが被覆されている。例えば図３は
重ね合わせ用の位置検出マーク場合であるが、ゲート電
極膜２によって形成された重ね合わせ測定用の第１の位
置検出パターンは、層間絶縁膜３で被覆されており、フ
ォトレジスト４による第２の位置検出マークはさらにそ
の上に形成されている。重ね合わせ測定はこのような構
成のマークを検出している。
【０００４】また図４はアライメント用の位置検出マー
クの場合である。層間絶縁膜５及び接続孔の埋め込む第
１配線膜６で形成されたアライメント用の位置検出マー
クを、第２配線膜７が被覆し、フォトレジスト４がその
上に塗布されており、このような膜構成でアライメント
が実行されている。
クの場合である。層間絶縁膜５及び接続孔の埋め込む第
１配線膜６で形成されたアライメント用の位置検出マー
クを、第２配線膜７が被覆し、フォトレジスト４がその
上に塗布されており、このような膜構成でアライメント
が実行されている。
【０００５】
【発明が解決しようとする課題】しかしながら、図３に
示すように位置検出マークに対しに非対称に層間絶縁膜
３が形成された場合、第１の位置検出マークであるゲー
ト電極膜２と第２の位置検出マークであるフォトレジス
ト４は位置ズレなく重ね合わされているにもかかわら
ず、層間絶縁膜３の段差を誤検出し、重ね合わせズレを
計測するという問題が発生する。
示すように位置検出マークに対しに非対称に層間絶縁膜
３が形成された場合、第１の位置検出マークであるゲー
ト電極膜２と第２の位置検出マークであるフォトレジス
ト４は位置ズレなく重ね合わされているにもかかわら
ず、層間絶縁膜３の段差を誤検出し、重ね合わせズレを
計測するという問題が発生する。
【０００６】また図４はアライメント用の位置検出マー
クを示しているが、このように層間絶縁膜５と埋め込み
第１配線膜６を化学的機械研磨法などで平坦化し、第２
配線膜７として金属薄膜を成膜した場合には、回折・干
渉及び画像処理のいずれの方式によっても位置検出マー
クを検出できないという問題が発生する。
クを示しているが、このように層間絶縁膜５と埋め込み
第１配線膜６を化学的機械研磨法などで平坦化し、第２
配線膜７として金属薄膜を成膜した場合には、回折・干
渉及び画像処理のいずれの方式によっても位置検出マー
クを検出できないという問題が発生する。
【０００７】
【課題を解決するための手段】以上の様な課題を解決す
るために本発明では、予め位置検出用に形成された位置
検出マークを含む半導体基板上に、少なくとも一層の薄
膜が成膜されている半導体装置の製造方法において、半
導体基板に形成された前記位置検出マークを含む領域に
成膜された薄膜を選択的に除去し、前記位置検出マーク
を露出させる工程を有することを特徴とする。また予め
半導体基板上に形成された位置検出マークを検出する工
程を有する半導体装置の製造方法において、前記請求項
１記載の半導体装置の製造方法によって露出された位置
検出マークを検出する工程を有することを特徴とする。
るために本発明では、予め位置検出用に形成された位置
検出マークを含む半導体基板上に、少なくとも一層の薄
膜が成膜されている半導体装置の製造方法において、半
導体基板に形成された前記位置検出マークを含む領域に
成膜された薄膜を選択的に除去し、前記位置検出マーク
を露出させる工程を有することを特徴とする。また予め
半導体基板上に形成された位置検出マークを検出する工
程を有する半導体装置の製造方法において、前記請求項
１記載の半導体装置の製造方法によって露出された位置
検出マークを検出する工程を有することを特徴とする。
【０００８】
【実施例】位置検出マークが重ね合わせ測定用のマーク
である場合の本発明の実施例が図１であり、ゲート電極
に層間絶縁膜の接続孔を形成する工程の例である。
である場合の本発明の実施例が図１であり、ゲート電極
に層間絶縁膜の接続孔を形成する工程の例である。
【０００９】まず前工程で、素子分離パターンなどが形
成された半導体基板１上に、第１の位置検出用マークが
例えばポリシリコン等のゲート電極膜２で形成されてい
る。さらに前記半導体基板１及び前記ゲート電極膜２を
被覆して、酸化シリコン等の層間絶縁膜３が成膜されて
いる（図１（ａ））。従来の半導体装置の製造方法では
このような膜構成のもとで実施されており、図３に示す
ような重ね合わせ測定時に層間絶縁膜３の非対称性によ
る誤検出が発生する。
成された半導体基板１上に、第１の位置検出用マークが
例えばポリシリコン等のゲート電極膜２で形成されてい
る。さらに前記半導体基板１及び前記ゲート電極膜２を
被覆して、酸化シリコン等の層間絶縁膜３が成膜されて
いる（図１（ａ））。従来の半導体装置の製造方法では
このような膜構成のもとで実施されており、図３に示す
ような重ね合わせ測定時に層間絶縁膜３の非対称性によ
る誤検出が発生する。
【００１０】本発明では、以下に示す工程によって層間
絶縁膜３に接続孔を形成する前に前記ゲート電極膜２で
形成されている第１の位置検出パターン及びその周辺の
半導体基板１のみを露出させる。
絶縁膜３に接続孔を形成する前に前記ゲート電極膜２で
形成されている第１の位置検出パターン及びその周辺の
半導体基板１のみを露出させる。
【００１１】まず図１（ａ）の膜構成上にフォトレジス
ト４を塗布する（図１（ｂ））。続けて、第１の位置検
出マークであるゲート電極膜２及びその周辺の半導体基
板１のみを開口させるフォトマスクパターンを介して、
前記フォトレジスト４を露光し、さらに現像によって除
去する（図１（ｃ））。この時のフォトマスクパターン
のアライメントには、他の領域に形成され層間絶縁膜３
に接続孔をアライメントするためのアライメントマーク
を使用するが、このアライメントマークも図１（ａ）と
同様に非対称に被覆されている。しかしながら、図１
（ｃ）において開口させる領域が第１の位置検出パター
ンにくらべて十分に大きければ、アライメントマークの
誤検出の影響を受けることなく、アライメントすること
ができる。
ト４を塗布する（図１（ｂ））。続けて、第１の位置検
出マークであるゲート電極膜２及びその周辺の半導体基
板１のみを開口させるフォトマスクパターンを介して、
前記フォトレジスト４を露光し、さらに現像によって除
去する（図１（ｃ））。この時のフォトマスクパターン
のアライメントには、他の領域に形成され層間絶縁膜３
に接続孔をアライメントするためのアライメントマーク
を使用するが、このアライメントマークも図１（ａ）と
同様に非対称に被覆されている。しかしながら、図１
（ｃ）において開口させる領域が第１の位置検出パター
ンにくらべて十分に大きければ、アライメントマークの
誤検出の影響を受けることなく、アライメントすること
ができる。
【００１２】さらに、前記開口されたフォトレジスト４
をエッチングマスクとして、例えばＣＦ４，ＣＨＦ３，
Ａｒの混合ガスによって前記層間絶縁膜３をドライエッ
チングし、ゲート電極膜２で形成された第１の位置検出
マーク及び半導体基板１を露出させる（図１（ｄ））。
をエッチングマスクとして、例えばＣＦ４，ＣＨＦ３，
Ａｒの混合ガスによって前記層間絶縁膜３をドライエッ
チングし、ゲート電極膜２で形成された第１の位置検出
マーク及び半導体基板１を露出させる（図１（ｄ））。
【００１３】この後の工程では従来と同様に、フォトレ
ジストを塗布し、接続孔パターンを有するフォトマスク
パターンを露光・現像し、フォトレジストパターンを形
成する（図１（ｅ））。この時フォトレジスト４による
第２の位置検出マークは、ゲート電極膜２の第１の位置
検出マークの上に直接形成される。したがって、従来で
みられる、層間絶縁膜３による位置検出マークの誤検出
が発生しなくなる。
ジストを塗布し、接続孔パターンを有するフォトマスク
パターンを露光・現像し、フォトレジストパターンを形
成する（図１（ｅ））。この時フォトレジスト４による
第２の位置検出マークは、ゲート電極膜２の第１の位置
検出マークの上に直接形成される。したがって、従来で
みられる、層間絶縁膜３による位置検出マークの誤検出
が発生しなくなる。
【００１４】次に位置検出マークが露光装置のアライメ
ントマークである場合の本発明の実施例が図２であり、
層間絶縁膜の接続孔に配線膜を形成する例である。
ントマークである場合の本発明の実施例が図２であり、
層間絶縁膜の接続孔に配線膜を形成する例である。
【００１５】まず前工程で、ゲート電極パターンなどが
形成された半導体基板１上に、層間絶縁膜５が成膜され
ており、接続孔と同時に形成されたアライメントマーク
の段差部には、例えばタングステン等の第１配線膜６が
化学的機械研磨法によって埋め込みで形成されている。
さらに層間絶縁膜５及び第１配線膜を被覆して、アルミ
ニウム等の第２配線膜が成膜されている（図２
（ａ））。従来の半導体装置の製造方法ではこのような
膜構成のもとで実施されており、図４に示すようなフォ
トレジストが塗布されたアライメント時では、層間絶縁
膜５に形成されて第１配線膜で埋め込まれたアライメン
トマークが、平坦化されたアルミニウムなどの金属膜に
よって検出できなくなる。
形成された半導体基板１上に、層間絶縁膜５が成膜され
ており、接続孔と同時に形成されたアライメントマーク
の段差部には、例えばタングステン等の第１配線膜６が
化学的機械研磨法によって埋め込みで形成されている。
さらに層間絶縁膜５及び第１配線膜を被覆して、アルミ
ニウム等の第２配線膜が成膜されている（図２
（ａ））。従来の半導体装置の製造方法ではこのような
膜構成のもとで実施されており、図４に示すようなフォ
トレジストが塗布されたアライメント時では、層間絶縁
膜５に形成されて第１配線膜で埋め込まれたアライメン
トマークが、平坦化されたアルミニウムなどの金属膜に
よって検出できなくなる。
【００１６】本発明では、以下に示す工程によって第２
配線層に配線パターンを形成する前に、アライメントマ
ークを構成する第１配線膜６及びその周辺の層間絶縁膜
５をのみを露出させる。
配線層に配線パターンを形成する前に、アライメントマ
ークを構成する第１配線膜６及びその周辺の層間絶縁膜
５をのみを露出させる。
【００１７】まず図２（ａ）の膜構成上にフォトレジス
ト４を塗布する（図２（ｂ））。続けて、アライメント
マークを構成する第１配線膜６及びその周辺の層間絶縁
膜５のみを開口させるフォトマスクパターンを介して、
前記フォトレジスト４を露光し、さらに現像によって除
去する（図２（ｃ））。この時のフォトマスクパターン
のアライメントにも、アライメントマークが必要となる
が、本実施例ではそのアライメントマークは検出できな
い。しかしながら、図２（ｃ）において開口させる領域
が、アライメントマークを使用せずに露光装置の機械的
なアライメント精度で可能な程度に大きければ、十分実
施可能である。例えば、露光装置の機械的なアライメン
ト精度が１０μｍ程度で、アライメントマークの寸法が
１００μｍ程度ならば、２００μｍの寸法の開口部で十
分アライメント可能である。
ト４を塗布する（図２（ｂ））。続けて、アライメント
マークを構成する第１配線膜６及びその周辺の層間絶縁
膜５のみを開口させるフォトマスクパターンを介して、
前記フォトレジスト４を露光し、さらに現像によって除
去する（図２（ｃ））。この時のフォトマスクパターン
のアライメントにも、アライメントマークが必要となる
が、本実施例ではそのアライメントマークは検出できな
い。しかしながら、図２（ｃ）において開口させる領域
が、アライメントマークを使用せずに露光装置の機械的
なアライメント精度で可能な程度に大きければ、十分実
施可能である。例えば、露光装置の機械的なアライメン
ト精度が１０μｍ程度で、アライメントマークの寸法が
１００μｍ程度ならば、２００μｍの寸法の開口部で十
分アライメント可能である。
【００１８】さらに、前記開口されたフォトレジスト４
をエッチングマスクとして、例えばＢＣｌ３，Ｃｌ２の
混合ガスによって前記第２配線膜７をドライエッチング
し、アライメントマークを構成する第１配線膜６及び層
間絶縁膜６を露出させる（図１（ｄ））。
をエッチングマスクとして、例えばＢＣｌ３，Ｃｌ２の
混合ガスによって前記第２配線膜７をドライエッチング
し、アライメントマークを構成する第１配線膜６及び層
間絶縁膜６を露出させる（図１（ｄ））。
【００１９】この後の工程では従来と同様に、フォトレ
ジストを塗布し、配線パターンを有するフォトマスクパ
ターンを露光・現像し、フォトレジストパターンを形成
する。この時の配線パターンのアライメントでは、図２
（ｅ）に示すように既にアライメントマーク上の第２配
線膜が除去されているため、アライメントマークが遮蔽
されることなく位置検出が可能となる。
ジストを塗布し、配線パターンを有するフォトマスクパ
ターンを露光・現像し、フォトレジストパターンを形成
する。この時の配線パターンのアライメントでは、図２
（ｅ）に示すように既にアライメントマーク上の第２配
線膜が除去されているため、アライメントマークが遮蔽
されることなく位置検出が可能となる。
【００２０】以上の第１、第２の実施例では、それぞれ
ゲート電極に対する接続孔の重ね合わせ及び接続孔に対
する配線のアライメントの場合であったが、その他の構
成であっても実施可能であり、例えばウェルにと素子分
離、素子分離とゲート電極、ゲート電極とゲート電極
等、位置検出マーク上に半導体装置を構成する他の膜が
成膜されている場合には本発明が同様に実施できる。
ゲート電極に対する接続孔の重ね合わせ及び接続孔に対
する配線のアライメントの場合であったが、その他の構
成であっても実施可能であり、例えばウェルにと素子分
離、素子分離とゲート電極、ゲート電極とゲート電極
等、位置検出マーク上に半導体装置を構成する他の膜が
成膜されている場合には本発明が同様に実施できる。
【００２１】また本実施例では、重ね合わせ測定用及び
露光装置のアライメント用の位置検出マークをそれぞれ
別個に示したが、これらは同時に実施することも可能で
ある。さらに重ね合わせ測定及び露光装置以外にも、欠
陥検出装置、パーティクル検出装置、膜厚測定装置、顕
微鏡等に用いられる位置検出用パターンに対しても同様
に実施することが可能である。
露光装置のアライメント用の位置検出マークをそれぞれ
別個に示したが、これらは同時に実施することも可能で
ある。さらに重ね合わせ測定及び露光装置以外にも、欠
陥検出装置、パーティクル検出装置、膜厚測定装置、顕
微鏡等に用いられる位置検出用パターンに対しても同様
に実施することが可能である。
【００２２】
【発明の効果】以上のように本発明により以下の効果が
得られる。第１の実施例に示したように、位置検出マー
クの誤検出の原因となる成膜の非対称性に対して、直接
の原因である膜を位置検出マーク上から除去するため、
位置検出マークの誤検出がなくなり、高精度の位置検出
が可能となる。
得られる。第１の実施例に示したように、位置検出マー
クの誤検出の原因となる成膜の非対称性に対して、直接
の原因である膜を位置検出マーク上から除去するため、
位置検出マークの誤検出がなくなり、高精度の位置検出
が可能となる。
【００２３】第２の実施例ではより本発明の効果が顕著
である。従来の半導体装置の製造方法では遮蔽されて検
出不可能であった位置検出マークであっても、本発明を
適用することにより、位置検出マーク上の膜を除去する
ことで位置検出マークが露出され、高精度の位置検出が
可能となる。
である。従来の半導体装置の製造方法では遮蔽されて検
出不可能であった位置検出マークであっても、本発明を
適用することにより、位置検出マーク上の膜を除去する
ことで位置検出マークが露出され、高精度の位置検出が
可能となる。
【図１】本発明による半導体装置の製造方法の第１の実
施例の断面図。
施例の断面図。
【図２】本発明による半導体装置の製造方法の第２の実
施例の断面図。
施例の断面図。
【図３】従来の半導体装置の重ね合わせ測定時の断面
図。
図。
【図４】従来の半導体装置のアライメント時の断面図。
１．半導体基板 ２．ゲート電極 ３．層間絶縁膜 ４．フォトレジスト ５．層間絶縁膜 ６．第１配線層 ７．第２配線層
Claims (2)
- 【請求項１】予め位置検出用に形成された位置検出マー
クを含む半導体基板上に、少なくとも一層の薄膜が成膜
されている半導体装置の製造方法において、半導体基板
に形成された前記位置検出マークを含む領域に成膜され
た薄膜を選択的に除去し、前記位置検出マークを露出さ
せる工程を有すること特徴とする半導体装置の製造方
法。 - 【請求項２】予め半導体基板上に形成された位置検出マ
ークを検出する工程を有する半導体装置の製造方法にお
いて、前記請求項１記載の半導体装置の製造方法によっ
て露出された位置検出マークを検出する工程を有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076702A JPH08274013A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7076702A JPH08274013A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274013A true JPH08274013A (ja) | 1996-10-18 |
Family
ID=13612852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7076702A Pending JPH08274013A (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274013A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359861B1 (ko) * | 1998-12-31 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체 소자의 중첩 정확도 향상방법_ |
-
1995
- 1995-03-31 JP JP7076702A patent/JPH08274013A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359861B1 (ko) * | 1998-12-31 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체 소자의 중첩 정확도 향상방법_ |
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