JPH0824319B2

JPH0824319B2 - 送信制御装置

Info

Publication number: JPH0824319B2
Application number: JP2185569A
Authority: JP
Inventors: 美代志柿▲崎▼
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-07-13
Filing date: 1990-07-13
Publication date: 1996-03-06
Anticipated expiration: 2011-03-06
Also published as: JPH0472944A

Description

【発明の詳細な説明】〔概要〕所定の通信規約に基づいたフレームでのシリアルデー
タ転送を扱う通信制御装置の送信制御装置に関し、マイクロプロセッサの負荷を軽くし、かつ、マイクロ
プロセッサより正確なインターフレーム・スペーシング
の時間計測を行なうことを目的とし、パラレルデータをシリアルデータに変換し、所定の通
信規約に基づいたフォーマットのフレームでのシリアル
データ転送を行なう送信制御回路において、前記パラレ
ルデータをシリアルデータに変換する並直列変換部と、
制御信号入力により該並直列変換部からのシリアルデー
タに所定のフラグを付加し、前記所定の通信規約に基づ
いたフォーマットのフレームを組立てて送出開始し、１
フレームデータ送出終了時にフレーム組立て終了信号を
出力するフレーム組立部と、該フレーム組立部からのフ
レームデータを通過出力させ、かつ、該フレーム組立て
終了信号入力時点から指定された個数分のインターフレ
ーム・スペーシング・キャラクタを送出するインターフ
レーム・スペーシング・キャラクタ制御部と、該インタ
ーフレーム・スペーシング・キャラクタ制御部から指定
された個数分のインターフレーム・スペーシング・キャ
ラクタ送出終了時点でフレーム組立部に前記制御信号を
入力し、再び前記フレームデータの出力を開始させる制
御回路とを有するよう構成する。

〔産業上の利用分野〕

本発明は送信制御装置に係り、特に所定の通信規約に
基づいたフレームでのシリアルデータ転送を扱う通信制
御装置の送信制御装置に関する。

パラレルデータをシリアルデータに変換し、ハイレベ
ルデータリンク制御手順（HDLC）等の通信規約に基づい
たフレームでのシリアルデータ転送を扱う通信制御装置
では、上位の通信プロトコルからの連続フレーム転送要
求、又はデータ処理装置等からの多量データ転送によっ
て連続するフレームを送信しなければならない場合があ
る。しかし、通信相手側では連続するフレームを受信で
きない場合があるため、送信側では上位通信プロトコル
からの連続するフレーム送信要求があった場合でも、通
信データの流れが円滑に行なわれるよう、連続する送信
フレーム間にインターフレーム・スペーシング・キャラ
クタを挿入することが必要とされる。

〔従来の技術〕

第５図は通信制御装置の一例の構成図を示す。同図
中、１はマイクロプロセッサ（MPU）、２は送信データ
バッファメモリ、３はダイレクト・メモリ・アクセス
（DMA）コントローラ、４は通信制御用大規模集積回路
（LSI）で、これらはバス５を介してデータ処理装置
（図示せず）に接続されている。また、通信制御用LSI4
は通信ラインインタフェース６を介して相手側受信部
（図示せず）に接続されている。

上記構成の通信制御装置では、データ処理装置等から
のデータ送信要求があると、データ処理装置からのデー
タをMPU1がソフトウェアに基づき送信フレーム単位に送
信データバッファメモリ２に格納する。この送信データ
バッファメモリ２に格納される送信データは、HDLCの通
信規約に基づくフレームでのシリアルデータ転送の場
合、第６図に示す如く、アドレス（Ａ）フィールドデー
タ、制御（Ｃ）フィールドデータ及び情報（Ｉ）フィー
ルドデータとからなり、A,Cの各フィールドデータは８
ビットであるのに対しＩフィールドデータは任意であ
る。

次に、MPU1はHDLC手順に基づき、送信可能状態になる
と最初のフレームを送信するようDMAコントローラ３を
制御する。これにより、DMAコントローラ３により送信
データバッファメモリ２に格納されている最初の１フレ
ーム分の送信データが読み出され、バス５を介して通信
制御用LSI4に転送される。通信制御用LSIは入力送信デ
ータに先立って８ビット固定パターンのオープニングフ
ラグ（OF）を送出し、続いて第６図の送信データバッフ
ァに示したＡフィールドデータ、Ｃフィールドデータ
及びＩフィールドデータを順次送出し、引続いて誤り制
御に用いられる16ビットのフレームチェックシーケンス
（FCS）、８ビット固定パターンのクロージングフラグ
（CF）を順次送出する。

上記のOFからCFまでが第７図に送信フレームとして
１フレームで、これらのデータが通信ラインインタフェ
ース６を介してシリアルに送信される。

次にMPU1は上記の１フレーム送信後、続いてインター
フレーム・スペーシング・キャラクタを送出するよう通
信制御用LSI4を制御する。インターフレーム・スペーシ
ング・キャラクタは送受信装置双方で定められたキャラ
クタであり、HDLC手順ではOFやCFと同じパターンの繰り
返しである。これにより、通信ラインインタフェース６
を通して第７図に示すように送信フレームに引続いて
インターフレーム・スペーシング・キャラクタISC₁がシ
リアルに送信される。

ここで、インターフレーム・スペーシング・キャラク
タが所定ビット数送信され、かつ、その期間DMA転送を
停止しておくよう、MPU1のソフトウェアで通信制御用LS
I4からのフラグに基づいてMPU1により時間計測が行なわ
れており、タイムアウト後MPU1は次の送信フレームの
送信を行なわせるために、再びDMAコントローラ３を制
御する。以下、上記と同様の動作が送信データバッファ
メモリ２内の送信データが無くなるまで繰り返される。
これにより、通信制御用LSI4からは通信ラインインタフ
ェース６を介して第７図に示す如きフォーマットのデー
タが送信される。

〔発明が解決しようとする課題〕

しかるに、上記の従来の送信制御回路は、連続する送
信フレーム間にインターフレーム・スペーシング・キャ
ラクタを挿入する制御をMPU1のソフトウェアが行なわな
ければならないため、MPU1の負荷が大であり、受信制御
その他MPU1が行なわれなければならない制御に影響を及
ぼしていた。ま、インターフレーム・スペーシング・キ
ャラクタを発生するのは通信制御用LSI4などのハードウ
ェアであるのに対し、インターフレーム・スペーシング
・キャラクタの発生／停止の制御はMPU1のソフトウェア
によるので、インターフレーム・スペーシングの時間計
測が不正確であった。更に、インターフレーム・スペー
シング・キャラクタの発生停止後、MPU1がDMAコントロ
ーラ３を制御して再びDMA転送させるまでに若干の時間
遅れを生じるため、次のフレームのオープニングフラグ
が送出される前に不定データが送信されてしまう。

本発明は以上の点に鑑みなされたもので、マイクロプ
ロセッサの負荷を軽くし、かつ、マイクロプロセッサよ
り正確なインターフレーム・スペーシングの時間計測を
行なうことができる送信制御回路を提供することを目的
とする。

〔課題を解決するための手段〕

第１図は本発明の送信制御回路の原理ブロック図を示
す。同図中、20は並直列変換回路で、パラレルデータを
シリアルデータに変換する。30はフレーム組立部で、制
御信号入力により上記シリアルデータに所定のフラグを
付加し、所定の通信規約に基づいたフォーマットのフレ
ームを組立てて送出開始し、１フレームデータ送出終了
時にフレーム組立て終了信号を出力する。

40はインターフレーム・スペーシング・キャラクタ制
御部で、上記フレームデータを通過させ、かつ、フレー
ム組立て終了信号入力時点から指定された個数分のイン
ターフレーム・スペーシング・キャラクタを送出する。
50は制御回路で、上記インターフレーム・スペーシング
・キャラクタの送出終了時点でフレーム組立部30に制御
信号を入力し、再びフレームデータの出力を開始させ
る。

〔作用〕

上記の並直列変換部20は勿論のこと、フレーム組立部
30,インターフレーム・スペーシング・キャラクタ制御
部40及び制御回路50は、すべてハードウェア回路で構成
されているため、MPUの負荷となることはない。また、
インターフレーム・スペーシング・キャラクタの発生と
発生／停止の制御とを夫々同じインターフレーム・スペ
ーシング・キャラクタ制御部40でできる。

〔実施例〕

第２図は本発明の一実施例の構成図を示す。同図中、
第１図と同一構成部分には同一符号を付し、その説明を
省略する。第２図において、パラレル送信データはDMA
コントローラ等により送信データFIFO10を通して並直列
変換部20に入力され、ここでシリアル送信データに変換
される。このシリアル送信データは第３図（Ａ）にａ₁,
a₂,a₃，…で示すように、アドレスフィールドデータ
（Ａ），コントローラフィールドデータ（Ｃ），及び情
報フィールドデータ（Ｉ）からなる時系列合成信号であ
る。

このシリアル送信データはフレーム組立部30に入力さ
れる。また、並直列変換部20からは送信要求時ハイレベ
ル、送信非要求時ローレベルの第３図（Ｂ）に示す送信
要求信号が取り出され、後述のカウントアウト信号と共
にAND回路51に入力される。カウントアウト信号は通常
はハイレベルであるので、送信要求であるときは通常ハ
イレベルの信号が取り出されてフレーム組立部30に入力
される。

フレーム組立部30はAND回路51の出力信号がアクティ
ブ（ハイレベル）のとき、シリアル送信データにフラグ
（Ｆ）やフレームチェックシーケンス（FCS）などを付
加してHDLC手順に従った所定のフレームフォーマットの
フレーム信号を生成し、これをインターフレーム・スペ
ーシング・キャラクタ制御部40を通して通信ラインイン
タフェース部60に入力する。

インターフレーム・スペーシング・キャラクタ制御部
40は１フレームの後にインターフレーム・スペーシング
・キャラクタを時系列的に合成して通信ラインインタフ
ェース部60へ送出する。

次に、本実施例の要部をなすフレーム組立部30及びイ
ンターフレーム・スペーシング・キャラクタ制御部40の
構成及び動作について更に詳細に説明する。

フレーム組立部30は第４図に示す如く、分岐回路31,C
RC演算回路32,スイッチ回路33及び34,及びフラグコント
ロール回路35からなる。分岐回路31はシリアル送信デー
タを二分岐し、CRC演算回路32とスイッチ回路33に夫々
供給する。CRC演算回路32はシリアル送信データからサ
イクリック・リダンダンシィ・チェック（CRC）方式の
演算を行なって誤り訂正のためのフレームチェックシー
ケンス（FCS）を生成する。フラグ・コントロール回路3
5はオープニングフラグ（OF）、及びクロージングフラ
グ（CF）の両方を生成する（通常、両フラグは同一８ビ
ットパターンなので、両者を以下夫々“F"と記す）。ス
イッチ回路33及び34は所定タイミングで２入力データ
（フラグ）の一方を選択出力する。

次に、上記の構成のフレーム組立部30の動作について
説明する。前述した送信要求信号が第３図（Ｂ）に示す
如くハイレベルに変化すると（送信要求があると）、カ
ウントアウト信号は同図（Ｃ）に示す如く通常ハイレベ
ルであるから、第２図のAND出力信号が第３図（Ｄ）に
示す如くハイレベルに変化する。これにより、第４図の
フラグ・コントロール回路35はフラグｅ₁を発生して、
それをスイッチ回路34を通してシリアルフレームデータ
ライン70へ送出する。

この時フラグ・コントロール回路35は上記のフラグ送
出と同時に、CRC演算起動信号をイネーブルにし、CRC演
算回路32を起動する。これにより、上記送信データはCR
C演算回路32でCRC演算される一方、フラグｅ₁の送出終
了と同時にスイッチ回路34が切換わり、シリアル送信デ
ータ（第３図（Ａ）のａ₁）がスイッチ回路33,34を夫々
通してシリアルフレームデータライン70へ送出され始め
る。

CRC演算回路32はシリアル送信データ１フレーム分
（ここではａ₁）の終了に対応して端子71を介して入力
されるフレーム終結信号により、CRC演算を止め、そのC
RC演算結果を上記のシリアル送信データａ₁に続けて第
３図（Ｅ）にｅ₂で示す如くFCSとしてスイッチ回路33,3
4を介してシリアルフレームデータライン70へ送出す
る。そして、CRC演算回路32は上記のCRC演算結果送出完
了時、フラグ・コントロール回路35へCRC出力完了信号
を送出する。フラグ・コントロール回路35はこのCRC出
力完了信号のアクティブ検出により再びフラグを発生
し、スイッチ回路34を通して、上記のFCSに続けて第３
図（Ｅ）にｅ₃で示す如くシリアルフレームデータライ
ン70へクロージングフラグとして送出し、送出完了時カ
ウンタ42へのフレーム組立て終了信号を第３図（Ｆ）に
示す如くアクティブにする（ハイレベルにする）。この
ようにしてシリアルフレームデータライン70へ送出され
た第３図（Ｅ）に示すフレームデータは、スイッチ回路
41を通して出力される。

第４図に示す上記のカウンタ42は、スイッチ回路41及
びインターフレーム・スペーシング・キャラクタ発生回
路43と共に、第１図及び第２図に示すインターフレーム
・スペーシング・キャラクタ制御部40を構成している。
上記のカウンタ42は上記フレーム組立終了信号のアクテ
ィブを検出すると、第４図に示すインターフレーム・ス
ペーシング・キャラクタ発生回路43へのインターフレー
ム・スペーシング・キャラクタ送出要求信号をイネーブ
ルとし、第２図に示したAND回路51へのカウントアウト
信号を第３図（Ｃ）に示す如くディセーブルにする（ロ
ーレベルにする）。

インターフレーム・スペーシング・キャラクタ発生回
路43は上記のインターフレーム・スペーシング・キャラ
クタ送出要求信号のイネーブルにより、インターフレー
ム・スペーシング・キャラクタを発生すると共にスイッ
チ回路41を切換え、それまでのフレームデータに引続い
てインターフレーム・スペーシング・キャラクタをスイ
ッチ回路41を通して第２図の通信ラインインタフェース
部60へ送出する。

このとき、インターフレーム・スペーシング・キャラ
クタ発生回路43は、１つのインターフレーム・スペーシ
ング・キャラクタ（これは８ビットである）を送出する
毎にカウンタ42へのカウントダウン信号をアクティブに
する。この動作が繰り返され、インターフレーム・スペ
ーシング・キャラクタが指定された所定個数分発生出力
されると、カウンタ42のカウンタ値が“0"となり、カウ
ンタ42は第３図（Ｃ）に示す如くカウントアウト信号を
アクティブにする（ハイレベルにする）と共に、前記イ
ンターフレーム・スペーシング・キャラクタ送出要求信
号をディセーブルにする。

インターフレーム・スペーシング・キャラクタ発生回
路43は上記のインターフレーム・スペーシング・キャラ
クタ送信要求信号のディセーブルを検出すると、インタ
ーフレーム・スペーシング・キャラクタの送信を停止す
る。また、上記カウントアウト信号がアクティブになる
と、第２図に示すAND回路51の出力信号が第３図（Ｄ）
に示す如くアクティブになり、これによりフレーム組立
部30による前記フレーム組立動作が再び開始される。

以下、上記と同様の動作が繰り返されることにより、
第２図の通信ラインインタフェース部60から第３図
（Ｇ）に模式的に示す如く連続するフレームデータ中に
インターフレーム・スペーシング・キャラクタが挿入さ
れたフォーマットの通信ラインデータが取り出される。

このように、本実施例によれば、すべてハードウェア
回路構成により、インターフレーム・スペーシング・キ
ャラクタの発生や停止の制御が行なえるため、通信制御
用MPUの負荷とならず、しかもインターフレーム・スペ
ーシング・キャラクタの挿入が正確に行なえ、かつ、イ
ンターフレーム・スペーシングの時間計測を正確に行な
うことができる。

なお、上記の実施例ではHDLC制御手順に従うフレーム
構成のデータの送信制御回路について説明したが、本発
明はこれに限定されるものではなく、BSC（バイナリ・
シンクロナス・コミュニケーション）手順、SDLC（シン
クロナス・データ・リンク・コントロール）手順などに
も同様に本発明を適用することができる。

〔発明の効果〕

上述の如く、本発明によれば、ハードウェア回路によ
りインターフレーム・スペーシング・キャラクタの発生
と挿入が自動的に行なえるため、通信制御用MPUの負荷
となることなくインターフレーム・スペーシング・キャ
ラクタを正確に挿入できると共に、次のフレームを迅速
に切換出力でき、また同じインターフレーム・スペーシ
ング・キャラクタ制御部でインターフレームの発生と発
生／停止の制御ができるため、インターフレーム・スペ
ーシングの時間計測を正確に行なえる等の特長を有する
ものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一実施例の構成図、第３図は本発明の一実施例の動作説明用タイムチャー
ト、第４図は本発明の要部の一実施例の構成図、第５図は通信制御装置の一例の構成図、第６図は送信データの構成図、第７図は送信フレーム及びインターフレーム・スペーシ
ング・キャラクタを示す図である。図において、 20は並直列変換部、30はフレーム組立部、31は分岐回
路、32はCRC演算回路、33,34,41はスイッチ回路、35は
フラグ・コントロール回路、40はインターフレーム・ス
ペーシング・キャラクタ制御部、42はカウンタ、43はイ
ンターフレーム・スペーシング・キャラクタ発生回路、
50は制御回路、51はAND回路を示す。

Claims

【特許請求の範囲】

【請求項１】パラレルデータをシリアルデータに変換
し、所定の通信規約に基づいたフォーマットのフレーム
でのシリアルデータ転送を行なう送信制御回路におい
て、前記パラレルデータをシリアルデータに変換する並直列
変換部（20）と、制御信号入力により該並直列変換部（20）からのシリア
ルデータに所定のフラグを付加し、前記所定の通信規約
に基づいたフォーマットのフレームを組立てて送出開始
し、１フレームデータ送出終了時にフレーム組立て終了
信号を出力するフレーム組立部（30）と、該フレーム組立部（30）からのフレームデータを通過出
力させ、かつ、該フレーム組立て終了信号入力時点から
指定された個数分のインターフレーム・スペーシング・
キャラクタを送出するインターフレーム・スペーシング
・キャラクタ制御部（40）と、該インターフレーム・スペーシング・キャラクタ制御部
（40）から指定された個数分のインターフレーム・スペ
ーシング・キャラクタ送出終了時点でフレーム組立部
（30）に前記制御信号を入力し、再び前記フレームデー
タの出力を開始させる制御回路（50）と、を有することを特徴とする送信制御装置。
【請求項２】前記制御回路（50）は、送信要求信号と前
記インターフレーム・スペーシング・キャラクタ制御部
（40）からの前記インターフレーム・スペーシング・キ
ャラクタ送出終了信号とが同時に入力された時に前記制
御信号を出力するゲート回路（51）であることを特徴と
する請求項１記載の送信制御装置。
【請求項３】前記フレーム組立部（30）は、前記シリア
ルデータに対して所定の誤り訂正符号演算を行なう演算
回路（32）と、前記制御信号の入力時及び該誤り訂正符
号出力完了時に該演算回路（32）から入力される出力完
了信号の入力時にフラグを出力し、フレーム組立て終了
時に前記フレーム組立て終了信号を出力するフラグコン
トロール回路（35）と、該シリアルデータ、誤り訂正符
号及び該フラグを前記所定の通信規約に基づいたフォー
マットのフレームに時系列的に合成する合成手段（31,3
3,34）と、よりなることを特徴とする請求項１記載の送
信制御装置。
【請求項４】前記インターフレーム・スペーシング・キ
ャラクタ制御部（40）は、インターフレーム・スペーシ
ング・キャラクタを発生すると共に、該インターフレー
ム・スペーシング・キャラクタを１つ出力する毎にカウ
ントのための信号を出力するインターフレーム・スペー
シング・キャラクタ発生回路（43）と、前記フレーム組
立て終了信号の入力により該インターフレーム・スペー
シング・キャラクタ発生回路（43）をイネーブルとし、
該カウントのための信号入力毎に計数を行ない所定個数
計数するとインターフレーム・スペーシング・キャラク
タ送出終了を示す信号を出力するカウンタ（42）と、該
インターフレーム・スペーシング・キャラクタを前記フ
レーム組立部（30）からのフレームデータに時系列的に
合成する合成手段（41）と、よりなることを特徴とする
請求項１記載の送信制御装置。