JPH08237096A - 容量性負荷の駆動回路 - Google Patents
容量性負荷の駆動回路Info
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- JPH08237096A JPH08237096A JP7039690A JP3969095A JPH08237096A JP H08237096 A JPH08237096 A JP H08237096A JP 7039690 A JP7039690 A JP 7039690A JP 3969095 A JP3969095 A JP 3969095A JP H08237096 A JPH08237096 A JP H08237096A
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- switching element
- semiconductor switching
- terminal
- igbt
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Abstract
(57)【要約】
【目的】本発明は単純な回路構成にてシャープな出力波
形が得られる容量性負荷の駆動回路。 【構成】上側ＩＧＢＴのエミッタと下側ＩＧＢＴのコレ
クタの間にダイオードを有し、上側素子のゲートと下側
素子のコレクタを接続してなる回路構成において、下側
にもう一つのＩＧＢＴを有し、同ＩＧＢＴのコレクタを
上側ＩＧＢＴのエミッタに接続したことを特徴とする容
量性負荷の駆動回路。 【効果】本発明によれば、ダイオードの逆回復電流を抑
えることができるので、単純な回路構成にてシャープな
出力波形が得られる。
形が得られる容量性負荷の駆動回路。 【構成】上側ＩＧＢＴのエミッタと下側ＩＧＢＴのコレ
クタの間にダイオードを有し、上側素子のゲートと下側
素子のコレクタを接続してなる回路構成において、下側
にもう一つのＩＧＢＴを有し、同ＩＧＢＴのコレクタを
上側ＩＧＢＴのエミッタに接続したことを特徴とする容
量性負荷の駆動回路。 【効果】本発明によれば、ダイオードの逆回復電流を抑
えることができるので、単純な回路構成にてシャープな
出力波形が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、特にガス放電表示パネ
ル（プラズマディスプレーパネル）、あるいはエレクト
ロルミネッセンス表示パネル（ＥＬディスプレーパネ
ル）等のフラットディスプレーパネルの表示駆動に用い
られる高電圧の容量性負荷の駆動回路に関するものであ
る。
ル（プラズマディスプレーパネル）、あるいはエレクト
ロルミネッセンス表示パネル（ＥＬディスプレーパネ
ル）等のフラットディスプレーパネルの表示駆動に用い
られる高電圧の容量性負荷の駆動回路に関するものであ
る。
【０００２】
【従来の技術】従来、前記のようなフラットディスプレ
ーパネルの表示を行うために、特開昭59−15327 号公報
に記載のような駆動回路が用いられてきた。同回路にお
いて、下側のバイポーラトランジスタがオンすることに
より負荷電流が流れ込み、上側に配置したバイポーラト
ランジスタのベース端子と該バイポーラトランジスタの
エミッタ端子間に順方向に配置したダイオードに電流が
流れ、該バイポーラトランジスタのベースエミッタ間は
逆バイアスされるため、上側バイポーラトランジスタは
オフする。一方、下側バイポーラトランジスタがオフの
ときは、上側バイポーラトランジスタのベース端子に、
抵抗を介して電源が接続されているため、上側バイポー
ラトランジスタがオンする。同回路は、単純な回路構成
でパネルの表示駆動を可能にしている。
ーパネルの表示を行うために、特開昭59−15327 号公報
に記載のような駆動回路が用いられてきた。同回路にお
いて、下側のバイポーラトランジスタがオンすることに
より負荷電流が流れ込み、上側に配置したバイポーラト
ランジスタのベース端子と該バイポーラトランジスタの
エミッタ端子間に順方向に配置したダイオードに電流が
流れ、該バイポーラトランジスタのベースエミッタ間は
逆バイアスされるため、上側バイポーラトランジスタは
オフする。一方、下側バイポーラトランジスタがオフの
ときは、上側バイポーラトランジスタのベース端子に、
抵抗を介して電源が接続されているため、上側バイポー
ラトランジスタがオンする。同回路は、単純な回路構成
でパネルの表示駆動を可能にしている。
【０００３】一方、上記公報あるいは、特開昭59−1532
8 号公報に記載のような駆動回路は、出力波形のなまり
の改善と消費電力の低減を目的としている。ただし、使
用素子が多くなる回路構成となっている。
8 号公報に記載のような駆動回路は、出力波形のなまり
の改善と消費電力の低減を目的としている。ただし、使
用素子が多くなる回路構成となっている。
【０００４】
【発明が解決しようとする課題】上記従来技術によれ
ば、第１に出力波形になまりが生じること、第２に下側
のバイポーラトランジスタがオンした際に生じる上側バ
イポーラトランジスタのベース駆動用抵抗で消費する電
力が大きくなること、の２点に問題がある。
ば、第１に出力波形になまりが生じること、第２に下側
のバイポーラトランジスタがオンした際に生じる上側バ
イポーラトランジスタのベース駆動用抵抗で消費する電
力が大きくなること、の２点に問題がある。
【０００５】一方、従来技術では、使用素子が多い回路
構成となっている。これは、フラットパネル表示の駆動
回路としては４８０程度のチャンネル数を必要とするた
め、駆動回路の集積化を図るためにはチップ面積の増大
を招く恐れがある。
構成となっている。これは、フラットパネル表示の駆動
回路としては４８０程度のチャンネル数を必要とするた
め、駆動回路の集積化を図るためにはチップ面積の増大
を招く恐れがある。
【０００６】以上の点に鑑み、単純な回路構成にてシャ
ープな出力波形を得るために、スイッチング素子として
高速動作が可能な制縁ゲートバイポーラトランジスタ
（以下ＩＧＢＴと記す）を用いた回路構成が考えられる
が、やはり波形のなまりという問題を生じる。これにつ
いて図１及び図２により説明する。
ープな出力波形を得るために、スイッチング素子として
高速動作が可能な制縁ゲートバイポーラトランジスタ
（以下ＩＧＢＴと記す）を用いた回路構成が考えられる
が、やはり波形のなまりという問題を生じる。これにつ
いて図１及び図２により説明する。
【０００７】図１に、プラズマディスプレーパネル（以
下ＰＤＰと称す）を駆動する場合の回路構成を示す。Ｐ
ＤＰすなわち負荷１は、ガス放電管であり等価的に容量
性のツェナーダイオードとみなすことが出来る。従っ
て、下側ＩＧＢＴ２がオンした期間ｔ１において、そこ
に流れる電流（ｉｏ）は容量成分と直流電流成分の和で
表される。このときの波形を図２に示す。次に下側ＩＧ
ＢＴ２がオフしたとき、期間ｔ２では上側ＩＧＢＴ３が
オンする前に、負荷の特性とＩＧＢＴ２のテール特性に
より出力電圧が立ち上がる。期間ｔ３では、以前として
上側ＩＧＢＴ３がオンせず負荷のツェナー電圧が見え
る。これはダイオード４の逆回復特性を示しており、逆
回復が終了すると同時に上側ＩＧＢＴ３のゲート電圧が
抵抗５を介して与えられ、上側ＩＧＢＴ３がオンする様
になる。これが期間ｔ４である。
下ＰＤＰと称す）を駆動する場合の回路構成を示す。Ｐ
ＤＰすなわち負荷１は、ガス放電管であり等価的に容量
性のツェナーダイオードとみなすことが出来る。従っ
て、下側ＩＧＢＴ２がオンした期間ｔ１において、そこ
に流れる電流（ｉｏ）は容量成分と直流電流成分の和で
表される。このときの波形を図２に示す。次に下側ＩＧ
ＢＴ２がオフしたとき、期間ｔ２では上側ＩＧＢＴ３が
オンする前に、負荷の特性とＩＧＢＴ２のテール特性に
より出力電圧が立ち上がる。期間ｔ３では、以前として
上側ＩＧＢＴ３がオンせず負荷のツェナー電圧が見え
る。これはダイオード４の逆回復特性を示しており、逆
回復が終了すると同時に上側ＩＧＢＴ３のゲート電圧が
抵抗５を介して与えられ、上側ＩＧＢＴ３がオンする様
になる。これが期間ｔ４である。
【０００８】以上の現象が示す通り、ｉｏの直流電流成
分が大きいほどダイオード逆回復時間が延びるため電圧
波形の立ち上がりが遅くなり、シャープな出力波形が得
られなくなる。
分が大きいほどダイオード逆回復時間が延びるため電圧
波形の立ち上がりが遅くなり、シャープな出力波形が得
られなくなる。
【０００９】本発明の目的は、前述の問題に鑑み、単純
な回路構成にてシャープな出力波形が得られる、容量性
負荷の駆動回路を実現することにある。
な回路構成にてシャープな出力波形が得られる、容量性
負荷の駆動回路を実現することにある。
【００１０】
【課題を解決するための手段】図３を参照して課題を解
決するための手段を説明する。
決するための手段を説明する。
【００１１】従来の回路構成である図１において、下側
ＩＧＢＴ２とゲート及びエミッタ端子が共通なもう一つ
のＩＧＢＴ９を備え、かつこのＩＧＢＴ９のコレクタ端
子が上側ＩＧＢＴ３のエミッタ端子に接続した構成とす
る。これにより、負荷電流ｉｏの一部がＩＧＢＴ９によ
り分担されるので、ダイオード４に流れる電流を低減す
る働きがある。従って、ダイオードの逆回復特性の影響
を低減する効果がある。
ＩＧＢＴ２とゲート及びエミッタ端子が共通なもう一つ
のＩＧＢＴ９を備え、かつこのＩＧＢＴ９のコレクタ端
子が上側ＩＧＢＴ３のエミッタ端子に接続した構成とす
る。これにより、負荷電流ｉｏの一部がＩＧＢＴ９によ
り分担されるので、ダイオード４に流れる電流を低減す
る働きがある。従って、ダイオードの逆回復特性の影響
を低減する効果がある。
【００１２】
【作用】前記の手段によれば、下側ＩＧＢＴ２がオンか
らオフに移行する際に生じるダイオード４における逆回
復時の遅延を最小限に抑制する作用があるため、立ち上
がりが速いシャープな出力波形が得られる効果がある。
らオフに移行する際に生じるダイオード４における逆回
復時の遅延を最小限に抑制する作用があるため、立ち上
がりが速いシャープな出力波形が得られる効果がある。
【００１３】
【実施例】本発明の一実施例である回路の構成を図３に
示し説明する。
示し説明する。
【００１４】パルス電源８の出力が“Ｌ”のとき、下側
ＩＧＢＴ２及び９はオフである。このとき上側ＩＧＢＴ
３のゲート端子は抵抗５を介してフローティング電源７
に接続されているため定常的にオンの状態であり、負荷
１の両端子は同電位となっている。
ＩＧＢＴ２及び９はオフである。このとき上側ＩＧＢＴ
３のゲート端子は抵抗５を介してフローティング電源７
に接続されているため定常的にオンの状態であり、負荷
１の両端子は同電位となっている。
【００１５】次に、パルス電源出力が“Ｈ”となったと
き、下側ＩＧＢＴ２及び９はオン状態となる。このとき
ＩＧＢＴ２によりダイオード４を介して負荷１の容量分
により瞬時に充電電流が流れる。これによりＩＧＢＴ３
のゲートエミッタ間はダイオード４により順電圧降下分
逆バイアスされ、ＩＧＢＴ３はオフする。また、ＩＧＢ
Ｔ９はＩＧＢＴ２と同時にオンするが、ＩＧＢＴ２のコ
レクタ側の浮遊容量ＣｇｅとＩＧＢＴ９のコレクタ側に
ある浮遊容量（負荷１の容量成分）を比較して負荷１の
方が大きいため、双方の電位の過渡的推移は、（ＩＧＢ
Ｔ２のコレクタ電位）＜（ＩＧＢＴ９のコレクタ電位）
となりＩＧＢＴ３のゲート電圧はしきい値Ｖｔｈを越え
ないように動作する。従ってＩＧＢＴ３とＩＧＢＴ９の
同時オンによる貫通は生じない。
き、下側ＩＧＢＴ２及び９はオン状態となる。このとき
ＩＧＢＴ２によりダイオード４を介して負荷１の容量分
により瞬時に充電電流が流れる。これによりＩＧＢＴ３
のゲートエミッタ間はダイオード４により順電圧降下分
逆バイアスされ、ＩＧＢＴ３はオフする。また、ＩＧＢ
Ｔ９はＩＧＢＴ２と同時にオンするが、ＩＧＢＴ２のコ
レクタ側の浮遊容量ＣｇｅとＩＧＢＴ９のコレクタ側に
ある浮遊容量（負荷１の容量成分）を比較して負荷１の
方が大きいため、双方の電位の過渡的推移は、（ＩＧＢ
Ｔ２のコレクタ電位）＜（ＩＧＢＴ９のコレクタ電位）
となりＩＧＢＴ３のゲート電圧はしきい値Ｖｔｈを越え
ないように動作する。従ってＩＧＢＴ３とＩＧＢＴ９の
同時オンによる貫通は生じない。
【００１６】またパルス電源出力が“Ｈ”の定常状態で
は、負荷１はツェナー特性を持つため、ＩＧＢＴ２，Ｉ
ＧＢＴ９に電流が流れている状態である。
は、負荷１はツェナー特性を持つため、ＩＧＢＴ２，Ｉ
ＧＢＴ９に電流が流れている状態である。
【００１７】次に、パルス電源出力が“Ｈ”から“Ｌ”
に変化したときの動作について説明する。まず初めにＩ
ＧＢＴ２，ＩＧＢＴ９には前述のように電流が流れてい
る状態であり、当然ダイオード４にも電流が流れてい
る。ただし、ＩＧＢＴ２とＩＧＢＴ９はそのサイズ比に
より電流分担されている。下側ＩＧＢＴ２がオフすると
電流は瞬時にカットオフされるが、一般に知られるＩＧ
ＢＴのテール電流特性により電流は完全にカットオフさ
れずいくぶん残留する。この電流のためダイオード４に
は順電圧降下が残ったままであり、ＩＧＢＴ３はオンす
ることが出来ない。更に、ダイオードは逆回復特性によ
り瞬時に逆電圧をカットオフ出来ないことから、逆回復
の期間ＩＧＢＴ３のゲート電圧は上昇することが出来な
いのでＩＧＢＴ３はオフのままである。従って、ＩＧＢ
Ｔ３がオンを開始するのは、ダイオード４の逆回復終了
後、抵抗５を介してフローティング電源７の電圧がゲー
トに与えられた直後となる。
に変化したときの動作について説明する。まず初めにＩ
ＧＢＴ２，ＩＧＢＴ９には前述のように電流が流れてい
る状態であり、当然ダイオード４にも電流が流れてい
る。ただし、ＩＧＢＴ２とＩＧＢＴ９はそのサイズ比に
より電流分担されている。下側ＩＧＢＴ２がオフすると
電流は瞬時にカットオフされるが、一般に知られるＩＧ
ＢＴのテール電流特性により電流は完全にカットオフさ
れずいくぶん残留する。この電流のためダイオード４に
は順電圧降下が残ったままであり、ＩＧＢＴ３はオンす
ることが出来ない。更に、ダイオードは逆回復特性によ
り瞬時に逆電圧をカットオフ出来ないことから、逆回復
の期間ＩＧＢＴ３のゲート電圧は上昇することが出来な
いのでＩＧＢＴ３はオフのままである。従って、ＩＧＢ
Ｔ３がオンを開始するのは、ダイオード４の逆回復終了
後、抵抗５を介してフローティング電源７の電圧がゲー
トに与えられた直後となる。
【００１８】以上の動作で出力波形をシャープにするポ
イントとして、 １）ＩＧＢＴ２のテール電流を抑制すること。
イントとして、 １）ＩＧＢＴ２のテール電流を抑制すること。
【００１９】２）ダイオードの逆回復特性を速くするこ
と。
と。
【００２０】３）ＩＧＢＴ３のゲート抵抗である抵抗５
を小さくすること。
を小さくすること。
【００２１】があげられる。ただし、上記のうち３）は
抵抗５がＩＧＢＴ２がオンしているときの負荷となり消
費電力増大につながるため極端に小さくは出来ない。故
に、１）及び２）の工夫により効果を上げる必要があ
る。
抵抗５がＩＧＢＴ２がオンしているときの負荷となり消
費電力増大につながるため極端に小さくは出来ない。故
に、１）及び２）の工夫により効果を上げる必要があ
る。
【００２２】図１の実施例では、ダイオード４のバイア
ス電流を低減し、逆回復時間の減少を図るものである。
また、ＩＧＢＴ９とＩＧＢＴ２のサイズ比を負荷１の容
量成分とＩＧＢＴ３のゲートエミッタ間容量の比と同等
に選択することにより、すなわちＩＧＢＴ９のアクティ
ブ領域の面積をＩＧＢＴ２のそれ以上にすることによ
り、ＩＧＢＴ３とＩＧＢＴ９の貫通を生じることなく、
ダイオード４の電流を最小にできる。
ス電流を低減し、逆回復時間の減少を図るものである。
また、ＩＧＢＴ９とＩＧＢＴ２のサイズ比を負荷１の容
量成分とＩＧＢＴ３のゲートエミッタ間容量の比と同等
に選択することにより、すなわちＩＧＢＴ９のアクティ
ブ領域の面積をＩＧＢＴ２のそれ以上にすることによ
り、ＩＧＢＴ３とＩＧＢＴ９の貫通を生じることなく、
ダイオード４の電流を最小にできる。
【００２３】なお、ダイオードはショットキーバリアダ
イオードや電子線等の照射により高速な逆回復特性を持
つダイオードを使用すれば、より効果が大きい。更に、
上側ＩＧＢＴ３のゲート保護目的としてツェナーダイオ
ードを使用しても良い。
イオードや電子線等の照射により高速な逆回復特性を持
つダイオードを使用すれば、より効果が大きい。更に、
上側ＩＧＢＴ３のゲート保護目的としてツェナーダイオ
ードを使用しても良い。
【００２４】次に、図３における下側ＩＧＢＴ２，９を
横形ＩＧＢＴの断面構造で表した図を図４に示し、説明
する。図において、横形ＩＧＢＴの構造は、Ｎ−ＭＯＳ
トランジスタとＰＮＰバイポーラトランジスタの複合構
造となっている。Ｎ型基板２１の表面にＮ−ＭＯＳトラ
ンジスタを構成するサブストレート及びチャネル層とな
るＰ層２３を形成し、該Ｐ層２３内にソースとなるＮ+
層２４を形成する。該Ｎ+ 層２４はＩＧＢＴのＮエミッ
タに相当する。Ｐ層２３及びＮ+ 層２４は電極２７によ
りショートしている。該電極２７はＩＧＢＴのエミッタ
電極に相当する。ゲート電極２５はチャネル層となるＰ
層２３上に配されＮ−ＭＯＳトランジスタのゲートを構
成する。一方、ＰＮＰバイポーラトランジスタは、Ｐ層
２３とは別に、Ｎ型基板２１の表面上にＰ+ 層２２を形
成することにより、該Ｐ+ 層２２をＰエミッタ、Ｎ型基
板２１をＮベース、Ｐ層２３をコレクタとして構成され
る。なお、該Ｐ+ 層２２はＩＧＢＴのコレクタに相当す
る。
横形ＩＧＢＴの断面構造で表した図を図４に示し、説明
する。図において、横形ＩＧＢＴの構造は、Ｎ−ＭＯＳ
トランジスタとＰＮＰバイポーラトランジスタの複合構
造となっている。Ｎ型基板２１の表面にＮ−ＭＯＳトラ
ンジスタを構成するサブストレート及びチャネル層とな
るＰ層２３を形成し、該Ｐ層２３内にソースとなるＮ+
層２４を形成する。該Ｎ+ 層２４はＩＧＢＴのＮエミッ
タに相当する。Ｐ層２３及びＮ+ 層２４は電極２７によ
りショートしている。該電極２７はＩＧＢＴのエミッタ
電極に相当する。ゲート電極２５はチャネル層となるＰ
層２３上に配されＮ−ＭＯＳトランジスタのゲートを構
成する。一方、ＰＮＰバイポーラトランジスタは、Ｐ層
２３とは別に、Ｎ型基板２１の表面上にＰ+ 層２２を形
成することにより、該Ｐ+ 層２２をＰエミッタ、Ｎ型基
板２１をＮベース、Ｐ層２３をコレクタとして構成され
る。なお、該Ｐ+ 層２２はＩＧＢＴのコレクタに相当す
る。
【００２５】この様な構造の横形ＩＧＢＴにおけるオン
動作は、Ｎ−ＭＯＳトランジスタのゲートに正の電圧を
印加しチャネルを導通状態にすることにより、エミッタ
電極２７，Ｎ+ 層２４，Ｐ層２３の表面チャネル反転
層，Ｎ型基板２１及びＰ+ 層２２を介して電子電流が流
れる。この電子電流は、ＰＮＰバイポーラトランジスタ
のベース電流となりＰ+ 層２２よりＮ型基板２１にホー
ルが注入されＰ層２３を介してエミッタ電極２７にホー
ル電流として流れる。オフ動作は、ゲートに０Ｖ印加し
電子電流を遮断する。ゲートに０Ｖ印加後過渡的に残る
電子は、Ｐ+層２２を介して引き出される。一方ホール
は、電子電流が流れなくなるまでＰ+層２２より注入が
継続し余剰キャリアとなる。該ホールは、Ｐ層２３を通
ってエミッタ電極２７に引き出される。一般的に、ホー
ルの移動度は電子の１／３であるため、オフ時のスイッ
チング速度はホール電流の消滅に依存する。この現象が
前述したＩＧＢＴのテール電流である。
動作は、Ｎ−ＭＯＳトランジスタのゲートに正の電圧を
印加しチャネルを導通状態にすることにより、エミッタ
電極２７，Ｎ+ 層２４，Ｐ層２３の表面チャネル反転
層，Ｎ型基板２１及びＰ+ 層２２を介して電子電流が流
れる。この電子電流は、ＰＮＰバイポーラトランジスタ
のベース電流となりＰ+ 層２２よりＮ型基板２１にホー
ルが注入されＰ層２３を介してエミッタ電極２７にホー
ル電流として流れる。オフ動作は、ゲートに０Ｖ印加し
電子電流を遮断する。ゲートに０Ｖ印加後過渡的に残る
電子は、Ｐ+層２２を介して引き出される。一方ホール
は、電子電流が流れなくなるまでＰ+層２２より注入が
継続し余剰キャリアとなる。該ホールは、Ｐ層２３を通
ってエミッタ電極２７に引き出される。一般的に、ホー
ルの移動度は電子の１／３であるため、オフ時のスイッ
チング速度はホール電流の消滅に依存する。この現象が
前述したＩＧＢＴのテール電流である。
【００２６】テール電流を低減するため、Ｎ型基板２１
上にＮ+ 層２６を設けてＮ基板端子３０を取り出し、該
Ｎ基板端子３０をダイオード４のアノード側に接続した
ものが他の実施例である図５である。これにより、ＩＧ
ＢＴ２のコレクタ（Ｐ+ 層２２ａ）とＮ型基板２１間を
ダイオード４の順電圧降下分の電位差により逆バイアス
して、コレクタからのホールの注入を抑制することによ
り、オフ時のテール電流の減少を図るものである。な
お、図４においてＰ+ 層２２ａとＮ+ 層２６は接触して
なくてもよい。
上にＮ+ 層２６を設けてＮ基板端子３０を取り出し、該
Ｎ基板端子３０をダイオード４のアノード側に接続した
ものが他の実施例である図５である。これにより、ＩＧ
ＢＴ２のコレクタ（Ｐ+ 層２２ａ）とＮ型基板２１間を
ダイオード４の順電圧降下分の電位差により逆バイアス
して、コレクタからのホールの注入を抑制することによ
り、オフ時のテール電流の減少を図るものである。な
お、図４においてＰ+ 層２２ａとＮ+ 層２６は接触して
なくてもよい。
【００２７】図５の回路においては、下側ＩＧＢＴ９を
設けないでも、下側ＩＧＢＴ２のテール電流の低減によ
り出力波形をシャープにする効果が有る。
設けないでも、下側ＩＧＢＴ２のテール電流の低減によ
り出力波形をシャープにする効果が有る。
【００２８】回路構成の部品数低減を目的として、図４
におけるダイオード４を削除することも可能である。こ
の場合、Ｎ基板端子３０を上側ＩＧＢＴ３のゲートに接
続することにより、下側ＩＧＢＴの二つのコレクタ（２
２ａ，２２ｂ）間にダイオードが形成され、ダイオード
４と同様な効果が期待できる。
におけるダイオード４を削除することも可能である。こ
の場合、Ｎ基板端子３０を上側ＩＧＢＴ３のゲートに接
続することにより、下側ＩＧＢＴの二つのコレクタ（２
２ａ，２２ｂ）間にダイオードが形成され、ダイオード
４と同様な効果が期待できる。
【００２９】また、以下の条件を満たせば、Ｎ基板端子
を接続せずにダイオード４を削除することができる。図
３において、第１に、負荷１の容量成分がＩＧＢＴ３の
ゲートエミッタ間容量より大きいこと。これは、過渡時
に上側ＩＧＢＴ３のゲート電圧がエミッタ側の電圧より
常に先に立ち上がることにより、ダイオード４があると
きの動作と同様になる。第２に下側ＩＧＢＴ２がオン状
態のとき、下側IGBT9のコレクタ電圧より下側ＩＧＢＴ
２のコレクタ電圧を常に低くなるように設定すること。
これは上側ＩＧＢＴ３のゲート電圧が正にならないよう
にするものである。以上の回路構成によれば、ダイオー
ド４での逆回復動作による遅れを全く考慮する必要がな
いのでよりシャープな出力電圧が得られる。更に、Ｎ基
板端子３０を上側ＩＧＢＴ３のエミッタに接続すれば下
側ＩＧＢＴのテール電流を低減できる効果がある。
を接続せずにダイオード４を削除することができる。図
３において、第１に、負荷１の容量成分がＩＧＢＴ３の
ゲートエミッタ間容量より大きいこと。これは、過渡時
に上側ＩＧＢＴ３のゲート電圧がエミッタ側の電圧より
常に先に立ち上がることにより、ダイオード４があると
きの動作と同様になる。第２に下側ＩＧＢＴ２がオン状
態のとき、下側IGBT9のコレクタ電圧より下側ＩＧＢＴ
２のコレクタ電圧を常に低くなるように設定すること。
これは上側ＩＧＢＴ３のゲート電圧が正にならないよう
にするものである。以上の回路構成によれば、ダイオー
ド４での逆回復動作による遅れを全く考慮する必要がな
いのでよりシャープな出力電圧が得られる。更に、Ｎ基
板端子３０を上側ＩＧＢＴ３のエミッタに接続すれば下
側ＩＧＢＴのテール電流を低減できる効果がある。
【００３０】図６は、図３の回路を多チャンネルでモノ
リシック化したＩＣのパターンレイアウト例を示す。本
図の記号は図３と対応しているので記号の説明を省略す
る。各素子は各々基板分離を行っているが二つの下側Ｉ
ＧＢＴ２及び９は図４のように分離せずに形成されてい
る。従って構成素子数が少なくかつ二つの下側IGBTの基
板分離が不要なので、チップサイズの低減が図れる。
リシック化したＩＣのパターンレイアウト例を示す。本
図の記号は図３と対応しているので記号の説明を省略す
る。各素子は各々基板分離を行っているが二つの下側Ｉ
ＧＢＴ２及び９は図４のように分離せずに形成されてい
る。従って構成素子数が少なくかつ二つの下側IGBTの基
板分離が不要なので、チップサイズの低減が図れる。
【００３１】以上の実施例では使用する半導体スイッチ
ング素子がＩＧＢＴであるが、本発明はこれに限らずMO
SFETやバイポーラトランジスタ等他の半導体スイッチン
グ素子を用いてもよい。
ング素子がＩＧＢＴであるが、本発明はこれに限らずMO
SFETやバイポーラトランジスタ等他の半導体スイッチン
グ素子を用いてもよい。
【００３２】
【発明の効果】本発明によれば、ダイオードの逆回復電
流を最小限にできるので、また下側ＩＧＢＴのテール電
流を低減できるので、出力波形をシャープにする効果が
ある。
流を最小限にできるので、また下側ＩＧＢＴのテール電
流を低減できるので、出力波形をシャープにする効果が
ある。
【図１】従来技術による駆動回路である。
【図２】図１に示す回路の動作波形を示す図である。
【図３】本発明による一実施例を示す回路である。
【図４】図３の回路における下側ＩＧＢＴを、横形ＩＧ
ＢＴの断面構造で表した図である。
ＢＴの断面構造で表した図である。
【図５】本発明の他の実施例を示す回路である。
【図６】図３の回路を多チャンネルでモノリシック化し
たＩＣのパターンレイアウト例。
たＩＣのパターンレイアウト例。
１…負荷（ガス放電管等）、２…下側ＩＧＢＴ、３…上
側ＩＧＢＴ、４…ダイオード４、５…抵抗、６…高圧電
源、７…フローティング電源、８…パルス電源、９…も
う一つの下側ＩＧＢＴ、２０…絶縁膜、２１…Ｎ型基
板、２２ａ…Ｐエミッタ層（下側ＩＧＢＴ２のコレクタ
相当）、２２ｂ…Ｐエミッタ層（下側ＩＧＢＴ９のコレ
クタ相当）、２３…Ｐ層、２４…Ｎ+ 層、２５ａ…ゲ−
ト電極（下側ＩＧＢＴ２のゲート相当）、２５ｂ…ゲ−
ト電極（下側ＩＧＢＴ９のゲート相当）、２６…Ｎ型基
板取り出しのためのＮ+ 層、２７…エミッタ電極、３０
…Ｎ基板端子、３１…エミッタ端子、３２…ゲート端
子。
側ＩＧＢＴ、４…ダイオード４、５…抵抗、６…高圧電
源、７…フローティング電源、８…パルス電源、９…も
う一つの下側ＩＧＢＴ、２０…絶縁膜、２１…Ｎ型基
板、２２ａ…Ｐエミッタ層（下側ＩＧＢＴ２のコレクタ
相当）、２２ｂ…Ｐエミッタ層（下側ＩＧＢＴ９のコレ
クタ相当）、２３…Ｐ層、２４…Ｎ+ 層、２５ａ…ゲ−
ト電極（下側ＩＧＢＴ２のゲート相当）、２５ｂ…ゲ−
ト電極（下側ＩＧＢＴ９のゲート相当）、２６…Ｎ型基
板取り出しのためのＮ+ 層、２７…エミッタ電極、３０
…Ｎ基板端子、３１…エミッタ端子、３２…ゲート端
子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大関 正一 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内
Claims (6)
- 【請求項１】一方の主端子，他方の主端子、及び制御端
子を有する第１及び第２の半導体素子と、 第１の半導体スイッチング素子の一方の主端子と第２の
半導体スイッチング素子の他方の主端子との間に接続さ
れるとともに、第２の半導体スイッチング素子の他方の
主端子と制御端子との間に接続されるダイオードと、 第１の半導体スイッチング素子の他方の主端子と第２の
半導体素子の一方の主端子との間に電源が接続され、 第２の半導体スイッチング素子の一方の主端子と他方の
主端子との間に容量性負荷が接続され、 一方の主端子が第２の半導体スイッチング素子の他方の
主端子に接続され、他方の主端子が第１の半導体スイッ
チング素子の他方の主端子に接続される第３の半導体ス
イッチング素子を有することを特徴とする容量性負荷の
駆動回路。 - 【請求項２】請求項１において、第１及び第３の半導体
スッチング素子が同一半導体基板に形成されることを特
徴とする容量性負荷の駆動回路。 - 【請求項３】請求項１又は請求項２において、第１の半
導体スイッチング素子が絶縁ゲートバイポーラトランジ
スタであり、該絶縁ゲートバイポーラトランジスタの基
板端子が第２の半導体スイッチング素子の他方の主端子
に接続されることを特徴とする容量性負荷の駆動回路。 - 【請求項４】請求項１又は請求項２において、第３の半
導体スイッチング素子のアクティブ領域面積が第１の半
導体スイッチング素子のアクティブ領域面積以上である
ことを特徴とする容量性負荷の駆動回路。 - 【請求項５】一方の主端子，他方の主端子、及び制御端
子を有する第１及び第２の半導体素子を有し、第１の半
導体スイッチング素子の一方の主端子と第２の半導体ス
イッチング素子の他方の主端子とが接続され、 第１の半導体スイッチング素子の他方の主端子と第２の
半導体素子の一方の主端子との間に電源が接続され、 第２の半導体スイッチング素子の一方の主端子と他方の
主端子との間に容量性負荷が接続され、 一方の主端子が第２の半導体スイッチング素子の他方の
主端子に接続され、他方の主端子が第１の半導体スイッ
チング素子の他方の主端子に接続される絶縁ゲートバイ
ポーラトランジスタを有し、 第１の半導体スイッチング素子及び絶縁ゲートバイポー
ラトランジスタが同一半導体基板に形成され、 第１の半導体スイッチング素子または絶縁ゲートバイポ
ーラトランジスタの基板端子が第２の半導体スイッチン
グ素子の制御端子に接続されることを特徴とする容量性
負荷の駆動回路。 - 【請求項６】一方の主端子，他方の主端子、及び制御端
子を有する、絶縁ゲートバイポーラトランジスタ及び半
導体スイッチング素子と、 絶縁ゲートバイポーラトランジスタの一方の主端子と半
導体スイッチング素子の他方の主端子との間に接続され
るとともに、半導体スイッチング素子の他方の主端子と
制御端子との間に接続されるダイオードと、 を備え、 絶縁ゲートバイポーラトランジスタの他方の主端子と半
導体スイッチング素子の一方の主端子との間に電源が接
続され、 半導体スイッチング素子の一方の主端子と絶縁ゲートバ
イポーラトランジスタの他方の主端子との間に容量性負
荷が接続され、 絶縁ゲートバイポーラトランジスタの基板端子が半導体
スイッチング素子の他方の主端子に接続されることを特
徴とする容量性負荷の駆動回搭。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03969095A JP3238035B2 (ja) | 1995-02-28 | 1995-02-28 | 容量性負荷の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03969095A JP3238035B2 (ja) | 1995-02-28 | 1995-02-28 | 容量性負荷の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08237096A true JPH08237096A (ja) | 1996-09-13 |
| JP3238035B2 JP3238035B2 (ja) | 2001-12-10 |
Family
ID=12560054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03969095A Expired - Fee Related JP3238035B2 (ja) | 1995-02-28 | 1995-02-28 | 容量性負荷の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3238035B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064036A (ja) * | 2008-11-13 | 2009-03-26 | Hitachi Ltd | プラズマディスプレイ装置 |
| JP2009265682A (ja) * | 2009-06-29 | 2009-11-12 | Hitachi Ltd | 表示装置、ｐｄｐ表示装置及びその駆動回路 |
| JP2010092056A (ja) * | 2009-10-14 | 2010-04-22 | Hitachi Ltd | Ｐｄｐ表示装置 |
| JP2013017070A (ja) * | 2011-07-05 | 2013-01-24 | Denso Corp | 遅延回路 |
-
1995
- 1995-02-28 JP JP03969095A patent/JP3238035B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064036A (ja) * | 2008-11-13 | 2009-03-26 | Hitachi Ltd | プラズマディスプレイ装置 |
| JP2009265682A (ja) * | 2009-06-29 | 2009-11-12 | Hitachi Ltd | 表示装置、ｐｄｐ表示装置及びその駆動回路 |
| JP2010092056A (ja) * | 2009-10-14 | 2010-04-22 | Hitachi Ltd | Ｐｄｐ表示装置 |
| JP2013017070A (ja) * | 2011-07-05 | 2013-01-24 | Denso Corp | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3238035B2 (ja) | 2001-12-10 |
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