JPH0823546A - クロマ信号の位相制御装置 - Google Patents
クロマ信号の位相制御装置Info
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- JPH0823546A JPH0823546A JP15354694A JP15354694A JPH0823546A JP H0823546 A JPH0823546 A JP H0823546A JP 15354694 A JP15354694 A JP 15354694A JP 15354694 A JP15354694 A JP 15354694A JP H0823546 A JPH0823546 A JP H0823546A
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- clock
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Abstract
(57)【要約】
【目的】 ディジタルクロマ復調装置で必要となるクロ
ック位相を制御して、入力のクロマバースト信号に高精
度に位相同期させ、ディジタルクロマ復調装置との接続
を容易にさせる。 【構成】 バースト信号の絶対値を算出する絶対値回路
４と、それをサンプリング周波数（２ｆｓｃ）で２デー
タを加算する加算回路５または平均値演算回路または累
積和演算回路と、その最小値を検出する最小値検出部７
と、最小値を保持するラッチ９と、最小値検出部出力１
０とラッチ出力のいずれかを選択するセレクタ１１と、
位相の異なるクロックパルスを作成選択するクロック選
択部１４とを設けて、それら演算結果が最小となるよう
なクロックパルスを選択して、入力のクロマバースト信
号１５に高精度に位相同期させる。
ック位相を制御して、入力のクロマバースト信号に高精
度に位相同期させ、ディジタルクロマ復調装置との接続
を容易にさせる。 【構成】 バースト信号の絶対値を算出する絶対値回路
４と、それをサンプリング周波数（２ｆｓｃ）で２デー
タを加算する加算回路５または平均値演算回路または累
積和演算回路と、その最小値を検出する最小値検出部７
と、最小値を保持するラッチ９と、最小値検出部出力１
０とラッチ出力のいずれかを選択するセレクタ１１と、
位相の異なるクロックパルスを作成選択するクロック選
択部１４とを設けて、それら演算結果が最小となるよう
なクロックパルスを選択して、入力のクロマバースト信
号１５に高精度に位相同期させる。
Description
【０００１】
【産業上の利用分野】本発明は、映像信号のクロマ変調
や復調等のディジタルクロマ信号処理におけるクロマ信
号位相制御装置に関する。
や復調等のディジタルクロマ信号処理におけるクロマ信
号位相制御装置に関する。
【０００２】
【従来の技術】図５は従来のクロマ復調装置で使用して
いるクロマ信号位相制御回路を示している。従来、この
種のクロマ信号位相制御装置は、図５のようにバースト
信号同期するＰＬＬ回路３１とそれに同期したクロック
発生回路３２とそのクロックにより直角２相変調を行う
直角２相変調回路３３を備えており、ＰＬＬ回路３１で
入力のバースト信号に、クロック発生回路３２のクロッ
ク位相を同期させ、直角２相変調回路３３から色差信号
（Ｒ−Ｙ、Ｒ−Ｙ）を出力するという位相制御装置であ
った。
いるクロマ信号位相制御回路を示している。従来、この
種のクロマ信号位相制御装置は、図５のようにバースト
信号同期するＰＬＬ回路３１とそれに同期したクロック
発生回路３２とそのクロックにより直角２相変調を行う
直角２相変調回路３３を備えており、ＰＬＬ回路３１で
入力のバースト信号に、クロック発生回路３２のクロッ
ク位相を同期させ、直角２相変調回路３３から色差信号
（Ｒ−Ｙ、Ｒ−Ｙ）を出力するという位相制御装置であ
った。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の位相制御装置では、ＰＬＬ回路３１でロックさせた
バースト周波数（ｆｓｃ）で直角２相変調を行う全アナ
ログ方式のクロマ復調回路であるため、ディジタルクロ
マ復調装置で必要となるバースト信号（ｆｓｃ）に高精
度に位相同期した（４ｆｓｃ及び２ｆｓｃの周波数の）
クロックを得ることができないという問題があった。ま
た、アナログ方式の位相制御装置では、ディジタルクロ
マ復調装置を含めＬＳＩ化する場合、ディジタルクロマ
復調装置との接続部が複雑になり、ＬＳＩ化による部品
点数の削減や低価格化に限界があった。
来の位相制御装置では、ＰＬＬ回路３１でロックさせた
バースト周波数（ｆｓｃ）で直角２相変調を行う全アナ
ログ方式のクロマ復調回路であるため、ディジタルクロ
マ復調装置で必要となるバースト信号（ｆｓｃ）に高精
度に位相同期した（４ｆｓｃ及び２ｆｓｃの周波数の）
クロックを得ることができないという問題があった。ま
た、アナログ方式の位相制御装置では、ディジタルクロ
マ復調装置を含めＬＳＩ化する場合、ディジタルクロマ
復調装置との接続部が複雑になり、ＬＳＩ化による部品
点数の削減や低価格化に限界があった。
【０００４】本発明はこのような従来の問題を解決する
ものであり、ディジタルクロマ復調装置で必要となる
（４ｆｓｃ及び２ｆｓｃの）のクロック位相を制御で
き、ＬＳＩ化による部品点数の削減により低価格な優れ
たディジタルクロマ位相制御装置を提供することを目的
とするものである。
ものであり、ディジタルクロマ復調装置で必要となる
（４ｆｓｃ及び２ｆｓｃの）のクロック位相を制御で
き、ＬＳＩ化による部品点数の削減により低価格な優れ
たディジタルクロマ位相制御装置を提供することを目的
とするものである。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するために、バースト信号（ｆｓｃ）絶対回路とバース
ト信号の２倍のサンプリング周波数（２ｆｓｃ）でその
データを２データ加算する加算回路をその加算結果の最
小値を算出する最小値検出部とその最小値を保持してお
くラッチと垂直または水平映像期間ではラッチ出力を、
垂直または水平ブランキング期間最では最小値検出部出
力のいずれかを選択するセレクタと位相の異なるクロッ
クパルスを作成選択する選択部を設け、それら加算結果
が最小となるようなクロックパルスを、それら異なる位
相パルスの中から選択するようにしたものである。
するために、バースト信号（ｆｓｃ）絶対回路とバース
ト信号の２倍のサンプリング周波数（２ｆｓｃ）でその
データを２データ加算する加算回路をその加算結果の最
小値を算出する最小値検出部とその最小値を保持してお
くラッチと垂直または水平映像期間ではラッチ出力を、
垂直または水平ブランキング期間最では最小値検出部出
力のいずれかを選択するセレクタと位相の異なるクロッ
クパルスを作成選択する選択部を設け、それら加算結果
が最小となるようなクロックパルスを、それら異なる位
相パルスの中から選択するようにしたものである。
【０００６】また、バースト信号からサンプリングした
加算結果の精度を上げるために、上記の加算回路の代わ
りに、絶対値回路からのデータをサンプリング周波数
（２ｆｓｃ）でＮ個のデータを加算し平均値を算出する
演算回路を備えたものでもよい。
加算結果の精度を上げるために、上記の加算回路の代わ
りに、絶対値回路からのデータをサンプリング周波数
（２ｆｓｃ）でＮ個のデータを加算し平均値を算出する
演算回路を備えたものでもよい。
【０００７】さらに、バースト信号からサンプリングし
た加算結果の精度を上げるために、上記の加算回路の代
わりに、絶対値回路からのデータをサンプリング周波数
（２ｆｓｃ）でＮ個のデータの累積和を算出する演算回
路を備えたものでもよい。
た加算結果の精度を上げるために、上記の加算回路の代
わりに、絶対値回路からのデータをサンプリング周波数
（２ｆｓｃ）でＮ個のデータの累積和を算出する演算回
路を備えたものでもよい。
【０００８】
【作用】したがって、本発明によれば、クロマ絶対値回
路からのデータを２ｆｓｃで加算し、その結果が最小に
なるよう、あらかじめ用意したバースト信号に同期した
３〜３０ｎＳ毎に位相の異なるパルス（４ｆｓｃ）の中
から選択することにより、ディジタルクロマ復調装置で
必要となる入力のクロマバースト信号に高精度に位相同
期した４ｆｓｃのクロックを得ることができる。
路からのデータを２ｆｓｃで加算し、その結果が最小に
なるよう、あらかじめ用意したバースト信号に同期した
３〜３０ｎＳ毎に位相の異なるパルス（４ｆｓｃ）の中
から選択することにより、ディジタルクロマ復調装置で
必要となる入力のクロマバースト信号に高精度に位相同
期した４ｆｓｃのクロックを得ることができる。
【０００９】また加算回路の代わりに、平均値演算回路
または累積和演算回路を使用することによって位相検出
精度を上げることができる。
または累積和演算回路を使用することによって位相検出
精度を上げることができる。
【００１０】
【実施例】図１は本発明の実施例の構成を示すブロック
図で、図２はその発明を使用したディジタルクロマ復調
装置全体のブロック図である。図３はディジタルクロマ
信号位相制御装置における最小値検出部の詳細な回路図
である。図４はディジタルクロマ信号位相制御装置にお
けるクロック選択部の詳細な回路図である。
図で、図２はその発明を使用したディジタルクロマ復調
装置全体のブロック図である。図３はディジタルクロマ
信号位相制御装置における最小値検出部の詳細な回路図
である。図４はディジタルクロマ信号位相制御装置にお
けるクロック選択部の詳細な回路図である。
【００１１】図１において、クロマ絶対値回路４はディ
ジタル化したクロマ信号１を入力として、出力は加算回
路５に接続されている。最小値検出部７は加算回路５の
加算結果６を入力として２つの出力がそれぞれラッチ９
とセレクタ１１に接続されている。
ジタル化したクロマ信号１を入力として、出力は加算回
路５に接続されている。最小値検出部７は加算回路５の
加算結果６を入力として２つの出力がそれぞれラッチ９
とセレクタ１１に接続されている。
【００１２】セレクタ１１は最小値検出部７の出力であ
るコード１０とラッチ９の出力のいずれかを切り換え信
号１２に従って選択するもので、その出力であるクロッ
ク選択コード１３がクロック選択部１４へ送られる。ク
ロック選択部１４はクロック（４ｆｓｃ）３から作成し
た位相の異なるパルスをクロック選択コード１３に従っ
て選択し、その出力の選択クロックパルス２がＡＤ変換
器１６へ接続されている。
るコード１０とラッチ９の出力のいずれかを切り換え信
号１２に従って選択するもので、その出力であるクロッ
ク選択コード１３がクロック選択部１４へ送られる。ク
ロック選択部１４はクロック（４ｆｓｃ）３から作成し
た位相の異なるパルスをクロック選択コード１３に従っ
て選択し、その出力の選択クロックパルス２がＡＤ変換
器１６へ接続されている。
【００１３】図２は本発明が、ディジタルクロマ復調装
置の中で使用された時の構成を示すもので、クロマ信号
１５はバーストＰＬＬ回路２２とＡＤ変換器１６に接続
され、ディジタル化したクロマ信号１がディジタルクロ
マ位相制御回路２１に入力され、クロックパルス発生部
２３からのクロック（４ｆｓｃ）３の位相を選択制御
し、その選択クロック２がＡＤ変換器１６に与えられ
る。
置の中で使用された時の構成を示すもので、クロマ信号
１５はバーストＰＬＬ回路２２とＡＤ変換器１６に接続
され、ディジタル化したクロマ信号１がディジタルクロ
マ位相制御回路２１に入力され、クロックパルス発生部
２３からのクロック（４ｆｓｃ）３の位相を選択制御
し、その選択クロック２がＡＤ変換器１６に与えられ
る。
【００１４】次に上記実施例の動作について説明する。
上記実施例において、切り換え信号１２によって選択さ
れた垂直または水平ブランキング期間では、最小値検出
部７のカウンタ２６からコード１０がセレクタ１１によ
って選択され、その結果コード１０に対応したある位相
Ｐの選択クロックパルス（４ｆｓｃ）２がクロック選択
部１４からＡＤ変換器１６へ出力される。その選択クロ
ック２によってクロマ信号１５がＡＤ変換器１６でディ
ジタル化され、そのディジタル化されたクロマ信号１か
らクロマ絶対値回路４でバースト信号の絶対値を算出
し、バースト信号周波数（ｆｓｃ）の２倍のサンプリン
グ周波数に相当する周波数（２ｆｓｃ）でその絶対値を
加算回路５で加算し、その結果をＡ（Ｐ）としてラッチ
２４に保持し、次にセレクタ１１によって選択された別
の位相Ｐ＋１の選択クロックパルス（４ｆｓｃ）２をＡ
Ｄ変換器１６へ与え、同様に加算し、結果をＡ（Ｐ＋
１）としてラッチ２５に保持し、コンパレータ２８によ
ってラッチ２４とラッチ２５の結果を比較し、セレクタ
２７により小さい方のデータをラッチ２４に保持させ
る。ここでラッチ２４及び２５とセレクタ２７は加算結
果とクロック選択部１４で使用するクロック選択コード
１３の２種のデータを保持する回路である。以上の動作
を繰り返して、最小値に対応するクロック選択コード１
３を求め、その値をラッチ９にセットする。
上記実施例において、切り換え信号１２によって選択さ
れた垂直または水平ブランキング期間では、最小値検出
部７のカウンタ２６からコード１０がセレクタ１１によ
って選択され、その結果コード１０に対応したある位相
Ｐの選択クロックパルス（４ｆｓｃ）２がクロック選択
部１４からＡＤ変換器１６へ出力される。その選択クロ
ック２によってクロマ信号１５がＡＤ変換器１６でディ
ジタル化され、そのディジタル化されたクロマ信号１か
らクロマ絶対値回路４でバースト信号の絶対値を算出
し、バースト信号周波数（ｆｓｃ）の２倍のサンプリン
グ周波数に相当する周波数（２ｆｓｃ）でその絶対値を
加算回路５で加算し、その結果をＡ（Ｐ）としてラッチ
２４に保持し、次にセレクタ１１によって選択された別
の位相Ｐ＋１の選択クロックパルス（４ｆｓｃ）２をＡ
Ｄ変換器１６へ与え、同様に加算し、結果をＡ（Ｐ＋
１）としてラッチ２５に保持し、コンパレータ２８によ
ってラッチ２４とラッチ２５の結果を比較し、セレクタ
２７により小さい方のデータをラッチ２４に保持させ
る。ここでラッチ２４及び２５とセレクタ２７は加算結
果とクロック選択部１４で使用するクロック選択コード
１３の２種のデータを保持する回路である。以上の動作
を繰り返して、最小値に対応するクロック選択コード１
３を求め、その値をラッチ９にセットする。
【００１５】次に、垂直または水平映像期間では、切り
換え信号１２によってラッチ９に保持されている最小値
を、セレクタ１１で選択し、最小値となるある位相のク
ロックパルス（４ｆｓｃ）２をＡＤ変換器１６へ与え
る。
換え信号１２によってラッチ９に保持されている最小値
を、セレクタ１１で選択し、最小値となるある位相のク
ロックパルス（４ｆｓｃ）２をＡＤ変換器１６へ与え
る。
【００１６】このように、上記実施例によれば、ＡＤ変
換器１６で使用するクロックパルス（４ｆｓｃ）２を高
精度に入力のバースト信号に位相同期することができる
という効果を有する。また、クロマ位相制御装置を含め
たディジタルクロマ復調装置全体のＬＳＩ化が可能にな
るという利点を有する。
換器１６で使用するクロックパルス（４ｆｓｃ）２を高
精度に入力のバースト信号に位相同期することができる
という効果を有する。また、クロマ位相制御装置を含め
たディジタルクロマ復調装置全体のＬＳＩ化が可能にな
るという利点を有する。
【００１７】図４はディジタルクロマ信号位相制御装置
におけるクロック選択部の詳細な回路例で、セレクタ３
０は、遅延ゲート２９をそれぞれ異なる段数通し、セレ
クタ３０の入力に接続し、その位相の異なるパルス（４
ｆｓｃ）の中からクロック選択コード１３によって選択
されるクロックパルス２を選択出力する。
におけるクロック選択部の詳細な回路例で、セレクタ３
０は、遅延ゲート２９をそれぞれ異なる段数通し、セレ
クタ３０の入力に接続し、その位相の異なるパルス（４
ｆｓｃ）の中からクロック選択コード１３によって選択
されるクロックパルス２を選択出力する。
【００１８】なお、上記実施例では、図１において加算
回路５を用いたが、加算回路５の代わりに、平均値演算
回路または累積和演算回路を使用してもよい。この場合
さらに位相検出精度を上げることができる。
回路５を用いたが、加算回路５の代わりに、平均値演算
回路または累積和演算回路を使用してもよい。この場合
さらに位相検出精度を上げることができる。
【００１９】
【発明の効果】本発明は上記実施例より明らかなよう
に、バースト信号（ｆｓｃ）絶対値回路とバースト信号
の２倍のサンプリング周波数（２ｆｓｃ）でそのデータ
を２データ加算する加算回路または平均値演算回路また
は累積和演算回路とその演算結果の最小値を算出する最
小値検出部とその最小値を保持しておくラッチと最小値
検出部出力のいずれかを選択するセレクタと位相の異な
るクロックパルスを作成選択する選択部を設けているた
め、それら演算結果が最小となるようなクロックパルス
（４ｆｓｃ）を、選択することができ、その結果入力の
クロマバースト信号に高精度に位相同期することができ
るという効果を有する。
に、バースト信号（ｆｓｃ）絶対値回路とバースト信号
の２倍のサンプリング周波数（２ｆｓｃ）でそのデータ
を２データ加算する加算回路または平均値演算回路また
は累積和演算回路とその演算結果の最小値を算出する最
小値検出部とその最小値を保持しておくラッチと最小値
検出部出力のいずれかを選択するセレクタと位相の異な
るクロックパルスを作成選択する選択部を設けているた
め、それら演算結果が最小となるようなクロックパルス
（４ｆｓｃ）を、選択することができ、その結果入力の
クロマバースト信号に高精度に位相同期することができ
るという効果を有する。
【図１】本発明の実施例におけるディジタルクロマ信号
位相制御装置の概略ブロック図
位相制御装置の概略ブロック図
【図２】その本発明を使用したディジタルクロマ復調装
置全体のブロック図
置全体のブロック図
【図３】本発明の第１の実施例における最小値検出部の
詳細な回路図
詳細な回路図
【図４】本発明の第１の実施例におけるクロック選択部
の詳細な回路図
の詳細な回路図
【図５】従来のクロマ復調装置の概略ブロック図
１ ディジタルクロマ信号 ２ 選択クロックパルス（４ｆｓｃ） ３ クロック４ｆｓｃ ４ クロマ絶対値回路 ５ 加算回路 ６ 加算結果 ７ 最小値検出部 ８ 最小時のコード ９ ラッチ １０ コード １１ セレクタ １２ 切り換え信号 １３ クロック選択コード １４ クロック選択部 １５ クロマ信号 １６ ＡＤ変換器 １７ バッファ １８ 色差信号（Ｒ−Ｙ） １９ バッファ ２０ 色差信号（Ｂ−Ｙ） ２１ ディジタルクロマ信号位相制御回路 ２２ バーストＰＬＬ ２３ クロックパルス発生回路 ２４ ラッチ ２５ ラッチ ２６ カウンタ ２７ セレクタ ２８ コンパレータ ２９ 遅延ゲート ３０ セレクタ ３１ バーストＰＬＬ ３２ クロック発生回路 ３３ 直角２相変調
Claims (3)
- 【請求項１】 バースト信号の絶対値を算出する絶対値
回路と、それを前記バースト信号の２倍の周波数のサン
プリング周波数で２データを加算する加算回路と、その
最小値を検出する最小値検出部と、最小値を保持するラ
ッチと、最小値検出部出力とラッチ出力のいずれかを選
択するセレクタと、位相の異なるクロックパルスを作成
選択する選択部とを備えたディジタルクロマ信号位相制
御装置。 - 【請求項２】 請求項１において、前記加算回路、前記
絶対値回路からのデータを前記サンプリング周波数（２
ｆｓｃ）でＮ個のデータを加算し平均値を算出する演算
回路であることを特徴とするクロマ信号位相制御装置。 - 【請求項３】 請求項１において、前記加算回路が、前
記絶対値回路からのデータを前記サンプリング周波数で
Ｎ個のデータの累積和を算出する演算回路であることを
特徴とするクロマ信号位相制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15354694A JP3252606B2 (ja) | 1994-07-05 | 1994-07-05 | ディジタルクロマ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15354694A JP3252606B2 (ja) | 1994-07-05 | 1994-07-05 | ディジタルクロマ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0823546A true JPH0823546A (ja) | 1996-01-23 |
| JP3252606B2 JP3252606B2 (ja) | 2002-02-04 |
Family
ID=15564879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15354694A Expired - Fee Related JP3252606B2 (ja) | 1994-07-05 | 1994-07-05 | ディジタルクロマ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3252606B2 (ja) |
-
1994
- 1994-07-05 JP JP15354694A patent/JP3252606B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3252606B2 (ja) | 2002-02-04 |
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Legal Events
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