JPS63262967A - デイジタル位相同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テレビジョン等の水平同期信号に位相同期し
た整数倍のクロックを発生させる位相同期装置に関する
ものであり、特にアナログ複合映像信号をディジタル信
号に変換した後、ディジタル位相同期ループにより水平
同期信号に同期したクロックを発生させるディジタル位
相同期装置に関するものである。

従来の技術 近年、半導体技術の急速な進歩により、半導体集積回路
の高速大容量化が進み、音声信号、映像信号のようなア
ナログ信号までディジタルＬＳＩによって処理されるよ
うになってきている。

最近では、カラーテレビジ言ンの内部の映像信号処理、
同期信号処理等が実現されている。それらの多くはクロ
ックをカラーバースト周波数の４倍に同期させて処理を
行なうもので、色信号の復調は簡単であるが、今後のフ
レームメモリ、フィールドメモリを応用した多機能化対
応、ＶＴＲ信号のフレームメモリを用いた多機能化対応
を考えると、クロックを水平同期信号に同期させる方が
扱いやすい。ここでは、アナログ方式で水平同期信号に
同期したクロックを発生させる方法について第６図を用
いて説明する。

複合映像信号は端子１に加えられ、低域フィルタ３で雑
音及び色信号成分が抑圧され、同期分離回路４で同期信
号が分離される。位相比較回路６は同期信号と水平カウ
ンタ１ｏでクロックを分周して発生する水平パルスとの
位相比較を行ない、誤差出力はループフィルタ６で平滑
され、電圧制御発振器７でクロックを発生する。クロッ
ク出力９ｏは水平カウンタを駆動し、位相同期ループを
構成している。

発明が解決しようとする問題点 しかしながら上記のような構成では、水平カウンタを除
きアナログ回路を使用しているため、今後の映像機器の
ディジタル化、ＬＳＩ化には適しておらず、全ディジタ
ルの安定な位相同期装置の開発が望まれていた。

本発明は上記問題点に鑑み、ディジタル位相同期ループ
により入力された映像信号の水平同期信号の整数倍に同
期したクロックを発生することのできる半導体ＬＳＩ化
が可能なディジタル位相同期装置を提供するものである
。

本発明はまたビデオテープレコーダ等の非正規な映像信
号でも水平同期信号の整数倍に同期したクロックや水平
同期信号を発生することのできるディジタル位相同期装
置を提供するものである。

問題点を解決するだめの手段 この目的を達成するために本発明のディジタル位相同期
装置は、入力映像信号をＡ／Ｄ変換器によりディジタル
化し、低域フィルタ、同期分離回路１位相比較回路、ル
ープフィルタ、ディジタル発振回路、Ｄ／Ａ変換回路と
位相同期ループの主要回路をディジタル化し、さらにア
ナログ位相同期ループによるクロック発生回路を具備す
るという構成を備えたものである。

作用 本発明は上記した構成によって、大部分がディジタル化
され半導体ＬＳＩ化が可能となυ、また主要部をディジ
タル化することにより安定度の向上が図られ、アナログ
位相同期ループによりクロツク発生を行なうことにより
ディジタル回路のみでは不可能な高精度なりロック位相
を実現している。

実施例 以下本発明の一実施例のディジタル位相同期装置につい
て、図面を参照しながら説明する。第１図は本発明の一
実施例におけるディジタル位相同期装置の基本システム
構成を示すブロック図である。基本的な構成要素は第６
図と同様であり、同じ番号で示しである。第１図におい
て、１はアナログ複合映像信号の入力端子、２はム／Ｄ
変換回路、３は低域フィルタ、４は同期分離回路、６は
位相比較回路、６はループフィルタ、７はディジタル発
振回路、８はＤ／Ａ変換回路、９はクロック発生回路、
１ｏは固定分周比の水平カウンタである。９１．９２．
９３はクロック発生回路９の内部構成を示すもので各々
、位相比較回路、電圧制御発振器１分周回路であり、入
力信号８０の周波数に追従してクロック９０を発生する
。

第２図ａ、ｂ、ｃは、第１図の各ブロックの内部構成を
示すものである。ここでは具体的にクロック周波数を１
３．５ＭＨｚとした場合の具体的な回路構成を示してい
る。また第３図は第２図すに示す位相比較回路５の動作
を示すタイミング図である。

以下第１図、第２図、第３図を用いて本実施例の動作を
説明する。

第２図ａにおいて、３は低域フィルタであり、ココテｉ
ｄ伝達関ａ　Ｈ（Ｚ）＝（１＋Ｚ−’）２（１＋Ｚ−２
）２（１＋ｒ’＋ｒ２）となっておシ、クロック周波数
は１３．５　Ｍ）ｈであるから、６．７５　Ｍ）ｈ　、
　３．３７５　Ｍ１４　、４．５　Ｍ）ｈを抑圧し、１
Ｍ−程度のカットオフをもつ。３１は単位遅延素子、３
２は加算器である。ム／Ｄ変換されたディジタル複合映
像信号２ｏの色信号成分、高域雑音は十分抑圧され、３
ｏに出力される。４は同期分離回路であり、映像信号３
ｏからペデスタルレベル４１を減算しキャリーにより正
負を判断し、マルチプレクサ４２により輝度信号部分を
カットすれば、同期信号４０が得られる。

第２図すにおいて６は位相比較回路であり、６１は精密
な位相比較を行う累算器である。第３図で動作を説明す
るとまず水平カウンタ１０からのクリアパルス６５によ
り累算器をクリアしイネーブルパルス５３の期間中同期
信号４０の累算を行なう。選択パルス６４によりイネー
ブルパルス５３の後半は同期信号に−ｙを乗じた値を累
算する。

累算器出力は６２のようになシイネーブルパルス５３の
後縁でラッチすることにより位相比較出力が得られる。

加算、減算の時間は例えば６クロツクと１２クロツクで
あり、６クロツクの加算が同期信号４ｏの前縁部に一致
すれば、位相比較出力は零となり、同期信号４ｏと水平
カウンタ１０のタイミングをずらせて計算した位相比較
特性は５６のようになシ、零付近では使える。この位相
比較特性は同期信号の前縁検出型であるので垂直同期信
号期間でも正常な動作を行なう。一方、第１〜８クロツ
クよシ外部の粗い位相比較のためにまず同期信号４０を
その％振幅でスライスし、同期信号パルスを取出し、雑
音除去のためディジタル単安定回路６７を通して水平カ
ウンタ１０の出力をラッチする。さらにリミッタを通し
て、精密な位相比絞出力と切換えることによりー水平周
期に渡る位相比較特性を得ている。

６はループフィルタであり比例項はＫｐ、積分ている。

ｆＨは水平パルスでありループフィルタの出力６ｏは水
平パルス毎に補正される。

第２図Ｃで７はディジタル発振回路であり、安定な水晶
周波数（ここでは２４．５５７６ＭＨｚ）で動作してい
る。６１は周波数設定データ（ここでは、ｅ、　７５／
２４．５７６　−２）２をループフィルタ出力６０に加
算するための加算器であり、それを７２のラッチで記憶
し一水千周期の間その周波数で発振する。

７３と７４が累算器型の発振回路であり、出；／７７０
はディジタルのこぎり波データとなる。−水平期間で数
ｎ　！！６０以下の精度に抑えるためには２０ビット長
程度が必要となる。

８はＤ／Ａ変換回路であり、まず、８１の排他的論理和
（ＩＣＸ０Ｒ）により三角波に変換してからＤ／Ａ変換
している。出力は６．７５Ｍ）ｌｚの三角波であるが低
域フィルタにより正弦波に近くなる。

９はアナログ位相同期回路であり、連続入力があるから
ダイナミックレンジに余裕をもたせておけばバラツキも
吸収できる。例えばＮＥ５６４等を用いても構成でき、
また、ワンチップＩＣ化も可能である。Ｄ／Ａ変換後の
低域フィルタとアナログ位相同期ループの帯域特性によ
り、発生クロックは十分な位相精度を持つことができる
。

以上のように本実施例によれば、位相同期ループの主要
部をディジタル化することにより、ＬＳＩ化が可能とな
シ、またループ応答特性はアナログ位相同期ループと同
様であるが、ディジタルの特性を生かした高精度化や高
安定化、特性の適応制御が可能となる。

以下本発明の第２の実施例について図面を参照しながら
説明する。基本的なシステム構成は第１図と同じである
ので省略し、位相比較回路５だけが異なるので、第４図
、第６図に従って位相比較回路６の第２の実施例につい
て説明する。

第２図すに示す位相比較回路５は前縁検出型であり正負
非対称の演算を行なっているので、ノイズバランスが悪
いという欠点があった。これは弱電界等でノイズが入っ
た場合ノイズの影響が出力に現れたり、ム／Ｄ変換回路
の入力でクランプレベルの変動等があるとそのまま出力
に現われてしまうという好ましくない現象である。

第４図に示す位相比較回路は上記の欠点がない回路であ
り、第６図はタイミング図である。

同期信号人力４ｏは、正負極性をセレクト信号５４で選
択され累算器６１に加えられる。累算器６１はクリアパ
ルス５６でクリアされ同期信号よシも広い幅をもつイネ
ーブルパルス５３の期間累算を継続する。イネーブルパ
ルス６３の中央でセレクトパルス５４の極性が反転する
ので累′算器出力は６２のようになυ、イネーブルパル
スの後縁で累算器出力をラッチすれば位相比較出力が得
られる。セレクトパルス６４が同期信号４０の中央にな
った時に位相比較出力は零となシ、イネーブルパルス６
３が８０クロック幅の時±３．８μｓｅｃの直線性を持
つ。

第２図すと異なるのは、正負のゲインが同じということ
と、全同期信号を使うということであるっその結果ノイ
ズバランスが良くなり、入力に直流オフセットが発生し
ても位相比較出力では打消されて誤差として出てこない
。また、位相比較出力の直線性が良いので切換える必要
はなく単独で使用でき、回路も簡単になるという長所が
ある。

なお上記の説明ではクロックは１３．５ＭＨｚとしたの
で、水平カウンタの分周比はＮＴＳＣ時８６８゜ＰＡＬ
時８６４である。別の周波数のクロックを実施例の回路
で発生することはもちろん可能であり、その場合には水
平カウンタ、低域フィルタ、ディジタル発振回路等必要
な修正を加えることにより対応できる。

発明の効果 以上のよ゛うに本発明は、低域フィルタ、同期分離回路
１位相比較回路、ディジタル発振回路、水平カウンタと
いうテレビシロン受像機等のクロック発生に必要な水平
位相同期ループの主要構成要素をディジタル化し、Ｄ／
Ａ変換回路、アナログ位相同期によるクロック発生回路
を設けることにより、半導体ＬＳＩ化が可能となり、安
定度の向上、精度の向上、制御特性の向上等が図られ、
映像信号処理用ＬＳＩと組合せてワンチップ化も図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタル位相同期
装置の基本システム構成を示すブロック図、第２図念テ
基〒啼は第１図の各ブロックの内部構成を示すロジック
図、第３図は第２図すに示す位相比較回路の動作を示す
タイミング図、第４図は位相比較回路の第２の実施例を
示すブロック図、第６図は第４図の動作を示すタイミン
グ図、第６図は従来例のアナログ位相同期回路のブロッ
ク図である。 １・・・・・・複合映像信号入力端子、２・・・・・・
ム／Ｄ変換回路、３・・・・・・低域フィルタ、４・・
・・・・同期分離回路、６・・・・・・位相比較回路、
６・・・・・・ループフィルタ、７・・・・・・ディジ
タル発振回路、８・・・・・・Ｄ／Ａ変換回路、９・・
・・・・クロック発生回路、１０・・・・・・水平カウ
ンタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
３　図 第４図 第５図 １ハ ＣＬＩパルス　　　　　ｄ５ 嬉６図

Claims (9)

【特許請求の範囲】
1. （１）発生されたクロックによりＡ／Ｄ変換されたディ
   ジタル複合映像信号から低域フィルタおよび同期分離回
   路により同期信号を分離し、その水平同期信号と、発生
   されたクロックを分周する水平カウンタにより作られた
   水平タイミングパルスとの位相比較を行う位相比較回路
   と、位相比較回路の誤差出力を演算してループ応答を決
   快するループフィルタと、ループフィルタの出力により
   周波数が制御されるディジタル発振回路と、その出力を
   アナログ電圧に変換するＤ／Ａ変換回路と、アナログ位
   相同期回路により入力された周波数の整数倍のクロック
   を発生するクロック発生回路とにより位相同期ループを
   構成し、入力された複合映像信号中の水平同期信号に位
   相同期した整数倍の周波数のクロックを発生することを
   特徴とするディジタル位相同期装置。
2. （２）低域フィルタは、その伝達関数が少なくとも（１
   ＋Ｚ＾−＾１）＾２（１＋Ｚ＾−＾２）＾２を含むこと
   を特徴とする特許請求の範囲第１項記載のディジタル位
   相同期装置。
3. （３）同期分離回路は、片方の入力に低域フィルタの出
   力が接続され、もう片方の入力にペデスタルレベルが接
   続された減算器と、キャリー出力により同期信号のみを
   出力するよう構成された論理回路を具備することを特徴
   とする特許請求の範囲第１項記載のディジタル位相同期
   装置。
4. （４）位相比較回路は、粗い位相比較回路と精密な位相
   比較回路を位相ずれの大きさにより切換えて出力するよ
   うに構成され、粗い位相比較回路は同期分離された同期
   信号振幅の１／２のレベルを減算して同期信号パルスを
   得、ディジタル単安定回路により一定幅以上のパルスの
   みを出力し、その出力パルスでクロックを分周する水平
   カウンタをラッチすることにより位相誤差を検出し、精
   密な位相比較回路は水平カウンタからのタイミングパル
   スにより同期信号の前縁をＮ（Ｎは整数）クロック累算
   し、その後２Ｎクロック同期信号の１／４を減算するこ
   とにより位相誤差を検出するよう構成されたことを特徴
   とする特許請求の範囲第１項記載のディジタル位相同期
   装置。
5. （５）ループフィルタは、位相誤差に第１の係数を乗じ
   た比例項と、位相誤差に第２の係数を乗じた値と１Ｈ（
   Ｈは水平周期）前の積分項とを加算した新しい積分項と
   の加算により構成されることを特徴とする特許請求の範
   囲第１項記載のディジタル位相同期装置。
6. （６）ディジタル発振回路は、安定な別のクロックで動
   作する有限ビット長の累算器であり、ループフィルタの
   出力と発振周波数データとの和が入力されるように構成
   されたことを特徴とする特許請求の範囲第１項記載のデ
   ィジタル位相同期装置。
7. （７）Ｄ／Ａ変換回路は、ディジタル発振回路の最上位
   ビットと他の上位ビットとの排他的論理和をとって三角
   波データとした後でＤ／Ａ変換することを特徴とする特
   許請求の範囲第１項記載のディジタル位相同期装置。
8. （８）発生したクロックの周波数が少なくとも１３．５
   ＭＨｚを含んでいることを特徴とする特許請求の範囲第
   １項記載のディジタル位相同期装置。
9. （９）位相比較回路は、水平カウンタからのクリア信号
   とその直後から始まる水平同期信号以上の幅を持つイネ
   ーブル信号とイネーブル信号の中央で変化するセレクト
   信号とにより制御され、同期分離された同期信号をセレ
   クト信号により正負極性を切換える極性反転回路と、ク
   リア信号でクリアされ、イネーブル信号の期間累算する
   累算回路と、イネーブル信号の最後で累算回路出力をラ
   ッチするラッチ回路で構成されることを特徴とする特許
   請求の範囲第１項記載のディジタル位相同期装置。