JPH01143581A - ディジタル位相同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テレビジョン等の水平同期信号に位相同期し
た整数倍の周波数のクロックを発生させる位相同期装置
に関するものであり、特にアナログ複合映像信号をディ
ジタル信号に変換した後、ディジタル位相同期ループに
より水平同期信号に同期したクロックを発生させるディ
ジタル位相同期装置に関するものである。

従来の技術 近年、半導体技術の急速な進歩により、半導体集積回路
の高速大容量化が進み、音声信号、映像信号のようなア
ナログ信号までディジタルＬＳＩによって処理されるよ
うになってきている。

最近では、カラーテレビジョン受像機の内部の映像信号
処理、同期信号処理等が実現されている。

それらの多くはクロックをカラーバースト周波数の４倍
に同期させて処理を行うもので、色信号の復調は簡単で
あるが、今後のフレームメモリ、フィールドメモリを応
用した高画質化、多機能化、ＶＴＲ信号のフレームメモ
リを用いた多機能化を考えると、クロックを水平同期信
号に同期させる方が扱いやすい。

ここでは、アナログ方式で水平同期信号に同期したクロ
ックを発生させる方法について第５図を用いて説明する
。

複合映像信号は端子１に加えられ、低域フィルタ３で雑
音及び色信号成分が抑圧され、同期分離回路４で同期信
号が分離される。位相比較回路５は同期信号と水平カウ
ンタ１０でクロックを分周して発生する水平パルスとの
位相比較を行い、誤差出力はループフィルタ６で平滑さ
れ、電圧制御発振器７でクロックを発生する。クロック
出力９゜は水平カウンタを駆動し、位相同期ルー゛プを
構成している。

発明が解決しようとする問題点 しかしながら上記のような構成では、水平カウンタを除
きアナログ回路を使用しているため、安定度が悪く今後
の映像機器のディジタル化、ＬＳＩ化には適しておらず
、全ディジタルの安定な位相同期装置の開発が望まれて
いた。

本発明は上記問題点に鑑み、ディジタル位相同期ループ
により入力された映像信号の水平同期信号の整数倍に同
期したジッタの少ない高精度なりロックを発生すること
ができ、半導体ＬＳＩ化が可能なディジタル位相同期装
置を提供するものである。

問題点を解決するための手段 上記問題点を解決するため、本発明のディジタル位相同
期装置は、入力映像信号をム／Ｄ変換器によりディジタ
ル化し、低域フィルタ、同期分離回路、位相比較回路、
ループフィルタ、ディジタル発振回路、Ｄ／Ａ変換回路
と位相同期ループの主要回路をディジタル化し、さらに
アナログ逓倍回路によるクロック発生回路を具備すると
いう構成を備えたものである。

作用 本発明は上記した構成によって、大部分がディジタル化
され半導体ＬＳＩ化が可能となり、また主要部をディジ
タル化することにより安定度の向上が図られ、アナログ
逓倍回路によりクロック発生を行うことによりディジタ
ル回路のみでは不可能な高精度なりロック位相を実現す
るとともに、耐ノイズ特性を向上し、最適な制御が可能
となる。

実施例 以下、本発明の一実施例のディジタル位相同期装置につ
いて、図面を参照しながら説明する。

第１図は本発明の実施例におけるディジタル位相同期装
置のシステム構成を示すブロック図である。基本的な構
成要素は第６図と同様であり、同じ番号で示しである。

第１図において、１はアナログ複合映像信号の入力端子
、２はム／Ｄ変換回路、３は低域フィルタ、４は同期分
離回路、６は位相比較回路、６はループフィルタ、７は
ディジタル発振回路、８はＤ／Ａ変換回路、９はクロッ
ク発生回路、１ｏは固定分局比の水平カウンタである。

第２図ａ、ｂは、第１図の各ブロックの内部構成を示す
ものである。また第３図は第１図に示す位相比較回路５
の動作を示すタイミング図である。

以上のように構成されたデ（ジタル位相同期装置につい
て、以下、その動作を説明する。

第２図において、３は低域フィルタであり、こコテＨ伝
達関数Ｈ（Ｚ）＝　（１＋２１）２（１＋２２）２とな
っており、クロック周波数１３．５ＭＨ２の場合には、
６．７５　ＭＨｚ　、　３．３７５　ＭＨｚ　ｅ抑圧し
、ＩＭＨｚ程度のカットオフを持つ。３１は単位遅延素
子、３２は加算器である。人／１１］変換されたディジ
タル複合映像信号２０の色信号成分、高域雑音は十分抑
圧され、３０に出力される。４は同期分離回路であり、
映像信号３ｏからペデスタルレベル４１を減算しキャリ
ーにより正負を判断し、選択回路４２により輝度信号部
分をカットすれば、同期信号４ｏが得られる。

第１図において、６は位相比較回路であり、６１は同期
信号振幅の半分のレベル４６を減算する減算器であり、
出力は正負のレベルを有する同期信号６２となる。５３
．５４は位相比較を行う累算器である。第３図で動作を
説明するとまず水平カウンタ１ｏからのクリアパルス６
７により累算器をクリアしイネーブルパルス６８の期間
中同期信号６２の累算を行う。累算器出力は５６のよう
になりストアパルス６９でラッチすることにより位相比
較出力が得られる。累算の時間は例えば１６クロツクで
あり、正負の面積が等しければ位相比較出力は零となる
。同期信号４ｏと水平カウンタ１０のタイミングをずら
せて計算した位相比較特性は第４図のようになる。この
位相比較特性は同期信号の前縁検出型であるので垂直同
期信号期間でも正常な動作を行うことができる。

６はループフィルタであり比例項はＫｐ１積分項はＸｉ
の係数を乗じて加算することによりＨ（Ｚ）＝Ｋｐ＋Ｋ
ｉ／（１−Ｚ−’）　　という完全２次ｆｆｉ。

伝達関数を得ている。ｔｍＦｉ水平パルスでありループ
フィルタの出力６０は水平パルス毎に補正される。

第２図で７はディジタル発振回路であり、安定な水晶周
波数（ここでｉｊ、２４５７６ＭＨｚ）で動作している
。６１は周波数設定データ（ここでは、６．７５／２４
．５７６　）をループフィルタ出力６０に加算するため
の加算器であり、それを７２のラッチで記憶し一水平周
期の間その周波数で発振する。７３と７４が累算器型の
発振回路であり、出力Ｔｏはディジタルのこぎシ波デー
タとなる。−水平期間で数ｎ５ｅｃ以下の精度に抑える
ためには２０ビット長程度が必要となる。

８はＤ／Ａ変換回路であり、まず、８１の絶対値回路に
より三角波に変換してからＤ／Ａ変換している。出力は
６．７６　ＭＨｚの三角波であるが低域フィルタにより
正弦波に近くなる。９はアナログ位相同期回路であり、
連続入力があるからダイナミックレンジに余裕を持たせ
ておけばバラツキも吸収できる。例えばＮＩＥＳ６４等
を用いても構成でき、また、ワンチップＩＣ化も可能で
ある。

Ｄ／Ａ変換後の低域フィルタとアナログ位相同期ループ
の帯域特性により、発生クロックは十分な位相精度を持
つことができる。以上のように本実施例によれば、位相
同期ループの主要部をディジタル化することによｐ、Ｌ
ＳＩ化が可能となり、またループ応答特性はアナログ位
相同期ルー／と同様であるが、ディジタルの特性を生か
した高精度化や高安定化、特性の適応制御が可能となる
。

なお以上の説明では、クロックは１−３．６　ＭＨｚと
したので、水平カウンタの分周比はＮＴＳＣ時８５Ｂ、
ＰＡＬ時８６４である。別の周波数のクロックを実施例
の回路で発生することはもちろん可能であり、例えば、
１ａ、ｓ　ＭＨｚ　（：４　ｒｓａ　）　（Ｄ場合には
、水平カウンタの分周比は９１０である。

その他、低域フィルタ、ディジタル発振回路等必要な修
正を加えることにより対応できる。

発明の効果 以上のように、本発明は、低域フィルタ、同期分離回路
、位相比較回路、ループフィルタ、ディジタル発振回路
、Ｄ／Ａ変換回路というテレビジョン受像機等のクロッ
ク発生に必要な水平位相同期ループの主要回路をディジ
タル化し、さらにアナログ位相同期ループによるクロッ
ク発生回路を設けることによ）、半導体ＬＳＩ化が可能
とナク、安定度の向上、精度の向上、制御特性の向上等
が図られ、映像信号処理用ＬＳＩと組み合わせてワンチ
ップ化も図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタル位相同期
装置の基本システム構成を示すブロック図、第２図は第
１図の各ブロックの内部構成を示すロジック図、第３図
は第１図に示す位相比較回路６の動作を示すタイミング
図、第４図はその位相比較特性図、第５図は従来例のア
ナログ位相同期回路のブロック図である。 １・・・・・・複合映像信号入力端子、２・川・・ム／
Ｄ変換回路、３・・・・・・低域フィルタ、４・・・・
・・同期分離回路、６・・・・・・位相比較回路、６・
・・・・・ループフィルタ、７・・・・・・ディジタル
発振回路、８・・・・・・Ｄ／Ａ変換回路、９・・・・
・・クロック発生回路、１０・・印・水平カウンタ、４
ｏ・・・・・・同期信号、６ｏ・・・・・・位相比較回
路出力、５３．５４・・・・・・累算器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第４
図 イ立ａｍｊ叱だ≧ｉＹ性 第５図

Claims (1)

【特許請求の範囲】
1. クロックによりＡ／Ｄ変換されたディジタル複合映像信
   号から低域フィルタおよび同期分離回路により同期信号
   を分離し、その同期信号と、発生されたクロックを分周
   する水平カウンタにより作られた水平タイミング信号と
   の位相誤差を検出するよう構成された位相比較回路と、
   この位相比較回路の誤差出力を演算してループ応答を制
   御するループフィルタと、このループフィルタの出力に
   より周波数が制御されるディジタル発振回路と、その上
   記ループフィルタの出力をアナログ電圧に変換するＤ／
   Ａ変換回路と、逓倍回路を用いてＤ／Ａ変換回路から入
   力された周波数の整数倍のクロックを発生するクロック
   発生回路とによりディジタル位相同期ループを構成し、
   入力された複合同期信号中の水平同期信号に位相同期し
   た整数倍の周波数のクロックを発生するディジタル位相
   同期装置であって、上記位相比較回路は、同期分離され
   た同期信号から同期信号振幅の１／２のレベルを減算し
   て正負レベルを有する同期信号を得、その前縁を一定期
   間累算することにより位相誤差を検出するよう構成され
   ていることを特徴とするディジタル位相同期装置。