JPH08223975A - モータ駆動装置 - Google Patents
モータ駆動装置Info
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- JPH08223975A JPH08223975A JP7029883A JP2988395A JPH08223975A JP H08223975 A JPH08223975 A JP H08223975A JP 7029883 A JP7029883 A JP 7029883A JP 2988395 A JP2988395 A JP 2988395A JP H08223975 A JPH08223975 A JP H08223975A
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Abstract
(57)【要約】
【構成】 センサレス方式のモータ駆動装置において、
ロジック部９が、小電流時はショートブレーキを用いて
３相モータ１をブレーキ制御し、電流が大きくなったと
きは逆方向通電ブレーキを用いて３相モータ１をブレー
キ制御する。 【効果】 ２つのブレーキに関連性を持たせ、場合に応
じて切り換えて用いることができ、上記３相モータ１の
細かな回転制御を行うことができる。
ロジック部９が、小電流時はショートブレーキを用いて
３相モータ１をブレーキ制御し、電流が大きくなったと
きは逆方向通電ブレーキを用いて３相モータ１をブレー
キ制御する。 【効果】 ２つのブレーキに関連性を持たせ、場合に応
じて切り換えて用いることができ、上記３相モータ１の
細かな回転制御を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば磁気ディスク，
光磁気ディスク，コンパクトディスク等の円盤状記録媒
体の記録装置，再生装置，記録再生装置や、ビデオテー
プレコーダ装置，ビデオカメラ装置，カメラ装置等のモ
ータを有するあらゆる機器に適用して好適なモータ駆動
装置に関し、特に、モータの回制電流を利用して逆トル
クを発生させるショートブレーキと、モータに積極的に
電流を流して逆トルクを発生させる逆方向通電ブレーキ
を切り換えて使用することにより、モータのより細かな
回転制御等を図ったモータ駆動装置に関する。
光磁気ディスク，コンパクトディスク等の円盤状記録媒
体の記録装置，再生装置，記録再生装置や、ビデオテー
プレコーダ装置，ビデオカメラ装置，カメラ装置等のモ
ータを有するあらゆる機器に適用して好適なモータ駆動
装置に関し、特に、モータの回制電流を利用して逆トル
クを発生させるショートブレーキと、モータに積極的に
電流を流して逆トルクを発生させる逆方向通電ブレーキ
を切り換えて使用することにより、モータのより細かな
回転制御等を図ったモータ駆動装置に関する。
【０００２】
【従来の技術】従来、図２４に示すようなセンサレスド
ライブ方式のモータ駆動装置が知られている。例えば３
相モータ５００のＵ相コイル５００Ｕ及びＶ相コイル５
００Ｖに電流を供給すると、該Ｕ相コイル５００Ｕ及び
Ｖ相コイル５００Ｖはトルクを発生するように働くため
モータとして作動するが、残るＷ相コイル５００Ｗは逆
に発電機となり逆起電圧を発生する。上記センサレスド
ライブ方式のモータ駆動装置は、このようにして各相コ
イル５００Ｕ，５００Ｖ，５００Ｗにそれぞれ発生する
逆起電圧に基づいてロータの回転位置を検出し、該各相
コイル５００Ｕ，５００Ｖ，５００Ｗの通電状態を切り
換え制御して回転制御を行うものである。
ライブ方式のモータ駆動装置が知られている。例えば３
相モータ５００のＵ相コイル５００Ｕ及びＶ相コイル５
００Ｖに電流を供給すると、該Ｕ相コイル５００Ｕ及び
Ｖ相コイル５００Ｖはトルクを発生するように働くため
モータとして作動するが、残るＷ相コイル５００Ｗは逆
に発電機となり逆起電圧を発生する。上記センサレスド
ライブ方式のモータ駆動装置は、このようにして各相コ
イル５００Ｕ，５００Ｖ，５００Ｗにそれぞれ発生する
逆起電圧に基づいてロータの回転位置を検出し、該各相
コイル５００Ｕ，５００Ｖ，５００Ｗの通電状態を切り
換え制御して回転制御を行うものである。
【０００３】すなわち、上記各相コイル５００Ｕ，５０
０Ｖ，５００Ｗから発生する逆起電圧Ｕｉｎ，Ｖｉｎ，
Ｗｉｎは、それぞれフィルタ回路５０１を介して比較器
５０２に供給される。また、３相モータ５００の中性点
の電圧であるコモン端子５００ａのコモン電圧ＣＯＭ
は、上記フィルタ回路５０１を介して比較器５０２に供
給される。
０Ｖ，５００Ｗから発生する逆起電圧Ｕｉｎ，Ｖｉｎ，
Ｗｉｎは、それぞれフィルタ回路５０１を介して比較器
５０２に供給される。また、３相モータ５００の中性点
の電圧であるコモン端子５００ａのコモン電圧ＣＯＭ
は、上記フィルタ回路５０１を介して比較器５０２に供
給される。
【０００４】上記フィルタ回路５０１は、図２５に示す
ような構成を有しており、上記Ｕ相コイル５００Ｕから
の逆起電圧Ｕｉｎは、抵抗５１５ａ及びコンデンサ５１
５ｂで構成されるローパスフィルタ５１５に供給され
る。また、上記Ｖ相コイル５００Ｖからの逆起電圧Ｖｉ
ｎは、抵抗５１６ａ及びコンデンサ５１６ｂで構成され
るローパスフィルタ５１６に供給され、上記Ｗ相コイル
５００Ｗからの逆起電圧Ｗｉｎは、抵抗５１７ａ及びコ
ンデンサ５１７ｂで構成されるローパスフィルタ５１７
に供給される。また、上記コモン端子５００ａからのコ
モン電圧ＣＯＭは、抵抗５１８ａ及びコンデンサ５１８
ｂで構成されるローパスフィルタ５１８に供給される。
ような構成を有しており、上記Ｕ相コイル５００Ｕから
の逆起電圧Ｕｉｎは、抵抗５１５ａ及びコンデンサ５１
５ｂで構成されるローパスフィルタ５１５に供給され
る。また、上記Ｖ相コイル５００Ｖからの逆起電圧Ｖｉ
ｎは、抵抗５１６ａ及びコンデンサ５１６ｂで構成され
るローパスフィルタ５１６に供給され、上記Ｗ相コイル
５００Ｗからの逆起電圧Ｗｉｎは、抵抗５１７ａ及びコ
ンデンサ５１７ｂで構成されるローパスフィルタ５１７
に供給される。また、上記コモン端子５００ａからのコ
モン電圧ＣＯＭは、抵抗５１８ａ及びコンデンサ５１８
ｂで構成されるローパスフィルタ５１８に供給される。
【０００５】ここで、当該センサレスドライブ方式のモ
ータ駆動装置は、上記各相コイル５００Ｕ，５００Ｖ，
５００Ｗからの逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎに基づ
いてロータの回転位置を検出し、この回転位置検出結果
に応じて該各相コイル５００Ｕ，５００Ｖ，５００Ｗの
通電タイミングを切り換え制御することにより、３相モ
ータ５００を回転駆動するわけであるが、図２６（ａ）
に示すように各相コイル５００Ｕ，５００Ｖ，５００Ｗ
の通電切り換え時のオフのタイミングで、ノイズである
キックバックノイズが発生する。このキックバックノイ
ズは、上記各相コイル５００Ｕ，５００Ｖ，５００Ｗの
逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎ及びコモン電圧ＣＯＭ
に重畳してしまうため、このままでは後段の信号処理に
支障をきたす。
ータ駆動装置は、上記各相コイル５００Ｕ，５００Ｖ，
５００Ｗからの逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎに基づ
いてロータの回転位置を検出し、この回転位置検出結果
に応じて該各相コイル５００Ｕ，５００Ｖ，５００Ｗの
通電タイミングを切り換え制御することにより、３相モ
ータ５００を回転駆動するわけであるが、図２６（ａ）
に示すように各相コイル５００Ｕ，５００Ｖ，５００Ｗ
の通電切り換え時のオフのタイミングで、ノイズである
キックバックノイズが発生する。このキックバックノイ
ズは、上記各相コイル５００Ｕ，５００Ｖ，５００Ｗの
逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎ及びコモン電圧ＣＯＭ
に重畳してしまうため、このままでは後段の信号処理に
支障をきたす。
【０００６】このため、上記各ローパスフィルタ５１
５，５１６，５１７は、上記各逆起電圧Ｕｉｎ，Ｖｉ
ｎ，Ｗｉｎから上記キックバックノイズを除去し、これ
を比較器５１９，５２０，５２１にそれぞれ供給する。
また、上記ローパスフィルタ５１８は、上記コモン電圧
ＣＯＭから上記キックバックノイズを除去し、これを基
準電圧として上記各比較器５１９，５２０，５２１に供
給する。
５，５１６，５１７は、上記各逆起電圧Ｕｉｎ，Ｖｉ
ｎ，Ｗｉｎから上記キックバックノイズを除去し、これ
を比較器５１９，５２０，５２１にそれぞれ供給する。
また、上記ローパスフィルタ５１８は、上記コモン電圧
ＣＯＭから上記キックバックノイズを除去し、これを基
準電圧として上記各比較器５１９，５２０，５２１に供
給する。
【０００７】上記各比較器５１９，５２０，５２１は、
それぞれ上記コモン電圧ＣＯＭと、各逆起電圧Ｕｉｎ，
Ｖｉｎ，Ｗｉｎとを比較し、図２６（ｂ）〜（ｄ）に示
すような各比較出力Ｕ，Ｖ，Ｗをロジック部５０８に供
給する。
それぞれ上記コモン電圧ＣＯＭと、各逆起電圧Ｕｉｎ，
Ｖｉｎ，Ｗｉｎとを比較し、図２６（ｂ）〜（ｄ）に示
すような各比較出力Ｕ，Ｖ，Ｗをロジック部５０８に供
給する。
【０００８】一方、両波整流回路５０３には、上記３相
モータ５００の回転状態に基づいて回転サーボ系で形成
された回転サーボ信号（Ｖｃｎｔｒｏｌ）が供給されて
いる。上記両波整流回路５０３は、基準電圧を中心とし
てプラスマイナス入力される上記回転サーボ信号を両波
整流し、これを基準値Ｖｒｅｃとして比較器５０４に供
給する。また、例えば上記３相モータ５００の回転数が
規定以上に速くなると、上記回転サーボ信号は、回転数
を落とすためにマイナス入力となる。このため、上記両
波整流回路５０３は、マイナス入力の回転サーボ信号が
供給されると、回転ブレーキをかけるためのリバース信
号を形成し、これを上記ロジック部５０８に供給する。
モータ５００の回転状態に基づいて回転サーボ系で形成
された回転サーボ信号（Ｖｃｎｔｒｏｌ）が供給されて
いる。上記両波整流回路５０３は、基準電圧を中心とし
てプラスマイナス入力される上記回転サーボ信号を両波
整流し、これを基準値Ｖｒｅｃとして比較器５０４に供
給する。また、例えば上記３相モータ５００の回転数が
規定以上に速くなると、上記回転サーボ信号は、回転数
を落とすためにマイナス入力となる。このため、上記両
波整流回路５０３は、マイナス入力の回転サーボ信号が
供給されると、回転ブレーキをかけるためのリバース信
号を形成し、これを上記ロジック部５０８に供給する。
【０００９】電流検出抵抗５１１（Ｒｉｓｅｎｓ）は、
後に説明するドライバ部５１０から各相コイル５００
Ｕ，５００Ｖ，５００Ｗに供給する通電電流を電圧のか
たちで検出する。この検出値（Current Sense ）は、抵
抗５０５ａ及びコンデンサ５０５ｂで積分処理され上記
比較器５０４に供給される。
後に説明するドライバ部５１０から各相コイル５００
Ｕ，５００Ｖ，５００Ｗに供給する通電電流を電圧のか
たちで検出する。この検出値（Current Sense ）は、抵
抗５０５ａ及びコンデンサ５０５ｂで積分処理され上記
比較器５０４に供給される。
【００１０】上記比較器５０４は、上記基準値Ｖｒｅｃ
と、上記電流検出抵抗５１１で検出された検出値（Curr
ent Sense ）の積分値とを比較し、この比較出力Ｖｅｒ
ｒをパルス幅変調回路（ＰＷＭ回路）５０６に供給す
る。
と、上記電流検出抵抗５１１で検出された検出値（Curr
ent Sense ）の積分値とを比較し、この比較出力Ｖｅｒ
ｒをパルス幅変調回路（ＰＷＭ回路）５０６に供給す
る。
【００１１】上記ＰＷＭ回路５０６は、上記比較出力Ｖ
ｅｒｒをパルス幅変調することによりパルス幅変調信号
（ＰＷＭ Carrier）を形成し、これを電圧変換回路５０
７に供給する。なお、これは、パルス幅変調を用いた電
流駆動を行っていることを示す。
ｅｒｒをパルス幅変調することによりパルス幅変調信号
（ＰＷＭ Carrier）を形成し、これを電圧変換回路５０
７に供給する。なお、これは、パルス幅変調を用いた電
流駆動を行っていることを示す。
【００１２】上記電圧変換回路５０７は図２７に示すよ
うな構成を有しており、電源電圧Ｖｃｃに接続されるト
ランジスタ５１５を上記パルス幅変調信号でスイッチン
グ駆動することにより、該パルス幅変調信号に応じたパ
ルス幅変調電圧を形成し、これをコイル５１７及び平滑
コンデンサ５１７により供給電圧ＶＳに変換し、これを
ドライバ部５１０に供給する。
うな構成を有しており、電源電圧Ｖｃｃに接続されるト
ランジスタ５１５を上記パルス幅変調信号でスイッチン
グ駆動することにより、該パルス幅変調信号に応じたパ
ルス幅変調電圧を形成し、これをコイル５１７及び平滑
コンデンサ５１７により供給電圧ＶＳに変換し、これを
ドライバ部５１０に供給する。
【００１３】次に、上記ロジック部５０８は、上記比較
器５０２から供給される上記図２６（ｂ）〜（ｄ）に示
すような各比較出力Ｕ，Ｖ，Ｗの排他的論理和（Ｅｘｏ
ｒ）を検出して図２６（ｅ）に示すようなＥｘｏｒ信号
を形成する。図２６（ａ），（ｅ）に示すように、上記
Ｅｘｏｒ信号の立ち上がりエッジ及び立ち下がりエッジ
は、それぞれ上記各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎと
コモン電圧ＣＯＭとのゼロクロスポイントを示す。この
ため、上記ロジック部５０８は、上記Ｅｘｏｒ信号の立
ち上がりエッジ及び立ち下がりエッジを検出し、この検
出タイミングで上記各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎ
の取り込みを行う。そして、各逆起電圧Ｕｉｎ，Ｖｉ
ｎ，Ｗｉｎに基づいて、図２６（ｆ），（ｇ）に示すよ
うなＵ相コイル５００Ｕ用の上層トランジスタコントロ
ール信号Ｕｕ及び下層トランジスタコントロール信号Ｕ
ｉと、同図（ｈ），（ｉ）に示すようなＶ相コイル５０
０Ｖ用の上層トランジスタコントロール信号Ｖｕ及び下
層トランジスタコントロール信号Ｖｉと、同図（ｊ），
（ｋ）に示すようなＷ相コイル５００Ｗ用の上層トラン
ジスタコントロール信号Ｗｕ及び下層トランジスタコン
トロール信号Ｗｉとを形成し、これらを上記ドライバ部
５１０に供給する。
器５０２から供給される上記図２６（ｂ）〜（ｄ）に示
すような各比較出力Ｕ，Ｖ，Ｗの排他的論理和（Ｅｘｏ
ｒ）を検出して図２６（ｅ）に示すようなＥｘｏｒ信号
を形成する。図２６（ａ），（ｅ）に示すように、上記
Ｅｘｏｒ信号の立ち上がりエッジ及び立ち下がりエッジ
は、それぞれ上記各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎと
コモン電圧ＣＯＭとのゼロクロスポイントを示す。この
ため、上記ロジック部５０８は、上記Ｅｘｏｒ信号の立
ち上がりエッジ及び立ち下がりエッジを検出し、この検
出タイミングで上記各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎ
の取り込みを行う。そして、各逆起電圧Ｕｉｎ，Ｖｉ
ｎ，Ｗｉｎに基づいて、図２６（ｆ），（ｇ）に示すよ
うなＵ相コイル５００Ｕ用の上層トランジスタコントロ
ール信号Ｕｕ及び下層トランジスタコントロール信号Ｕ
ｉと、同図（ｈ），（ｉ）に示すようなＶ相コイル５０
０Ｖ用の上層トランジスタコントロール信号Ｖｕ及び下
層トランジスタコントロール信号Ｖｉと、同図（ｊ），
（ｋ）に示すようなＷ相コイル５００Ｗ用の上層トラン
ジスタコントロール信号Ｗｕ及び下層トランジスタコン
トロール信号Ｗｉとを形成し、これらを上記ドライバ部
５１０に供給する。
【００１４】また、上記ロジック部５０８は、上記両波
整流回路５０３からリバース信号が供給されると、上記
各コントロール信号Ｕｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗ
ｉを極性反転して上記ドライバ部５１０に供給する。
整流回路５０３からリバース信号が供給されると、上記
各コントロール信号Ｕｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗ
ｉを極性反転して上記ドライバ部５１０に供給する。
【００１５】上記ドライバ部５１０は、図２８に示すよ
うにＵ相コイル５００Ｕ用の上層，下層トランジスタ５
２１，５２２と、Ｖ相コイル５００Ｖ用の上層，下層ト
ランジスタ５２３，５２４と、Ｗ相コイル５００Ｗ用の
上層，下層トランジスタ５２５，５２６と、上記各トラ
ンジスタ５２１〜５２６の各ベースにそれぞれ接続され
たバッファアンプ及び抵抗等で構成されている。
うにＵ相コイル５００Ｕ用の上層，下層トランジスタ５
２１，５２２と、Ｖ相コイル５００Ｖ用の上層，下層ト
ランジスタ５２３，５２４と、Ｗ相コイル５００Ｗ用の
上層，下層トランジスタ５２５，５２６と、上記各トラ
ンジスタ５２１〜５２６の各ベースにそれぞれ接続され
たバッファアンプ及び抵抗等で構成されている。
【００１６】上記各上層用トランジスタ５２１，５２
３，５２５の各コレクタには、それぞれ上記電圧変換回
路５０７からの供給電圧ＶＳの入力端子に接続されてい
る。また、上記各下層トランジスタ５２２，５２４，５
２６の各エミッタは、それぞれ上記電流検出抵抗５１１
に接続されている。そして、上記各上層トランジスタ５
２１，５２３，５２５の各エミッタは、上記各下層トラ
ンジスタ５２２，５２４，５２６の各コレクタに接続さ
れており、この各接続点から各相コイル５００Ｕ，５０
０Ｖ，５００Ｗに供給する駆動電圧を取り出すようにな
っている。
３，５２５の各コレクタには、それぞれ上記電圧変換回
路５０７からの供給電圧ＶＳの入力端子に接続されてい
る。また、上記各下層トランジスタ５２２，５２４，５
２６の各エミッタは、それぞれ上記電流検出抵抗５１１
に接続されている。そして、上記各上層トランジスタ５
２１，５２３，５２５の各エミッタは、上記各下層トラ
ンジスタ５２２，５２４，５２６の各コレクタに接続さ
れており、この各接続点から各相コイル５００Ｕ，５０
０Ｖ，５００Ｗに供給する駆動電圧を取り出すようにな
っている。
【００１７】このような構成を有するドライバ部５１０
は、上記ロジック部５０８からの各コントロール信号Ｕ
ｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉが、それぞれ上記各
上層，下層トランジスタ５２１〜５２６のベースに供給
される。これにより、上記各上層，下層トランジスタ５
２１〜５２６が、それぞれ上記各コントロール信号Ｕ
ｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉに応じてオンオフ制
御され、このオンオフ制御に応じた供給電源ＶＳが上記
各接続点から取り出される。この各接続点から取り出さ
れる供給電源ＶＳは、駆動電圧Ｕ，Ｖ，Ｗとして上記３
相モータ５００の各相コイル５００Ｕ，５００Ｖ，５０
０Ｗにそれぞれ供給される。
は、上記ロジック部５０８からの各コントロール信号Ｕ
ｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉが、それぞれ上記各
上層，下層トランジスタ５２１〜５２６のベースに供給
される。これにより、上記各上層，下層トランジスタ５
２１〜５２６が、それぞれ上記各コントロール信号Ｕ
ｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉに応じてオンオフ制
御され、このオンオフ制御に応じた供給電源ＶＳが上記
各接続点から取り出される。この各接続点から取り出さ
れる供給電源ＶＳは、駆動電圧Ｕ，Ｖ，Ｗとして上記３
相モータ５００の各相コイル５００Ｕ，５００Ｖ，５０
０Ｗにそれぞれ供給される。
【００１８】なお、上記各相コイル５００Ｕ，５００
Ｖ，５００Ｗにそれぞれ供給される供給電源ＶＳの値
は、上述のように上記電流検出抵抗５１１で検出され
る。そして、上記比較器５０４において上記基準値Ｖｒ
ｅｃと比較され、この比較出力Ｖｅｒｒに基づいて間接
的なＰＷＭ駆動がなされる。これにより、上記各相コイ
ル５００Ｕ，５００Ｖ，５００Ｗの通電状態を一定に保
つことができる。
Ｖ，５００Ｗにそれぞれ供給される供給電源ＶＳの値
は、上述のように上記電流検出抵抗５１１で検出され
る。そして、上記比較器５０４において上記基準値Ｖｒ
ｅｃと比較され、この比較出力Ｖｅｒｒに基づいて間接
的なＰＷＭ駆動がなされる。これにより、上記各相コイ
ル５００Ｕ，５００Ｖ，５００Ｗの通電状態を一定に保
つことができる。
【００１９】このように当該センサレスドライブ方式の
モータ駆動装置は、上記各相コイル５００Ｕ，５００
Ｖ，５００Ｗがそれぞれ発生する逆起電圧によりロータ
の回転位置を検出して該各相コイル５００Ｕ，５００
Ｖ，５００Ｗへの通電状態を切り換え制御することがで
きるため、ホール素子等の回転位置検出手段を設けるこ
となく、３相モータ５００を回転制御することができ
る。
モータ駆動装置は、上記各相コイル５００Ｕ，５００
Ｖ，５００Ｗがそれぞれ発生する逆起電圧によりロータ
の回転位置を検出して該各相コイル５００Ｕ，５００
Ｖ，５００Ｗへの通電状態を切り換え制御することがで
きるため、ホール素子等の回転位置検出手段を設けるこ
となく、３相モータ５００を回転制御することができ
る。
【００２０】
【発明が解決しようとする課題】しかし、上述のセンサ
レス方式のモータ駆動装置は、モータの回制電流を利用
して逆トルクを発生させるショートブレーキと、外部か
らモータに積極的に電流を流し込んで逆トルクを発生さ
せる逆方向通電ブレーキとを行うことができるのである
が、この２つのブレーキに動作上の関連性はなく、それ
ぞれ別々に用いるようにしていたため、細かなブレーキ
制御を行うことができなかった。
レス方式のモータ駆動装置は、モータの回制電流を利用
して逆トルクを発生させるショートブレーキと、外部か
らモータに積極的に電流を流し込んで逆トルクを発生さ
せる逆方向通電ブレーキとを行うことができるのである
が、この２つのブレーキに動作上の関連性はなく、それ
ぞれ別々に用いるようにしていたため、細かなブレーキ
制御を行うことができなかった。
【００２１】本発明は上述の問題点に鑑みてなされたも
のであり、ショートブレーキ及び逆方向通電ブレーキに
動作上の関連を持たせ、場合に応じて切り換え制御する
ことにより、細かなブレーキ制御を可能とすることがで
きるようなモータ駆動装置の提供を目的とする。
のであり、ショートブレーキ及び逆方向通電ブレーキに
動作上の関連を持たせ、場合に応じて切り換え制御する
ことにより、細かなブレーキ制御を可能とすることがで
きるようなモータ駆動装置の提供を目的とする。
【００２２】
【課題を解決するための手段】本発明に係るモータ駆動
装置は、複数相を有するモータの各相にあらわれる各逆
起電圧と、モータの中性点の電圧であるコモン電圧とを
それぞれ比較する比較手段と、外部から供給される上記
モータの回転エラー信号に基づいて、モータに電流を流
して逆トルクを発生させる逆方向通電ブレーキをかける
ためのリバース信号を出力するリバース信号出力手段
と、上記モータの回転エラー信号に基づいて、該モータ
を回転駆動するためのパルス幅変調信号を出力するパル
ス幅変調手段とを有する。また、上記パルス幅変調手段
からのパルス幅変調信号のパルス幅が最小となる位置を
検出する最小パルス幅検出手段と、上記最小パルス幅検
出手段により上記パルス幅変調信号の最小パルス幅が検
出されるタイミングで、上記比較手段からの各比較出力
をサンプリングするサンプリング手段とを有する。ま
た、上記リバース信号出力手段からリバース信号が供給
された場合、上記サンプリング手段によりサンプリング
された各比較出力に基づいて、各逆起電圧の変化があら
われる相を検出する変化相検出手段と、上記サンプリン
グ手段からの各比較出力のうち、上記変化相検出手段に
より検出された逆起電圧の変化のあらわれる相以外の相
の比較出力をホールドして出力するホールド手段と、上
記ホールド手段からの各サンプルホールド出力に基づい
て、上記モータをブレーキ制御するモータ駆動手段とを
有する。
装置は、複数相を有するモータの各相にあらわれる各逆
起電圧と、モータの中性点の電圧であるコモン電圧とを
それぞれ比較する比較手段と、外部から供給される上記
モータの回転エラー信号に基づいて、モータに電流を流
して逆トルクを発生させる逆方向通電ブレーキをかける
ためのリバース信号を出力するリバース信号出力手段
と、上記モータの回転エラー信号に基づいて、該モータ
を回転駆動するためのパルス幅変調信号を出力するパル
ス幅変調手段とを有する。また、上記パルス幅変調手段
からのパルス幅変調信号のパルス幅が最小となる位置を
検出する最小パルス幅検出手段と、上記最小パルス幅検
出手段により上記パルス幅変調信号の最小パルス幅が検
出されるタイミングで、上記比較手段からの各比較出力
をサンプリングするサンプリング手段とを有する。ま
た、上記リバース信号出力手段からリバース信号が供給
された場合、上記サンプリング手段によりサンプリング
された各比較出力に基づいて、各逆起電圧の変化があら
われる相を検出する変化相検出手段と、上記サンプリン
グ手段からの各比較出力のうち、上記変化相検出手段に
より検出された逆起電圧の変化のあらわれる相以外の相
の比較出力をホールドして出力するホールド手段と、上
記ホールド手段からの各サンプルホールド出力に基づい
て、上記モータをブレーキ制御するモータ駆動手段とを
有する。
【００２３】また、本発明に係るモータ駆動装置は、上
記パルス幅変調手段からのパルス幅変調信号のパルス幅
が最大となる位置を検出し、該最大パルス幅が検出され
るタイミングで、上記比較手段からの各比較出力をサン
プリングする最大パルス幅検出手段を有する。この場
合、上記モータ駆動手段は、上記最大パルス幅検出手段
により上記パルス幅変調信号の最大パルス幅が検出され
るまでは、モータの回制電流に基づいて該モータに逆ト
ルクを発生させるショートブレーキにより上記モータを
ブレーキ制御し、上記パルス幅変調信号の最大パルス幅
が検出されたときに、上記逆方向通電ブレーキにより上
記モータをブレーキ制御する。
記パルス幅変調手段からのパルス幅変調信号のパルス幅
が最大となる位置を検出し、該最大パルス幅が検出され
るタイミングで、上記比較手段からの各比較出力をサン
プリングする最大パルス幅検出手段を有する。この場
合、上記モータ駆動手段は、上記最大パルス幅検出手段
により上記パルス幅変調信号の最大パルス幅が検出され
るまでは、モータの回制電流に基づいて該モータに逆ト
ルクを発生させるショートブレーキにより上記モータを
ブレーキ制御し、上記パルス幅変調信号の最大パルス幅
が検出されたときに、上記逆方向通電ブレーキにより上
記モータをブレーキ制御する。
【００２４】
【作用】本発明に係るモータ駆動装置は、複数相を有す
るモータから得られる各逆起電圧に基づいてロータの回
転位置を検出し、このロータの回転位置に応じて通電状
態を切り換え制御する、いわゆるセンサレス方式のモー
タ駆動装置であり、比較手段が上記モータの各相にあら
われる各逆起電圧と、モータの中性点の電圧であるコモ
ン電圧とをそれぞれ比較する。また、パルス幅変調手段
が、上記モータの回転エラー信号に基づいて、該モータ
を回転駆動するためのパルス幅変調信号を形成して出力
する。
るモータから得られる各逆起電圧に基づいてロータの回
転位置を検出し、このロータの回転位置に応じて通電状
態を切り換え制御する、いわゆるセンサレス方式のモー
タ駆動装置であり、比較手段が上記モータの各相にあら
われる各逆起電圧と、モータの中性点の電圧であるコモ
ン電圧とをそれぞれ比較する。また、パルス幅変調手段
が、上記モータの回転エラー信号に基づいて、該モータ
を回転駆動するためのパルス幅変調信号を形成して出力
する。
【００２５】最小パルス幅検出手段は、上記パルス幅変
調手段からのパルス幅変調信号のパルス幅が最小となる
位置を検出する。このパルス幅が最小となる位置は、パ
ルス幅変調信号がオンする期間を示す。サンプリング手
段及びホールド手段は、パルス幅変調信号の最小パルス
幅が検出されるタイミングで、上記比較手段からの各比
較出力をサンプルホールドすることにより逆起電圧を検
出する。そして、モータ駆動手段が、この各サンプルホ
ールド出力である各相の逆起電圧に基づいて、上記モー
タを回転駆動する。
調手段からのパルス幅変調信号のパルス幅が最小となる
位置を検出する。このパルス幅が最小となる位置は、パ
ルス幅変調信号がオンする期間を示す。サンプリング手
段及びホールド手段は、パルス幅変調信号の最小パルス
幅が検出されるタイミングで、上記比較手段からの各比
較出力をサンプルホールドすることにより逆起電圧を検
出する。そして、モータ駆動手段が、この各サンプルホ
ールド出力である各相の逆起電圧に基づいて、上記モー
タを回転駆動する。
【００２６】これにより、パルス幅変調信号により直接
モータを駆動するダイレクトＰＷＭ駆動を行うことがで
きる。
モータを駆動するダイレクトＰＷＭ駆動を行うことがで
きる。
【００２７】ここで、リバース信号出力手段は、外部か
ら供給される上記モータの回転エラー信号に基づいて、
モータに電流を流して逆トルクを発生させる逆方向通電
ブレーキをかけるためのリバース信号を出力する。変化
相検出手段は、上記リバース信号出力手段からリバース
信号が供給された場合、上記サンプリング手段によりサ
ンプリングされた各比較出力に基づいて、各逆起電圧の
変化があらわれる相を検出する。上記ホールド手段は、
上記サンプリング手段からの各比較出力のうち、上記変
化相検出手段により検出された逆起電圧の変化のあらわ
れる相以外の相の比較出力をホールドして出力する。そ
して、上記モータ駆動手段は、上記ホールド手段からの
各サンプルホールド出力に基づいて、上記モータをブレ
ーキ制御する。
ら供給される上記モータの回転エラー信号に基づいて、
モータに電流を流して逆トルクを発生させる逆方向通電
ブレーキをかけるためのリバース信号を出力する。変化
相検出手段は、上記リバース信号出力手段からリバース
信号が供給された場合、上記サンプリング手段によりサ
ンプリングされた各比較出力に基づいて、各逆起電圧の
変化があらわれる相を検出する。上記ホールド手段は、
上記サンプリング手段からの各比較出力のうち、上記変
化相検出手段により検出された逆起電圧の変化のあらわ
れる相以外の相の比較出力をホールドして出力する。そ
して、上記モータ駆動手段は、上記ホールド手段からの
各サンプルホールド出力に基づいて、上記モータをブレ
ーキ制御する。
【００２８】これによりダイレクトＰＷＭ駆動における
逆方向通電ブレーキを可能とすることができる。
逆方向通電ブレーキを可能とすることができる。
【００２９】次に、本発明に係るモータ駆動装置は、最
大パルス幅検出手段が、上記パルス幅変調手段からのパ
ルス幅変調信号のパルス幅が最大となる位置を検出し、
該最大パルス幅が検出されるタイミングで、上記比較手
段からの各比較出力をサンプリングする。そして、上記
モータ駆動手段が、上記最大パルス幅検出手段により上
記パルス幅変調信号の最大パルス幅が検出されるまで
は、モータの回制電流に基づいて該モータに逆トルクを
発生させるショートブレーキにより上記モータをブレー
キ制御し、上記パルス幅変調信号の最大パルス幅が検出
されたときに、上記逆方向通電ブレーキにより上記モー
タをブレーキ制御する。
大パルス幅検出手段が、上記パルス幅変調手段からのパ
ルス幅変調信号のパルス幅が最大となる位置を検出し、
該最大パルス幅が検出されるタイミングで、上記比較手
段からの各比較出力をサンプリングする。そして、上記
モータ駆動手段が、上記最大パルス幅検出手段により上
記パルス幅変調信号の最大パルス幅が検出されるまで
は、モータの回制電流に基づいて該モータに逆トルクを
発生させるショートブレーキにより上記モータをブレー
キ制御し、上記パルス幅変調信号の最大パルス幅が検出
されたときに、上記逆方向通電ブレーキにより上記モー
タをブレーキ制御する。
【００３０】これにより、場合に応じて上記ショートブ
レーキ及び逆方向通電ブレーキを切り換えて使用するこ
とができる。
レーキ及び逆方向通電ブレーキを切り換えて使用するこ
とができる。
【００３１】
【実施例】以下、本発明に係るモータ駆動装置の実施例
について、図面を参照しながら詳細に説明する。
について、図面を参照しながら詳細に説明する。
【００３２】本発明の実施例に係るモータ駆動装置は、
いわゆるセンサレス方式のモータ駆動装置であり、図１
に示すように３相モータ１の中性点に発生する電圧であ
るコモン電圧ＣＯＭを基準として、Ｕ相コイル１Ｕ，Ｖ
相コイル１Ｖ，Ｗ相コイル１Ｗに発生する各逆起電圧Ｕ
ｉｎ，Ｖｉｎ，Ｗｉｎをそれぞれ比較する比較器２と、
上記３相モータ１の回転サーボ信号（Ｖcontrol ）を両
波整流し、これを基準信号Ｖｒｅｃとして出力するとと
もに、上記回転サーボ信号のマイナス入力時に３相モー
タ１に回転ブレーキをかけるためにリバース信号を出力
する両波整流回路３とを有している。
いわゆるセンサレス方式のモータ駆動装置であり、図１
に示すように３相モータ１の中性点に発生する電圧であ
るコモン電圧ＣＯＭを基準として、Ｕ相コイル１Ｕ，Ｖ
相コイル１Ｖ，Ｗ相コイル１Ｗに発生する各逆起電圧Ｕ
ｉｎ，Ｖｉｎ，Ｗｉｎをそれぞれ比較する比較器２と、
上記３相モータ１の回転サーボ信号（Ｖcontrol ）を両
波整流し、これを基準信号Ｖｒｅｃとして出力するとと
もに、上記回転サーボ信号のマイナス入力時に３相モー
タ１に回転ブレーキをかけるためにリバース信号を出力
する両波整流回路３とを有している。
【００３３】また、上記モータ駆動装置は、上記基準信
号Ｖｒｅｃ及び後に説明する上記３相モータ１を回転駆
動するための駆動電圧を抵抗５及びコンデンサ６で積分
処理した値を比較する比較器４と、上記比較器４からの
比較信号Ｖerr に基づいてパルス幅変調信号（PWM Carr
ier ）を出力するＰＷＭ回路７とを有している。
号Ｖｒｅｃ及び後に説明する上記３相モータ１を回転駆
動するための駆動電圧を抵抗５及びコンデンサ６で積分
処理した値を比較する比較器４と、上記比較器４からの
比較信号Ｖerr に基づいてパルス幅変調信号（PWM Carr
ier ）を出力するＰＷＭ回路７とを有している。
【００３４】また、上記モータ駆動装置は、上記ＰＷＭ
回路７からのパルス幅変調信号，上記比較器２からの各
比較信号Ｕ，Ｖ，Ｗ及び上記両波整流回路３からのリバ
ース信号に基づいて、上記ＰＷＭ回路７を駆動するとと
もに、ドライバ１０を駆動するためのコントロール信号
Ｕｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉを形成して出力す
るロジック部９と、上記ロジック部９からのコントロー
ル信号Ｕｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉに応じて上
記３相モータ１を駆動するドライバ１０と、上記３相モ
ータ１の駆動電流を電圧のかたちで検出し、これを上記
抵抗５及びコンデンサ６からなる積分回路を介して比較
器４に供給する電流検出抵抗１１とを有している。
回路７からのパルス幅変調信号，上記比較器２からの各
比較信号Ｕ，Ｖ，Ｗ及び上記両波整流回路３からのリバ
ース信号に基づいて、上記ＰＷＭ回路７を駆動するとと
もに、ドライバ１０を駆動するためのコントロール信号
Ｕｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉを形成して出力す
るロジック部９と、上記ロジック部９からのコントロー
ル信号Ｕｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉに応じて上
記３相モータ１を駆動するドライバ１０と、上記３相モ
ータ１の駆動電流を電圧のかたちで検出し、これを上記
抵抗５及びコンデンサ６からなる積分回路を介して比較
器４に供給する電流検出抵抗１１とを有している。
【００３５】次にこのような構成を有する本実施例に係
るモータ駆動装置の動作説明をする。まず、上記３相モ
ータ１において、例えばＵ相コイル１Ｕ及びＶ相コイル
１Ｖに電流を供給すると、該Ｕ相コイル１Ｕ及びＶ相コ
イル１Ｖはトルクを発生するように働くためモータとし
て作動するが、残るＷ相コイル１Ｗは逆に発電機となり
逆起電圧を発生する。本実施例に係るモータ駆動装置
は、この各相コイル１Ｕ，１Ｖ，１Ｗに発生する逆起電
圧に基づいてロータの回転位置を検出し、この検出結果
に応じて通電状態を切り換え制御し３相モータ１を回転
駆動するものである。
るモータ駆動装置の動作説明をする。まず、上記３相モ
ータ１において、例えばＵ相コイル１Ｕ及びＶ相コイル
１Ｖに電流を供給すると、該Ｕ相コイル１Ｕ及びＶ相コ
イル１Ｖはトルクを発生するように働くためモータとし
て作動するが、残るＷ相コイル１Ｗは逆に発電機となり
逆起電圧を発生する。本実施例に係るモータ駆動装置
は、この各相コイル１Ｕ，１Ｖ，１Ｗに発生する逆起電
圧に基づいてロータの回転位置を検出し、この検出結果
に応じて通電状態を切り換え制御し３相モータ１を回転
駆動するものである。
【００３６】具体的には、上記各相コイル１Ｕ，１Ｖ，
１Ｗから発生する図２（ａ）に示すような逆起電圧Ｕｉ
ｎ，Ｖｉｎ，Ｗｉｎ及び３相モータ１の中性点の電圧で
あるコモン端子１ａのコモン電圧ＣＯＭは、それぞれ比
較器２に供給される。
１Ｗから発生する図２（ａ）に示すような逆起電圧Ｕｉ
ｎ，Ｖｉｎ，Ｗｉｎ及び３相モータ１の中性点の電圧で
あるコモン端子１ａのコモン電圧ＣＯＭは、それぞれ比
較器２に供給される。
【００３７】上記比較器２は、図３に示すようにＵ相
用，Ｖ相用，Ｗ相用の３つの比較器２ａ〜２ｃで構成さ
れており、上記コモン電圧ＣＯＭは基準電圧として該各
比較器２ａ〜２ｃに供給される。また、上記逆起電圧Ｕ
ｉｎは抵抗を介してＵ相用の比較器２ａに供給され、上
記逆起電圧Ｖｉｎは抵抗を介してＶ相用の比較器２ｂに
供給され、上記逆起電圧Ｗｉｎは抵抗を介してＷ相用の
比較器２ｃに供給される。上記各比較器２ａ〜２ｃは、
図２（ａ）に示すように上記コモン電圧ＣＯＭを基準と
して各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎを比較し、同図
（ｂ）〜（ｄ）に示すような各比較信号Ｕ，Ｖ，Ｗを形
成しこれらをロジック部９に供給する。
用，Ｖ相用，Ｗ相用の３つの比較器２ａ〜２ｃで構成さ
れており、上記コモン電圧ＣＯＭは基準電圧として該各
比較器２ａ〜２ｃに供給される。また、上記逆起電圧Ｕ
ｉｎは抵抗を介してＵ相用の比較器２ａに供給され、上
記逆起電圧Ｖｉｎは抵抗を介してＶ相用の比較器２ｂに
供給され、上記逆起電圧Ｗｉｎは抵抗を介してＷ相用の
比較器２ｃに供給される。上記各比較器２ａ〜２ｃは、
図２（ａ）に示すように上記コモン電圧ＣＯＭを基準と
して各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎを比較し、同図
（ｂ）〜（ｄ）に示すような各比較信号Ｕ，Ｖ，Ｗを形
成しこれらをロジック部９に供給する。
【００３８】なお、上記各比較信号Ｕ，Ｖ，Ｗには、上
記各相コイル１Ｕ，１Ｖ，１Ｗへの通電切り換えのタイ
ミングで図２（ｂ）〜（ｄ）に示すようなキックバック
ノイズが重畳している。
記各相コイル１Ｕ，１Ｖ，１Ｗへの通電切り換えのタイ
ミングで図２（ｂ）〜（ｄ）に示すようなキックバック
ノイズが重畳している。
【００３９】一方、両波整流回路３は、図４に示すよう
な構成を有しており、第１の比較器３ａにおいて、上記
３相モータ１の回転状態に基づいて回転サーボ系或いは
デジタル・シグナル・プロセッサ（ＤＳＰ）等で形成さ
れた回転サーボ信号（Ｖｃｎｔｒｏｌ）と、基準電圧発
生回路３ｂからの基準電圧とを比較し、第２の比較器３
ｃにおいて、上記第１の比較器３ａからの比較出力と、
上記基準電圧とを比較することにより、上記回転サーボ
信号を両波整流する。そして、この両波整流した回転サ
ーボ信号を基準電圧Ｖｒｅｃとして出力する。
な構成を有しており、第１の比較器３ａにおいて、上記
３相モータ１の回転状態に基づいて回転サーボ系或いは
デジタル・シグナル・プロセッサ（ＤＳＰ）等で形成さ
れた回転サーボ信号（Ｖｃｎｔｒｏｌ）と、基準電圧発
生回路３ｂからの基準電圧とを比較し、第２の比較器３
ｃにおいて、上記第１の比較器３ａからの比較出力と、
上記基準電圧とを比較することにより、上記回転サーボ
信号を両波整流する。そして、この両波整流した回転サ
ーボ信号を基準電圧Ｖｒｅｃとして出力する。
【００４０】ここで、上記３相モータ１の回転数が規定
以上に速くなると、上記回転サーボ信号は、回転数を落
とすためにマイナス入力となる。このため、上記両波整
流回路３は、第３の比較器３ｄにおいて、上記基準電圧
と上記回転サーボ信号とを比較し、マイナス入力の回転
サーボ信号が供給されたときに３相モータ１に回転ブレ
ーキをかけるためのリバース信号（Ｒeverse）を形成
し、これを後に説明するロジック部９に供給する。
以上に速くなると、上記回転サーボ信号は、回転数を落
とすためにマイナス入力となる。このため、上記両波整
流回路３は、第３の比較器３ｄにおいて、上記基準電圧
と上記回転サーボ信号とを比較し、マイナス入力の回転
サーボ信号が供給されたときに３相モータ１に回転ブレ
ーキをかけるためのリバース信号（Ｒeverse）を形成
し、これを後に説明するロジック部９に供給する。
【００４１】電流検出抵抗１１（Ｒisens ）は、後に説
明するドライバ部１０から各相コイル１Ｕ，１Ｖ，１Ｗ
に供給する通電電流を電圧のかたちで検出する。この検
出信号（Current Sense ）は、抵抗５及びコンデンサ６
からなる積分回路で積分処理され上記比較器４に供給さ
れる。
明するドライバ部１０から各相コイル１Ｕ，１Ｖ，１Ｗ
に供給する通電電流を電圧のかたちで検出する。この検
出信号（Current Sense ）は、抵抗５及びコンデンサ６
からなる積分回路で積分処理され上記比較器４に供給さ
れる。
【００４２】上記比較器４は、上記両波整流回路３から
の基準信号Ｖｒｅｃと、上記電流検出抵抗１１で検出さ
れた検出信号（Current Sense ）の積分信号とを比較
し、この比較出力Ｖｅｒｒをパルス幅変調回路（ＰＷＭ
回路）７に供給する。
の基準信号Ｖｒｅｃと、上記電流検出抵抗１１で検出さ
れた検出信号（Current Sense ）の積分信号とを比較
し、この比較出力Ｖｅｒｒをパルス幅変調回路（ＰＷＭ
回路）７に供給する。
【００４３】上記ＰＷＭ回路７は、上記比較出力Ｖｅｒ
ｒをパルス幅変調することによりパルス幅変調信号（Ｐ
ＷＭ Carrier）を形成し、これをロジック部９に供給す
る。なお、これは、パルス幅変調を用いた電流駆動を行
っていることを示す。
ｒをパルス幅変調することによりパルス幅変調信号（Ｐ
ＷＭ Carrier）を形成し、これをロジック部９に供給す
る。なお、これは、パルス幅変調を用いた電流駆動を行
っていることを示す。
【００４４】上記ロジック部９は、図５に示すような構
成を有しており、上記比較器２からのキックバックノイ
ズの重畳した各比較信号Ｕ，Ｖ，Ｗは、排他的論理和回
路（Ｅｘｏｒ回路）２０及び３フェーズロジック部２８
に供給される。
成を有しており、上記比較器２からのキックバックノイ
ズの重畳した各比較信号Ｕ，Ｖ，Ｗは、排他的論理和回
路（Ｅｘｏｒ回路）２０及び３フェーズロジック部２８
に供給される。
【００４５】上記Ｅｘｏｒ回路２０は、上記各比較信号
Ｕ，Ｖ，Ｗの排他的論理和をとることにより、図２
（ｅ）に示すようなＥｘｏｒ信号を形成し、これをマス
ク回路２１に供給する。なお、上記各比較信号Ｕ，Ｖ，
Ｗにはキックバックノイズが重畳しているため、上記Ｅ
ｘｏｒ信号にも当然のことながらキックバックノイズが
重畳している。また、上記Ｅｘｏｒ信号の立ち上がりエ
ッジ及び立ち下がりエッジは、それぞれ図２（ａ）に示
す各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎとコモン電圧ＣＯ
Ｍとのゼロクロスポイントを示すようになっている。
Ｕ，Ｖ，Ｗの排他的論理和をとることにより、図２
（ｅ）に示すようなＥｘｏｒ信号を形成し、これをマス
ク回路２１に供給する。なお、上記各比較信号Ｕ，Ｖ，
Ｗにはキックバックノイズが重畳しているため、上記Ｅ
ｘｏｒ信号にも当然のことながらキックバックノイズが
重畳している。また、上記Ｅｘｏｒ信号の立ち上がりエ
ッジ及び立ち下がりエッジは、それぞれ図２（ａ）に示
す各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎとコモン電圧ＣＯ
Ｍとのゼロクロスポイントを示すようになっている。
【００４６】上記マスク回路２１は、図６に示すように
上記キックバックノイズの重畳したＥｘｏｒ信号、及
び、インバータ２１ｃを介した第１のマスク信号（Ｍａ
ｓｋ１）が供給される第１のＡＮＤゲート２１ａと、上
記第１のＡＮＤゲート２１ａの出力及び第２のＡＮＤゲ
ート２１ｂの出力が供給されるＯＲゲート２１ｄと、上
記第１のマスク信号及びＯＲゲート２１ｄの出力が供給
される第２のＡＮＤゲート２１ｂと、上記ＯＲゲート２
１ｄからの出力を同期化するＤフリップフロップ２１ｅ
とで構成されている。
上記キックバックノイズの重畳したＥｘｏｒ信号、及
び、インバータ２１ｃを介した第１のマスク信号（Ｍａ
ｓｋ１）が供給される第１のＡＮＤゲート２１ａと、上
記第１のＡＮＤゲート２１ａの出力及び第２のＡＮＤゲ
ート２１ｂの出力が供給されるＯＲゲート２１ｄと、上
記第１のマスク信号及びＯＲゲート２１ｄの出力が供給
される第２のＡＮＤゲート２１ｂと、上記ＯＲゲート２
１ｄからの出力を同期化するＤフリップフロップ２１ｅ
とで構成されている。
【００４７】上記第１のマスク信号は、後に説明するタ
イムディレイ回路２３により通電切り換えのタイミング
で形成されるものであり、図２（ｊ）に示すように後に
説明するタイミングコントローラ２７からの図２（ｈ）
に示すインターナルクロックの例えば２クロック分のパ
ルス幅を有している。また、上記Ｄフリップフロップ２
１ｅは、上記インターナルクロックに基づいて上記ＯＲ
ゲート２１ｄの出力を同期化する。
イムディレイ回路２３により通電切り換えのタイミング
で形成されるものであり、図２（ｊ）に示すように後に
説明するタイミングコントローラ２７からの図２（ｈ）
に示すインターナルクロックの例えば２クロック分のパ
ルス幅を有している。また、上記Ｄフリップフロップ２
１ｅは、上記インターナルクロックに基づいて上記ＯＲ
ゲート２１ｄの出力を同期化する。
【００４８】すなわち、上記マスク回路２１は、上記第
１のマスク信号がハイレベルのときにＥｘｏｒ信号の以
前の状態をホールドし、該第１のマスク信号がローレベ
ルのときにＥｘｏｒ信号をそのまま出力する。これによ
り、上記Ｅｘｏｒ信号からキックバックノイズを除去し
た図２（ｆ）に示すようなＭasked Ｅxor 信号を形成す
ることができる。このＭasked Ｅxor 信号は、図５に示
すエッジディテクタ２２に供給される。
１のマスク信号がハイレベルのときにＥｘｏｒ信号の以
前の状態をホールドし、該第１のマスク信号がローレベ
ルのときにＥｘｏｒ信号をそのまま出力する。これによ
り、上記Ｅｘｏｒ信号からキックバックノイズを除去し
た図２（ｆ）に示すようなＭasked Ｅxor 信号を形成す
ることができる。このＭasked Ｅxor 信号は、図５に示
すエッジディテクタ２２に供給される。
【００４９】なお、上記第１のマスク信号のパルス幅
は、上記インターナルクロックの２クロック分のパルス
幅であることとしたが、これは、この場合におけるキッ
クバックノイズが上記２クロックのパルス幅以下で生ず
るためである。このキックバックノイズのパルス幅は、
回転制御しようとするモータにより異なる。このため、
上記第１のマスク信号のパルス幅は、回転制御しようと
するモータのキックバックノイズのパルス幅に応じて設
定することが好ましい。
は、上記インターナルクロックの２クロック分のパルス
幅であることとしたが、これは、この場合におけるキッ
クバックノイズが上記２クロックのパルス幅以下で生ず
るためである。このキックバックノイズのパルス幅は、
回転制御しようとするモータにより異なる。このため、
上記第１のマスク信号のパルス幅は、回転制御しようと
するモータのキックバックノイズのパルス幅に応じて設
定することが好ましい。
【００５０】上記エッジディテクタ（同期微分回路）２
２は、図７に示すようにインターナルクロックに基づい
て上記Ｍasked Ｅxor 信号を同期化する第１のＤフリッ
プフロップ２２ａと、インターナルクロックに基づいて
上記第１のＤフリップフロップ２２ａにより同期化され
たＭasked Ｅxor 信号を再度同期化する第２のＤフリッ
プフロップ２２ｂとを有している。
２は、図７に示すようにインターナルクロックに基づい
て上記Ｍasked Ｅxor 信号を同期化する第１のＤフリッ
プフロップ２２ａと、インターナルクロックに基づいて
上記第１のＤフリップフロップ２２ａにより同期化され
たＭasked Ｅxor 信号を再度同期化する第２のＤフリッ
プフロップ２２ｂとを有している。
【００５１】また、上記エッジディテクタ２２は、上記
第１のＤフリップフロップ２２ａからのＭasked Ｅxor
信号，インバータ２２ｄにより極性反転された後に説明
する第２のマスク信号及びインバータ２２ｃにより極性
反転された上記第２のＤフリップフロップ２２ｃからの
Ｍasked Ｅxor 信号の論理積をとる第１のＡＮＤゲート
２２ｆと、インバータ２２ｅにより極性反転された第１
のＤフリップフロップ２２ａからのＭasked Ｅxor 信
号，上記第２のマスク信号，上記第２のＤフリップフロ
ップ２２ｂからのＭasked Ｅxor 信号の論理積をとる第
２のＡＮＤゲート２２ｇと、上記第１，第２のＡＮＤゲ
ート２２ｆ，２２ｇからの各出力の論理和をとる第１の
ＯＲゲート２２ｈとを有している。
第１のＤフリップフロップ２２ａからのＭasked Ｅxor
信号，インバータ２２ｄにより極性反転された後に説明
する第２のマスク信号及びインバータ２２ｃにより極性
反転された上記第２のＤフリップフロップ２２ｃからの
Ｍasked Ｅxor 信号の論理積をとる第１のＡＮＤゲート
２２ｆと、インバータ２２ｅにより極性反転された第１
のＤフリップフロップ２２ａからのＭasked Ｅxor 信
号，上記第２のマスク信号，上記第２のＤフリップフロ
ップ２２ｂからのＭasked Ｅxor 信号の論理積をとる第
２のＡＮＤゲート２２ｇと、上記第１，第２のＡＮＤゲ
ート２２ｆ，２２ｇからの各出力の論理和をとる第１の
ＯＲゲート２２ｈとを有している。
【００５２】また、上記エッジディテクタ２２は、上記
第１のＤフリップフロップ２２ａからのＭasked Ｅxor
信号，上記第２のマスク信号及びインバータ２２ｄによ
り極性反転された上記第２のＤフリップフロップ２２ｃ
からのＭasked Ｅxor 信号の論理積をとる第３のＡＮＤ
ゲート２２ｉと、インバータ２２ｅにより極性反転され
た第１のＤフリップフロップ２２ａからのＭasked Ｅxo
r 信号，インバータ２２ｄにより極性反転された第２の
マスク信号，上記第２のＤフリップフロップ２２ｂから
のＭasked Ｅxor 信号の論理積をとる第４のＡＮＤゲー
ト２２ｊと、上記第１，第２のＡＮＤゲート２２ｉ，２
２ｊからの各出力の論理和をとる第２のＯＲゲート２２
ｋとを有している。
第１のＤフリップフロップ２２ａからのＭasked Ｅxor
信号，上記第２のマスク信号及びインバータ２２ｄによ
り極性反転された上記第２のＤフリップフロップ２２ｃ
からのＭasked Ｅxor 信号の論理積をとる第３のＡＮＤ
ゲート２２ｉと、インバータ２２ｅにより極性反転され
た第１のＤフリップフロップ２２ａからのＭasked Ｅxo
r 信号，インバータ２２ｄにより極性反転された第２の
マスク信号，上記第２のＤフリップフロップ２２ｂから
のＭasked Ｅxor 信号の論理積をとる第４のＡＮＤゲー
ト２２ｊと、上記第１，第２のＡＮＤゲート２２ｉ，２
２ｊからの各出力の論理和をとる第２のＯＲゲート２２
ｋとを有している。
【００５３】上記第２のマスク信号は、後に説明するデ
コータ部２９が３相モータ１の各相コイル１Ｕ，１Ｖ，
１Ｗの通電状態に基づいて予測形成されたものである。
すなわち、上記３相モータ１は、通常方向の回転時の場
合、図２（ｋ）〜（ｍ）に示す各逆起電圧Ｕres ，Ｖre
s ，Ｗres の、ハイレベル（Ｈ），ローレベル（Ｌ），
ハイレベル（Ｈ）の組合せである第１の通電パターン
と、Ｈ，Ｌ，Ｌの組合せである第２の通電パターンと、
Ｈ，Ｈ，Ｌの組合せである第３の通電パターンと、Ｌ，
Ｈ，Ｌの組合せである第４の通電パターンと、Ｌ，Ｈ，
Ｈの組合せである第５の通電パターンと、Ｌ，Ｌ，Ｈの
組合せである第６の通電パターンとの計６パターンで回
転駆動される。なお、Ｈ，Ｈ，Ｈ及びＬ，Ｌ，Ｌの組合
せは用いられない。このため、上記デコーダ部２９は、
上記各逆起電圧Ｕres ，Ｖres ，Ｗres の現在の通電パ
ターンを検出（デコード）することにより、次の通電パ
ターンを予測することができる。この予測出力が上記第
２のマスク信号である。
コータ部２９が３相モータ１の各相コイル１Ｕ，１Ｖ，
１Ｗの通電状態に基づいて予測形成されたものである。
すなわち、上記３相モータ１は、通常方向の回転時の場
合、図２（ｋ）〜（ｍ）に示す各逆起電圧Ｕres ，Ｖre
s ，Ｗres の、ハイレベル（Ｈ），ローレベル（Ｌ），
ハイレベル（Ｈ）の組合せである第１の通電パターン
と、Ｈ，Ｌ，Ｌの組合せである第２の通電パターンと、
Ｈ，Ｈ，Ｌの組合せである第３の通電パターンと、Ｌ，
Ｈ，Ｌの組合せである第４の通電パターンと、Ｌ，Ｈ，
Ｈの組合せである第５の通電パターンと、Ｌ，Ｌ，Ｈの
組合せである第６の通電パターンとの計６パターンで回
転駆動される。なお、Ｈ，Ｈ，Ｈ及びＬ，Ｌ，Ｌの組合
せは用いられない。このため、上記デコーダ部２９は、
上記各逆起電圧Ｕres ，Ｖres ，Ｗres の現在の通電パ
ターンを検出（デコード）することにより、次の通電パ
ターンを予測することができる。この予測出力が上記第
２のマスク信号である。
【００５４】上記各逆起電圧Ｕres ，Ｖres ，Ｗres の
極性は、通常方向の回転時と逆方向の回転時とで反転す
る。このため、通常方向の回転時と逆方向の回転時とで
は、上記通電パターンのあらわれる順序が逆となる。こ
のようなことから、上記エッジディテクタ２２は、通常
方向の回転時と逆方向の回転時とでSD Exor 信号とInve
rt信号を切り換えて出力するようになっている。
極性は、通常方向の回転時と逆方向の回転時とで反転す
る。このため、通常方向の回転時と逆方向の回転時とで
は、上記通電パターンのあらわれる順序が逆となる。こ
のようなことから、上記エッジディテクタ２２は、通常
方向の回転時と逆方向の回転時とでSD Exor 信号とInve
rt信号を切り換えて出力するようになっている。
【００５５】すなわち、上記Ｍasked Ｅxor 信号は第１
のＤフリップフロップ２２ａに供給される。上記第１の
Ｄフリップフロップ２２ａは、上記インターナルクロッ
クを１カウントして上記Ｍasked Ｅxor 信号を第１，第
３のＤフリップフロップ２２ｆ，２２ｉに供給するとと
もに、これをインバータ２２ｅを介して第２，第４のＡ
ＮＤゲート２２ｇ，２２ｊに供給する。上記第２のＤフ
リップフロップ２２ｂは、上記インターナルクロックを
１カウントして上記Ｍasked Ｅxor 信号をインバータ２
２ｃを介して第１，第３のＡＮＤゲート２２ｆ，２２ｉ
に供給するとともに、これを第２，第４のＡＮＤゲート
２２ｇ，２２ｊに供給する。
のＤフリップフロップ２２ａに供給される。上記第１の
Ｄフリップフロップ２２ａは、上記インターナルクロッ
クを１カウントして上記Ｍasked Ｅxor 信号を第１，第
３のＤフリップフロップ２２ｆ，２２ｉに供給するとと
もに、これをインバータ２２ｅを介して第２，第４のＡ
ＮＤゲート２２ｇ，２２ｊに供給する。上記第２のＤフ
リップフロップ２２ｂは、上記インターナルクロックを
１カウントして上記Ｍasked Ｅxor 信号をインバータ２
２ｃを介して第１，第３のＡＮＤゲート２２ｆ，２２ｉ
に供給するとともに、これを第２，第４のＡＮＤゲート
２２ｇ，２２ｊに供給する。
【００５６】これにより、通常方向の回転時には上記第
２のマスク信号により、第３，第４のＡＮＤゲート２２
ｉ，２２ｊでＭasked Ｅxor 信号の立ち上がり及び立ち
下がりのタイミングで１インターナルクロック分のパル
ス幅を有する図２（ｇ）に示すようなSD Exor 信号が形
成される。このSD Exor 信号は、第２のＯＲゲート２２
ｋを介して上述のマスク回路２１に供給されるととも
に、タイムディレイ回路２３，スタータ部２４及びフェ
ーズ・ロックド・ループ回路（ＰＬＬ回路）２５にそれ
ぞれ供給される。
２のマスク信号により、第３，第４のＡＮＤゲート２２
ｉ，２２ｊでＭasked Ｅxor 信号の立ち上がり及び立ち
下がりのタイミングで１インターナルクロック分のパル
ス幅を有する図２（ｇ）に示すようなSD Exor 信号が形
成される。このSD Exor 信号は、第２のＯＲゲート２２
ｋを介して上述のマスク回路２１に供給されるととも
に、タイムディレイ回路２３，スタータ部２４及びフェ
ーズ・ロックド・ループ回路（ＰＬＬ回路）２５にそれ
ぞれ供給される。
【００５７】また、逆方向の回転時には上記第２のマス
ク信号により、第１，第２のＡＮＤゲート２２ｆ，２２
ｇでＭasked Ｅxor 信号の立ち上がり及び立ち下がりの
タイミングで１インターナルクロック分のパルス幅を有
するInvert信号が形成される。このInvert信号は、第１
のＯＲゲート２２ｋを介して後に説明する３フェーズロ
ジック部２８に供給される。
ク信号により、第１，第２のＡＮＤゲート２２ｆ，２２
ｇでＭasked Ｅxor 信号の立ち上がり及び立ち下がりの
タイミングで１インターナルクロック分のパルス幅を有
するInvert信号が形成される。このInvert信号は、第１
のＯＲゲート２２ｋを介して後に説明する３フェーズロ
ジック部２８に供給される。
【００５８】ここで、上記３相モータ１は例えば鉄芯モ
ータであり、図２（ａ）に示すように電気角で１２０度
通電駆動となっている。このような鉄芯モータ（３相モ
ータ１）を駆動する場合は、コイルインダクタンスによ
る駆動電流の遅れを補正するために通電位相を多少進め
ることが好ましい。このため、上記タイムディレイ部２
３は、上記SD Exor 信号を、電気角で例えば３０度遅延
させている。すなわち、上記SD Exor 信号の１周期は電
気角で６０度であり、例えば上記インターナルクロック
の周波数が該SD Exor 信号の８倍の周波数であったとす
ると、インターナルクロックの１周期は６０度÷８パル
ス＝７．５度となる。従って、上記電気角３０度の遅延
を施すためには、上記インターナルクロックを４カウン
トすれば良いこととなる。
ータであり、図２（ａ）に示すように電気角で１２０度
通電駆動となっている。このような鉄芯モータ（３相モ
ータ１）を駆動する場合は、コイルインダクタンスによ
る駆動電流の遅れを補正するために通電位相を多少進め
ることが好ましい。このため、上記タイムディレイ部２
３は、上記SD Exor 信号を、電気角で例えば３０度遅延
させている。すなわち、上記SD Exor 信号の１周期は電
気角で６０度であり、例えば上記インターナルクロック
の周波数が該SD Exor 信号の８倍の周波数であったとす
ると、インターナルクロックの１周期は６０度÷８パル
ス＝７．５度となる。従って、上記電気角３０度の遅延
を施すためには、上記インターナルクロックを４カウン
トすれば良いこととなる。
【００５９】具体的には、上記タイムディレイ部２３
は、図８に示すような構成を有しており、第１〜第６の
シフトレジスタ２３ａ〜２３ｆは、上記SD Exor 信号の
立ち上がりエッジでリセットされ、１インターナルクロ
ック毎にハイレベルの信号を次段のシフトレジスタに転
送する。第１のＡＮＤゲート２３ｈには、第４のシフト
レジスタ２３ｄの出力と、第５のシフトレジスタ２３ｅ
からのインバータ２３ｇにより反転された出力が供給さ
れている。このため、上記第１のＡＮＤゲート２３ｈか
らは、上記SD Exor 信号を４インターナルクロック分カ
ウントしたタイミングで１パルス幅の図２（ｉ）に示す
ようなＤelayＴ信号を形成する。上述のように、上記イ
ンターナルクロックの１周期は７．５度であるため、上
記インターナルクロック４カウントすることにより、上
記SD Exor 信号を電気角３０度分遅延させた上記Ｄelay
Ｔ信号を形成することができる（図２（ａ）参照）。こ
のＤelayＴ信号は、上記各相コイルＵ，Ｖ，Ｗへの通電
切り換えのタイミングでハイレベルとなり、上記３フェ
ーズロジック部２８に供給される。そして、後に説明す
るがこの３フェーズロジック部２８において、上記各逆
起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎのサンプリングパルスと
して用いられる。
は、図８に示すような構成を有しており、第１〜第６の
シフトレジスタ２３ａ〜２３ｆは、上記SD Exor 信号の
立ち上がりエッジでリセットされ、１インターナルクロ
ック毎にハイレベルの信号を次段のシフトレジスタに転
送する。第１のＡＮＤゲート２３ｈには、第４のシフト
レジスタ２３ｄの出力と、第５のシフトレジスタ２３ｅ
からのインバータ２３ｇにより反転された出力が供給さ
れている。このため、上記第１のＡＮＤゲート２３ｈか
らは、上記SD Exor 信号を４インターナルクロック分カ
ウントしたタイミングで１パルス幅の図２（ｉ）に示す
ようなＤelayＴ信号を形成する。上述のように、上記イ
ンターナルクロックの１周期は７．５度であるため、上
記インターナルクロック４カウントすることにより、上
記SD Exor 信号を電気角３０度分遅延させた上記Ｄelay
Ｔ信号を形成することができる（図２（ａ）参照）。こ
のＤelayＴ信号は、上記各相コイルＵ，Ｖ，Ｗへの通電
切り換えのタイミングでハイレベルとなり、上記３フェ
ーズロジック部２８に供給される。そして、後に説明す
るがこの３フェーズロジック部２８において、上記各逆
起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎのサンプリングパルスと
して用いられる。
【００６０】第２のＡＮＤゲート２３ｊには、第４のシ
フトレジスタ２３ｄの出力と、第６のシフトレジスタ２
３ｆからのインバータ２３ｉにより反転された出力が供
給されている。このため、上記第２のＡＮＤゲート２３
ｊからは、図２（ｊ）に示すように２インターナルクロ
ック分のパルス幅を有する上記第１のマスク信号が形成
されて出力される。上記第１のマスク信号のパルス幅を
大きくしすぎると逆起電圧のゼロクロスポイントまでマ
スク処理されてしまい、モータの通電タイミングに支障
をきたす。このため、本実施例の場合、上記第１のマス
ク信号のパルス幅は２インターナルクロック分、すなわ
ち、電気角で１５度となるように設定されている。この
第１のマスク信号は、上述のように上記マスク回路２１
に供給され、キックバックノイズのマスク処理に用いら
れる。
フトレジスタ２３ｄの出力と、第６のシフトレジスタ２
３ｆからのインバータ２３ｉにより反転された出力が供
給されている。このため、上記第２のＡＮＤゲート２３
ｊからは、図２（ｊ）に示すように２インターナルクロ
ック分のパルス幅を有する上記第１のマスク信号が形成
されて出力される。上記第１のマスク信号のパルス幅を
大きくしすぎると逆起電圧のゼロクロスポイントまでマ
スク処理されてしまい、モータの通電タイミングに支障
をきたす。このため、本実施例の場合、上記第１のマス
ク信号のパルス幅は２インターナルクロック分、すなわ
ち、電気角で１５度となるように設定されている。この
第１のマスク信号は、上述のように上記マスク回路２１
に供給され、キックバックノイズのマスク処理に用いら
れる。
【００６１】また、このタイムディレイ部２３におい
て、第６のシフトレジスタ２３ｆからの出力は、上記第
１のマスク信号がローレベルとなると同時にハイレベル
となり、以下に説明するスタータ部２４を動作させるた
めのトリガ（Ｆｌｕｇ信号）として該スタータ部２４に
供給される。
て、第６のシフトレジスタ２３ｆからの出力は、上記第
１のマスク信号がローレベルとなると同時にハイレベル
となり、以下に説明するスタータ部２４を動作させるた
めのトリガ（Ｆｌｕｇ信号）として該スタータ部２４に
供給される。
【００６２】上記スタータ部２４は、図９に示すように
上記SD Exor 信号でリセットされ上記インターナルクロ
ックをカウントする第１〜第５のカウンタ２４ａ〜２４
ｅと、第１，第２のカウンタ２４ａ，２４ｂからの各出
力の論理積をとって第３のカウンタ２４ｃに供給する第
１のＡＮＤゲート２４ｆと、第１〜第３のカウンタ２４
ａ〜２４ｃからの各出力の論理積をとって第４のカウン
タ２４ｄに供給する第２のＡＮＤゲート２４ｇとを有し
ている。また、第１〜第４のカウンタ２４ａ〜２４ｄか
らの各出力の論理積をとって第５のカウンタ２４ｅに供
給する第３のＡＮＤゲート２４ｈと、第１〜第５のカウ
ンタ２４ａ〜２４ｅからの各出力の論理積をとって出力
する第４のＡＮＤゲート２４ｉと、上記第４のＡＮＤゲ
ート２４ｉからの出力をインターナルクロックに基づい
て同期化し、これを通電パターンを切り換えるためのＳ
tep 信号として出力するＤフリップフロップ２４ｊとを
有している。
上記SD Exor 信号でリセットされ上記インターナルクロ
ックをカウントする第１〜第５のカウンタ２４ａ〜２４
ｅと、第１，第２のカウンタ２４ａ，２４ｂからの各出
力の論理積をとって第３のカウンタ２４ｃに供給する第
１のＡＮＤゲート２４ｆと、第１〜第３のカウンタ２４
ａ〜２４ｃからの各出力の論理積をとって第４のカウン
タ２４ｄに供給する第２のＡＮＤゲート２４ｇとを有し
ている。また、第１〜第４のカウンタ２４ａ〜２４ｄか
らの各出力の論理積をとって第５のカウンタ２４ｅに供
給する第３のＡＮＤゲート２４ｈと、第１〜第５のカウ
ンタ２４ａ〜２４ｅからの各出力の論理積をとって出力
する第４のＡＮＤゲート２４ｉと、上記第４のＡＮＤゲ
ート２４ｉからの出力をインターナルクロックに基づい
て同期化し、これを通電パターンを切り換えるためのＳ
tep 信号として出力するＤフリップフロップ２４ｊとを
有している。
【００６３】上記３相モータ１が回転している場合、上
記Ｆｌｕｇ信号は周期的にスタータ部２４に供給される
はずである。しかし、例えば誤った相コイルに通電した
場合や回転が停止している状態では上記Ｆｌｕｇ信号は
スタータ部２４に供給されなくなる。このような状態で
は、同じ相コイルに連続して通電を行うこととなるた
め、いつまでも起動されないうえ、該通電される相コイ
ルが損傷する等の不都合を生ずる。このため、上記スタ
ータ部２４は、上記ハイレベルのＦｌｕｇ信号が供給さ
れるタイミング、すなわち、逆起電圧をサンプリングし
通電を切り換えた直後から始動し、上記各カウンタ２４
ａ〜２４ｅにより上記インターナルクロックを例えば３
２カウントする。そして、上記インターナルクロックを
３２カウントするまでにSD Exor 信号が供給されない場
合は、上記３相モータ１が停止しているものとみなし、
次の通電パターンとするためのＳtep 信号を出力する。
このＳtep 信号は、上記３フェーズロジック部２８に供
給される。
記Ｆｌｕｇ信号は周期的にスタータ部２４に供給される
はずである。しかし、例えば誤った相コイルに通電した
場合や回転が停止している状態では上記Ｆｌｕｇ信号は
スタータ部２４に供給されなくなる。このような状態で
は、同じ相コイルに連続して通電を行うこととなるた
め、いつまでも起動されないうえ、該通電される相コイ
ルが損傷する等の不都合を生ずる。このため、上記スタ
ータ部２４は、上記ハイレベルのＦｌｕｇ信号が供給さ
れるタイミング、すなわち、逆起電圧をサンプリングし
通電を切り換えた直後から始動し、上記各カウンタ２４
ａ〜２４ｅにより上記インターナルクロックを例えば３
２カウントする。そして、上記インターナルクロックを
３２カウントするまでにSD Exor 信号が供給されない場
合は、上記３相モータ１が停止しているものとみなし、
次の通電パターンとするためのＳtep 信号を出力する。
このＳtep 信号は、上記３フェーズロジック部２８に供
給される。
【００６４】また、このスタータ部２４は、上記逆起電
圧のゼロクロスポイントが検出され上記SD Exor 信号に
よって各カウンタ２４ａ〜２４ｅがリセットされること
により動作が停止する。
圧のゼロクロスポイントが検出され上記SD Exor 信号に
よって各カウンタ２４ａ〜２４ｅがリセットされること
により動作が停止する。
【００６５】なお、上記インターナルクロックのカウン
ト数（この場合３２カウント）は、３相モータ１のトル
ク定数や負荷となるイナーシャに応じて設定される。こ
のため、この数値に限定されることなく設計に応じた任
意の値を設定すればよい。
ト数（この場合３２カウント）は、３相モータ１のトル
ク定数や負荷となるイナーシャに応じて設定される。こ
のため、この数値に限定されることなく設計に応じた任
意の値を設定すればよい。
【００６６】次に、上記３フェーズロジック部２８は、
後に詳しく説明するが、上記ＤelayＴ信号に基づいて各
逆起電圧Ｕ，Ｖ，Ｗをサンプリングし、この各サンプル
出力である逆起電圧Ｕres ，Ｖres ，Ｗres を形成し、
これらをデコーダ部２９に供給する。
後に詳しく説明するが、上記ＤelayＴ信号に基づいて各
逆起電圧Ｕ，Ｖ，Ｗをサンプリングし、この各サンプル
出力である逆起電圧Ｕres ，Ｖres ，Ｗres を形成し、
これらをデコーダ部２９に供給する。
【００６７】上記デコーダ部２９は、図１０に示すよう
な構成を有しており、図１に示すドライバ１０に設けら
れているＵ相コイル用の上層トランジスタをオンオフ制
御するための第１のコントロール信号Ｕｕを形成するＵ
ｕ信号形成部３５と、Ｕ相コイル用の下層トランジスタ
をオンオフ制御するための第２のコントロール信号Ｕｉ
を形成するＵｉ信号形成部３６と、Ｖ相コイル用の上層
トランジスタをオンオフ制御するための第３のコントロ
ール信号Ｖｕを形成するＶｕ信号形成部３７と、Ｖ相コ
イル用の下層トランジスタをオンオフ制御するための第
４のコントロール信号Ｖｉを形成するＶｉ信号形成部３
８と、Ｗ相コイル用の上層トランジスタをオンオフ制御
するための第５のコントロール信号Ｗｕを形成するＷｕ
信号形成部３９と、Ｗ相コイル用の下層トランジスタを
オンオフ制御するための第６のコントロール信号Ｗｉを
形成するＷｉ信号形成部４０とを有している。また、上
記デコーダ部２９は、各相コイルＵ，Ｖ，Ｗの逆起電圧
の変化があらわれるタイミングで所定期間ハイレベルと
なるＵ相用，Ｖ相用，Ｗ相用の第３のマスク信号（Ｍas
k3-U，Ｍask3-V，Ｍask3-W）を形成する第１〜第３のＯ
Ｒゲート２９ａ〜２９ｃと、上記３フェーズロジック部
２８からの逆起電圧Ｕres ，Ｖres ，Ｗresをそれぞれ
反転して出力する第１〜第３のインバータ２９ｄ〜２９
ｆを有している。
な構成を有しており、図１に示すドライバ１０に設けら
れているＵ相コイル用の上層トランジスタをオンオフ制
御するための第１のコントロール信号Ｕｕを形成するＵ
ｕ信号形成部３５と、Ｕ相コイル用の下層トランジスタ
をオンオフ制御するための第２のコントロール信号Ｕｉ
を形成するＵｉ信号形成部３６と、Ｖ相コイル用の上層
トランジスタをオンオフ制御するための第３のコントロ
ール信号Ｖｕを形成するＶｕ信号形成部３７と、Ｖ相コ
イル用の下層トランジスタをオンオフ制御するための第
４のコントロール信号Ｖｉを形成するＶｉ信号形成部３
８と、Ｗ相コイル用の上層トランジスタをオンオフ制御
するための第５のコントロール信号Ｗｕを形成するＷｕ
信号形成部３９と、Ｗ相コイル用の下層トランジスタを
オンオフ制御するための第６のコントロール信号Ｗｉを
形成するＷｉ信号形成部４０とを有している。また、上
記デコーダ部２９は、各相コイルＵ，Ｖ，Ｗの逆起電圧
の変化があらわれるタイミングで所定期間ハイレベルと
なるＵ相用，Ｖ相用，Ｗ相用の第３のマスク信号（Ｍas
k3-U，Ｍask3-V，Ｍask3-W）を形成する第１〜第３のＯ
Ｒゲート２９ａ〜２９ｃと、上記３フェーズロジック部
２８からの逆起電圧Ｕres ，Ｖres ，Ｗresをそれぞれ
反転して出力する第１〜第３のインバータ２９ｄ〜２９
ｆを有している。
【００６８】上記Ｕｕ信号形成部３５は、上記逆起電圧
Ｕres ，第２のインバータ２９ｅにより反転された逆起
電圧Ｖres 及び第３のインバータ２９ｆにより反転され
た逆起電圧Ｗres が供給されるＡＮＤゲート３５ａと、
上記逆起電圧Ｕres ，第２のインバータ２９ｅにより反
転された逆起電圧Ｖres 及び逆起電圧Ｗres が供給され
るＡＮＤゲート３５ｂと、上記各ＡＮＤゲート３５ａ，
３５ｂの各出力の論理和を上記第１のコントロール信号
Ｕｕとして出力するＯＲゲート３５ｃとで構成されてい
る。
Ｕres ，第２のインバータ２９ｅにより反転された逆起
電圧Ｖres 及び第３のインバータ２９ｆにより反転され
た逆起電圧Ｗres が供給されるＡＮＤゲート３５ａと、
上記逆起電圧Ｕres ，第２のインバータ２９ｅにより反
転された逆起電圧Ｖres 及び逆起電圧Ｗres が供給され
るＡＮＤゲート３５ｂと、上記各ＡＮＤゲート３５ａ，
３５ｂの各出力の論理和を上記第１のコントロール信号
Ｕｕとして出力するＯＲゲート３５ｃとで構成されてい
る。
【００６９】上記Ｕｉ信号形成部３６は、上記第１のイ
ンバータ２９ｄにより反転された逆起電圧Ｕres ，上記
逆起電圧Ｖres 及び第３のインバータ２９ｆにより反転
された逆起電圧Ｗres が供給されるＡＮＤゲート３６ａ
と、上記第１のインバータ２９ｄにより反転された逆起
電圧Ｕres ，上記逆起電圧Ｖres 及び逆起電圧Ｗresが
供給されるＡＮＤゲート３６ｂと、上記各ＡＮＤゲート
３６ａ，３６ｂの各出力の論理和を上記第２のコントロ
ール信号Ｕｉとして出力するＯＲゲート３６ｃとで構成
されている。
ンバータ２９ｄにより反転された逆起電圧Ｕres ，上記
逆起電圧Ｖres 及び第３のインバータ２９ｆにより反転
された逆起電圧Ｗres が供給されるＡＮＤゲート３６ａ
と、上記第１のインバータ２９ｄにより反転された逆起
電圧Ｕres ，上記逆起電圧Ｖres 及び逆起電圧Ｗresが
供給されるＡＮＤゲート３６ｂと、上記各ＡＮＤゲート
３６ａ，３６ｂの各出力の論理和を上記第２のコントロ
ール信号Ｕｉとして出力するＯＲゲート３６ｃとで構成
されている。
【００７０】上記Ｖｕ信号形成部３７は、上記第１のイ
ンバータ２９ｄを介した逆起電圧Ｕres ，逆起電圧Ｖre
s 及び第３のインバータ２９ｆにより反転された逆起電
圧Ｗres が供給されるＡＮＤゲート３７ａと、上記逆起
電圧Ｕres ，上記逆起電圧Ｖres 及び上記第３のインバ
ータ２９ｆにより反転された逆起電圧Ｗres が供給され
るＡＮＤゲート３７ｂと、上記各ＡＮＤゲート３７ａ，
３７ｂの各出力の論理和を上記第３のコントロール信号
Ｖｕとして出力するＯＲゲート３７ｃとで構成されてい
る。
ンバータ２９ｄを介した逆起電圧Ｕres ，逆起電圧Ｖre
s 及び第３のインバータ２９ｆにより反転された逆起電
圧Ｗres が供給されるＡＮＤゲート３７ａと、上記逆起
電圧Ｕres ，上記逆起電圧Ｖres 及び上記第３のインバ
ータ２９ｆにより反転された逆起電圧Ｗres が供給され
るＡＮＤゲート３７ｂと、上記各ＡＮＤゲート３７ａ，
３７ｂの各出力の論理和を上記第３のコントロール信号
Ｖｕとして出力するＯＲゲート３７ｃとで構成されてい
る。
【００７１】上記Ｖｉ信号形成部３８は、上記第１のイ
ンバータ２９ｄにより反転された逆起電圧Ｕres ，上記
第２のインバータ２９ｅにより反転された逆起電圧Ｖre
s 及び逆起電圧Ｗres が供給されるＡＮＤゲート３８ａ
と、上記逆起電圧Ｕres ，上記第２のインバータ２９ｅ
により反転された逆起電圧Ｖres 及び逆起電圧Ｗresが
供給されるＡＮＤゲート３８ｂと、上記各ＡＮＤゲート
３８ａ，３８ｂの各出力の論理和を上記第４のコントロ
ール信号Ｖｉとして出力するＯＲゲート３８ｃとで構成
されている。
ンバータ２９ｄにより反転された逆起電圧Ｕres ，上記
第２のインバータ２９ｅにより反転された逆起電圧Ｖre
s 及び逆起電圧Ｗres が供給されるＡＮＤゲート３８ａ
と、上記逆起電圧Ｕres ，上記第２のインバータ２９ｅ
により反転された逆起電圧Ｖres 及び逆起電圧Ｗresが
供給されるＡＮＤゲート３８ｂと、上記各ＡＮＤゲート
３８ａ，３８ｂの各出力の論理和を上記第４のコントロ
ール信号Ｖｉとして出力するＯＲゲート３８ｃとで構成
されている。
【００７２】上記Ｗｕ信号形成部３９は、上記第１のイ
ンバータ２９ｄにより反転された逆起電圧Ｕres ，上記
第２のインバータ２９ｅにより反転された逆起電圧Ｖre
s 及び逆起電圧Ｗres が供給されるＡＮＤゲート３９ａ
と、上記第１のインバータ２９ｄにより反転された上記
逆起電圧Ｕres ，上記逆起電圧Ｖres 及び上記逆起電圧
Ｗres が供給されるＡＮＤゲート３９ｂと、上記各ＡＮ
Ｄゲート３９ａ，３９ｂの各出力の論理和を上記第５の
コントロール信号Ｗｕとして出力するＯＲゲート３９ｃ
とで構成されている。
ンバータ２９ｄにより反転された逆起電圧Ｕres ，上記
第２のインバータ２９ｅにより反転された逆起電圧Ｖre
s 及び逆起電圧Ｗres が供給されるＡＮＤゲート３９ａ
と、上記第１のインバータ２９ｄにより反転された上記
逆起電圧Ｕres ，上記逆起電圧Ｖres 及び上記逆起電圧
Ｗres が供給されるＡＮＤゲート３９ｂと、上記各ＡＮ
Ｄゲート３９ａ，３９ｂの各出力の論理和を上記第５の
コントロール信号Ｗｕとして出力するＯＲゲート３９ｃ
とで構成されている。
【００７３】上記Ｗｉ信号形成部４０は、上記逆起電圧
Ｕres ，上記第２のインバータ２９ｅにより反転された
逆起電圧Ｖres 及び上記第３のインバータ２９ｆにより
反転された逆起電圧Ｗres が供給されるＡＮＤゲート４
０ａと、上記逆起電圧Ｕres，上記逆起電圧Ｖres 及び
上記第３のインバータ２９ｆにより反転された逆起電圧
Ｗres が供給されるＡＮＤゲート４０ｂと、上記各ＡＮ
Ｄゲート４０ａ，４０ｂの各出力の論理和を上記第６の
コントロール信号Ｗｉとして出力するＯＲゲート４０ｃ
とで構成されている。
Ｕres ，上記第２のインバータ２９ｅにより反転された
逆起電圧Ｖres 及び上記第３のインバータ２９ｆにより
反転された逆起電圧Ｗres が供給されるＡＮＤゲート４
０ａと、上記逆起電圧Ｕres，上記逆起電圧Ｖres 及び
上記第３のインバータ２９ｆにより反転された逆起電圧
Ｗres が供給されるＡＮＤゲート４０ｂと、上記各ＡＮ
Ｄゲート４０ａ，４０ｂの各出力の論理和を上記第６の
コントロール信号Ｗｉとして出力するＯＲゲート４０ｃ
とで構成されている。
【００７４】上記第１のＯＲゲート２９ａには、Ｖｕ信
号形成部３７のＡＮＤゲート３７ｂの出力と、Ｗｕ信号
形成部３９のＡＮＤゲート３９ａの出力とが供給されて
おり、該各出力の論理和をとることにより第３のマスク
信号（Ｍask3-U）を形成して出力するようになってい
る。
号形成部３７のＡＮＤゲート３７ｂの出力と、Ｗｕ信号
形成部３９のＡＮＤゲート３９ａの出力とが供給されて
おり、該各出力の論理和をとることにより第３のマスク
信号（Ｍask3-U）を形成して出力するようになってい
る。
【００７５】上記第２のＯＲゲート２９ｂには、Ｕｕ信
号形成部３５のＡＮＤゲート３５ａの出力と、Ｗｕ信号
形成部３９のＡＮＤゲート３９ｂの出力とが供給されて
おり、該各出力の論理和をとることにより第３のマスク
信号（Ｍask3-V）を形成して出力するようになってい
る。
号形成部３５のＡＮＤゲート３５ａの出力と、Ｗｕ信号
形成部３９のＡＮＤゲート３９ｂの出力とが供給されて
おり、該各出力の論理和をとることにより第３のマスク
信号（Ｍask3-V）を形成して出力するようになってい
る。
【００７６】上記第３のＯＲゲート２９ｃには、Ｖｕ信
号形成部３７のＡＮＤゲート３７ａの出力と、Ｕｕ信号
形成部３５のＡＮＤゲート３５ｂの出力とが供給されて
おり、該各出力の論理和をとることにより第３のマスク
信号（Ｍask3-W）を形成して出力するようになってい
る。
号形成部３７のＡＮＤゲート３７ａの出力と、Ｕｕ信号
形成部３５のＡＮＤゲート３５ｂの出力とが供給されて
おり、該各出力の論理和をとることにより第３のマスク
信号（Ｍask3-W）を形成して出力するようになってい
る。
【００７７】このような構成を有するデコーダ部２９
は、上記各逆起電圧Ｕres ，Ｖres ，Ｗres で構成され
る上述の第１〜第６の通電パターンに基づいて上記各相
の上層トランジスタ及び下層トランジスタをオンオフ制
御する第１〜第６のコントロール信号Ｕｕ〜Ｗｉを形成
する。
は、上記各逆起電圧Ｕres ，Ｖres ，Ｗres で構成され
る上述の第１〜第６の通電パターンに基づいて上記各相
の上層トランジスタ及び下層トランジスタをオンオフ制
御する第１〜第６のコントロール信号Ｕｕ〜Ｗｉを形成
する。
【００７８】すなわち、デコーダ部２９に供給される各
逆起電圧Ｕres ，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）
に示す第１の通電パターン（Ｈ，Ｌ，Ｈ）及び第２の通
電パターン（Ｈ，Ｌ，Ｌ）であるときは、上記Ｕｕ信号
形成部３５からこの間ハイレベルとなる同図（ｒ）に示
すような第１のコントロール信号Ｕｕが出力される。同
じく、上記デコーダ部２９に供給される各逆起電圧Ｕre
s ，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）に示す第４の
通電パターン（Ｌ，Ｈ，Ｌ）及び第５の通電パターン
（Ｌ，Ｈ，Ｈ）であるときは、上記Ｕｉ信号形成部３６
からこの間ハイレベルとなる同図（ｓ）に示すような第
２のコントロール信号Ｕｉが出力される。
逆起電圧Ｕres ，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）
に示す第１の通電パターン（Ｈ，Ｌ，Ｈ）及び第２の通
電パターン（Ｈ，Ｌ，Ｌ）であるときは、上記Ｕｕ信号
形成部３５からこの間ハイレベルとなる同図（ｒ）に示
すような第１のコントロール信号Ｕｕが出力される。同
じく、上記デコーダ部２９に供給される各逆起電圧Ｕre
s ，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）に示す第４の
通電パターン（Ｌ，Ｈ，Ｌ）及び第５の通電パターン
（Ｌ，Ｈ，Ｈ）であるときは、上記Ｕｉ信号形成部３６
からこの間ハイレベルとなる同図（ｓ）に示すような第
２のコントロール信号Ｕｉが出力される。
【００７９】また、デコーダ部２９に供給される各逆起
電圧Ｕres ，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）に示
す第３の通電パターン（Ｈ，Ｈ，Ｌ）及び第４の通電パ
ターン（Ｌ，Ｈ，Ｌ）であるときは、上記Ｖｕ信号形成
部３７からこの間ハイレベルとなる同図（ｔ）に示すよ
うな第３のコントロール信号Ｖｕが出力される。同じ
く、上記デコーダ部２９に供給される各逆起電圧Ｕres
，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）に示す第１の
通電パターン（Ｈ，Ｌ，Ｈ）及び第６の通電パターン
（Ｌ，Ｌ，Ｈ）であるときは、上記Ｖｉ信号形成部３８
からこの間ハイレベルとなる同図（ｕ）に示すような第
４のコントロール信号Ｖｉが出力される。
電圧Ｕres ，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）に示
す第３の通電パターン（Ｈ，Ｈ，Ｌ）及び第４の通電パ
ターン（Ｌ，Ｈ，Ｌ）であるときは、上記Ｖｕ信号形成
部３７からこの間ハイレベルとなる同図（ｔ）に示すよ
うな第３のコントロール信号Ｖｕが出力される。同じ
く、上記デコーダ部２９に供給される各逆起電圧Ｕres
，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）に示す第１の
通電パターン（Ｈ，Ｌ，Ｈ）及び第６の通電パターン
（Ｌ，Ｌ，Ｈ）であるときは、上記Ｖｉ信号形成部３８
からこの間ハイレベルとなる同図（ｕ）に示すような第
４のコントロール信号Ｖｉが出力される。
【００８０】また、デコーダ部２９に供給される各逆起
電圧Ｕres ，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）に示
す第５の通電パターン（Ｌ，Ｈ，Ｈ）及び第６の通電パ
ターン（Ｌ，Ｌ，Ｈ）であるときは、上記Ｗｕ信号形成
部３９からこの間ハイレベルとなる同図（ｖ）に示すよ
うな第５のコントロール信号Ｗｕが出力される。同じ
く、上記デコーダ部２９に供給される各逆起電圧Ｕres
，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）に示す第２の
通電パターン（Ｈ，Ｌ，Ｌ）及び第３の通電パターン
（Ｈ，Ｈ，Ｌ）であるときは、上記Ｗｉ信号形成部４０
からこの間ハイレベルとなる同図（ｗ）に示すような第
６のコントロール信号Ｖｉが出力される。
電圧Ｕres ，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）に示
す第５の通電パターン（Ｌ，Ｈ，Ｈ）及び第６の通電パ
ターン（Ｌ，Ｌ，Ｈ）であるときは、上記Ｗｕ信号形成
部３９からこの間ハイレベルとなる同図（ｖ）に示すよ
うな第５のコントロール信号Ｗｕが出力される。同じ
く、上記デコーダ部２９に供給される各逆起電圧Ｕres
，Ｖres ，Ｗres が図２（ｋ）〜（ｍ）に示す第２の
通電パターン（Ｈ，Ｌ，Ｌ）及び第３の通電パターン
（Ｈ，Ｈ，Ｌ）であるときは、上記Ｗｉ信号形成部４０
からこの間ハイレベルとなる同図（ｗ）に示すような第
６のコントロール信号Ｖｉが出力される。
【００８１】このようにして形成された各コントロール
信号Ｕｕ〜Ｗｉは、それぞれ後に説明するアウトプット
コントローラ３０に供給される。
信号Ｕｕ〜Ｗｉは、それぞれ後に説明するアウトプット
コントローラ３０に供給される。
【００８２】また、上記第１のＯＲゲート２９ａは、Ｖ
ｕ信号形成部３７のＡＮＤゲート３７ｂの出力と、Ｗｕ
信号形成部３９のＡＮＤゲート３９ａの出力との論理和
をとることにより、図２（ｏ）に示すような上記逆起電
圧Ｕres の変化のタイミングで所定期間ハイレベルとな
る第３のマスク信号（Ｍask3-U）を形成し、これを上記
３フェーズロジック部２８に供給する。
ｕ信号形成部３７のＡＮＤゲート３７ｂの出力と、Ｗｕ
信号形成部３９のＡＮＤゲート３９ａの出力との論理和
をとることにより、図２（ｏ）に示すような上記逆起電
圧Ｕres の変化のタイミングで所定期間ハイレベルとな
る第３のマスク信号（Ｍask3-U）を形成し、これを上記
３フェーズロジック部２８に供給する。
【００８３】上記第２のＯＲゲート２９ｂは、Ｕｕ信号
形成部３５のＡＮＤゲート３５ａの出力と、Ｗｕ信号形
成部３９のＡＮＤゲート３９ｂの出力との論理和をとる
ことにより図２（ｐ）に示すような上記逆起電圧Ｖres
の変化のタイミングで所定期間ハイレベルとなる第３の
マスク信号（Ｍask3-V）を形成し、これを上記３フェー
ズロジック部２８に供給する。
形成部３５のＡＮＤゲート３５ａの出力と、Ｗｕ信号形
成部３９のＡＮＤゲート３９ｂの出力との論理和をとる
ことにより図２（ｐ）に示すような上記逆起電圧Ｖres
の変化のタイミングで所定期間ハイレベルとなる第３の
マスク信号（Ｍask3-V）を形成し、これを上記３フェー
ズロジック部２８に供給する。
【００８４】上記第３のＯＲゲート２９ｃは、Ｖｕ信号
形成部３７のＡＮＤゲート３７ａの出力と、Ｕｕ信号形
成部３５のＡＮＤゲート３５ｂの出力との論理和をとる
ことにより図２（ｑ）に示すような第３のマスク信号
（Ｍask3-W）を形成し、これを上記３フェーズロジック
部２８に供給する。
形成部３７のＡＮＤゲート３７ａの出力と、Ｕｕ信号形
成部３５のＡＮＤゲート３５ｂの出力との論理和をとる
ことにより図２（ｑ）に示すような第３のマスク信号
（Ｍask3-W）を形成し、これを上記３フェーズロジック
部２８に供給する。
【００８５】すなわち、上記各ＯＲゲート２９ａ〜２９
ｃは、それぞれ各通電パターンに基づいて、次に逆起電
圧Ｕres ，Ｖres ，Ｗres のどのエッジがくるのかを予
測し、これを上記各第３のマスク信号（Ｍask3-U，Ｍas
k3-V，Ｍask3-W）として３フェーズロジック部２８に供
給する。
ｃは、それぞれ各通電パターンに基づいて、次に逆起電
圧Ｕres ，Ｖres ，Ｗres のどのエッジがくるのかを予
測し、これを上記各第３のマスク信号（Ｍask3-U，Ｍas
k3-V，Ｍask3-W）として３フェーズロジック部２８に供
給する。
【００８６】次に、上記３フェーズロジック部２８は、
図１１に示すように上記図１に示した比較器２からの各
比較出力である逆起電圧Ｕ，Ｖ，Ｗのうち、該逆起電圧
ＵをサンプリングするＵサンプリング回路４５と、上記
Ｕサンプリング回路４５でサンプリングされた逆起電圧
Ｕを保持するＵ用レジスタ２８ｉと、３相モータ１の逆
回転が検出されたときに上記エッジディテクタ２２から
のInvert信号によりＵ用レジスタ２８ｉの内容を反転制
御し、或いは、ロータが回転しなかった場合に上記スタ
ータ部２４からのＳtep 信号によりＵ用レジスタ２８ｉ
の通電パターンを次の通電パターンとする（ステップ送
り）Ｕ用レジスタ制御回路４６とを有している。
図１１に示すように上記図１に示した比較器２からの各
比較出力である逆起電圧Ｕ，Ｖ，Ｗのうち、該逆起電圧
ＵをサンプリングするＵサンプリング回路４５と、上記
Ｕサンプリング回路４５でサンプリングされた逆起電圧
Ｕを保持するＵ用レジスタ２８ｉと、３相モータ１の逆
回転が検出されたときに上記エッジディテクタ２２から
のInvert信号によりＵ用レジスタ２８ｉの内容を反転制
御し、或いは、ロータが回転しなかった場合に上記スタ
ータ部２４からのＳtep 信号によりＵ用レジスタ２８ｉ
の通電パターンを次の通電パターンとする（ステップ送
り）Ｕ用レジスタ制御回路４６とを有している。
【００８７】また、上記３フェーズロジック部２８は、
上記逆起電圧ＶをサンプリングするＶサンプリング回路
４７と、上記Ｖサンプリング回路４７でサンプリングさ
れた逆起電圧Ｖを保持するＶ用レジスタ２８ｊと、３相
モータ１の逆回転が検出されたときに上記Invert信号に
よりＶ用レジスタ２８ｊの内容を反転制御し、或いは、
ロータが回転しなかった場合に上記Ｓtep 信号によりＶ
用レジスタ２８ｊの通電パターンを次の通電パターンと
する（ステップ送り）Ｖ用レジスタ制御回路４８とを有
している。
上記逆起電圧ＶをサンプリングするＶサンプリング回路
４７と、上記Ｖサンプリング回路４７でサンプリングさ
れた逆起電圧Ｖを保持するＶ用レジスタ２８ｊと、３相
モータ１の逆回転が検出されたときに上記Invert信号に
よりＶ用レジスタ２８ｊの内容を反転制御し、或いは、
ロータが回転しなかった場合に上記Ｓtep 信号によりＶ
用レジスタ２８ｊの通電パターンを次の通電パターンと
する（ステップ送り）Ｖ用レジスタ制御回路４８とを有
している。
【００８８】また、上記３フェーズロジック部２８は、
上記逆起電圧ＷをサンプリングするＷサンプリング回路
４９と、上記Ｗサンプリング回路４９でサンプリングさ
れた逆起電圧Ｗを保持するＷ用レジスタ２８ｋと、３相
モータ１の逆回転が検出されたときに上記Invert信号に
よりＷ用レジスタ２８ｋの内容を反転制御し、或いは、
ロータが回転しなかった場合に上記Ｓtep 信号によりＷ
用レジスタ２８ｋの通電パターンを次の通電パターンと
する（ステップ送り）Ｗ用レジスタ制御回路５０とを有
している。
上記逆起電圧ＷをサンプリングするＷサンプリング回路
４９と、上記Ｗサンプリング回路４９でサンプリングさ
れた逆起電圧Ｗを保持するＷ用レジスタ２８ｋと、３相
モータ１の逆回転が検出されたときに上記Invert信号に
よりＷ用レジスタ２８ｋの内容を反転制御し、或いは、
ロータが回転しなかった場合に上記Ｓtep 信号によりＷ
用レジスタ２８ｋの通電パターンを次の通電パターンと
する（ステップ送り）Ｗ用レジスタ制御回路５０とを有
している。
【００８９】また、上記３フェーズロジック部２８は、
上記デコーダ部２９からの第３のマスク信号（Ｍask3-
U）及びタイムディレイ部２３からのＤelayＴ信号に基
づいて上記Ｕサンプリング回路４５におけるサンプリン
グのタイミング制御を行う第１のＡＮＤゲート２８ａ
と、上記デコーダ部２９からの第３のマスク信号（Ｍas
k3-V）及び上記ＤelayＴ信号に基づいて上記Ｖサンプリ
ング回路４７におけるサンプリングのタイミング制御を
行う第２のＡＮＤゲート２８ｂと、上記デコーダ部２９
からの第３のマスク信号（Ｍask3-W）及び上記ＤelayＴ
信号に基づいて上記Ｗサンプリング回路４９におけるサ
ンプリングのタイミング制御を行う第３のＡＮＤゲート
２８ｃと、上記各レジスタ制御回路４６，４８，５０の
ステップ送りを制御するＯＲゲート２８ｇとを有してい
る。
上記デコーダ部２９からの第３のマスク信号（Ｍask3-
U）及びタイムディレイ部２３からのＤelayＴ信号に基
づいて上記Ｕサンプリング回路４５におけるサンプリン
グのタイミング制御を行う第１のＡＮＤゲート２８ａ
と、上記デコーダ部２９からの第３のマスク信号（Ｍas
k3-V）及び上記ＤelayＴ信号に基づいて上記Ｖサンプリ
ング回路４７におけるサンプリングのタイミング制御を
行う第２のＡＮＤゲート２８ｂと、上記デコーダ部２９
からの第３のマスク信号（Ｍask3-W）及び上記ＤelayＴ
信号に基づいて上記Ｗサンプリング回路４９におけるサ
ンプリングのタイミング制御を行う第３のＡＮＤゲート
２８ｃと、上記各レジスタ制御回路４６，４８，５０の
ステップ送りを制御するＯＲゲート２８ｇとを有してい
る。
【００９０】上記Ｕサンプリング回路４５は、上記逆起
電圧Ｕ，第１のＡＮＤゲート２８ａの出力及びインバー
タ４５ｃを介したＯＲゲート２８ｇからの反転出力が供
給されるＡＮＤゲート４５ａと、インバータ４５ｃを介
した第１のＡＮＤゲート２８ａからの反転出力，Ｕ用レ
ジスタ２８ｉからの出力及びインバータ４５ｅを介した
ＯＲゲート２８ｇからの反転出力が供給されるＡＮＤゲ
ート４５ｄとで構成されている。
電圧Ｕ，第１のＡＮＤゲート２８ａの出力及びインバー
タ４５ｃを介したＯＲゲート２８ｇからの反転出力が供
給されるＡＮＤゲート４５ａと、インバータ４５ｃを介
した第１のＡＮＤゲート２８ａからの反転出力，Ｕ用レ
ジスタ２８ｉからの出力及びインバータ４５ｅを介した
ＯＲゲート２８ｇからの反転出力が供給されるＡＮＤゲ
ート４５ｄとで構成されている。
【００９１】上記Ｕ用レジスタ制御回路４６は、インバ
ータ４６ｃを介したＷ用レジスタ２８ｋからの反転出
力，ＯＲゲート２８ｇの出力及び上記Ｓtep 信号が供給
されるＡＮＤゲート４６ａと、上記Invert信号，ＯＲゲ
ート２８ｇの出力及びインバータ４６ｄを介したＵ用レ
ジスタ２８ｉの反転出力が供給されるＡＮＤゲート４６
ｂとで構成されている。
ータ４６ｃを介したＷ用レジスタ２８ｋからの反転出
力，ＯＲゲート２８ｇの出力及び上記Ｓtep 信号が供給
されるＡＮＤゲート４６ａと、上記Invert信号，ＯＲゲ
ート２８ｇの出力及びインバータ４６ｄを介したＵ用レ
ジスタ２８ｉの反転出力が供給されるＡＮＤゲート４６
ｂとで構成されている。
【００９２】上記Ｖサンプリング回路４７は、上記逆起
電圧Ｖ，第２のＡＮＤゲート２８ｂの出力及びインバー
タ４７ｃを介したＯＲゲート２８ｇからの反転出力が供
給されるＡＮＤゲート４７ａと、インバータ４７ｄを介
した第２のＡＮＤゲート２８ｂからの反転出力，Ｖ用レ
ジスタ２８ｊからの出力及びインバータ４７ｅを介した
ＯＲゲート２８ｇからの反転出力が供給されるＡＮＤゲ
ート４７ｄとで構成されている。
電圧Ｖ，第２のＡＮＤゲート２８ｂの出力及びインバー
タ４７ｃを介したＯＲゲート２８ｇからの反転出力が供
給されるＡＮＤゲート４７ａと、インバータ４７ｄを介
した第２のＡＮＤゲート２８ｂからの反転出力，Ｖ用レ
ジスタ２８ｊからの出力及びインバータ４７ｅを介した
ＯＲゲート２８ｇからの反転出力が供給されるＡＮＤゲ
ート４７ｄとで構成されている。
【００９３】上記Ｖ用レジスタ制御回路４８は、インバ
ータ４８ｃを介したＵ用レジスタ２８ｉからの反転出
力，ＯＲゲート２８ｇの出力及び上記Ｓtep 信号が供給
されるＡＮＤゲート４８ａと、上記Invert信号，ＯＲゲ
ート２８ｇの出力及びインバータ４８ｄを介したＶ用レ
ジスタ２８ｊの反転出力が供給されるＡＮＤゲート４８
ｂとで構成されている。
ータ４８ｃを介したＵ用レジスタ２８ｉからの反転出
力，ＯＲゲート２８ｇの出力及び上記Ｓtep 信号が供給
されるＡＮＤゲート４８ａと、上記Invert信号，ＯＲゲ
ート２８ｇの出力及びインバータ４８ｄを介したＶ用レ
ジスタ２８ｊの反転出力が供給されるＡＮＤゲート４８
ｂとで構成されている。
【００９４】上記Ｗサンプリング回路４９は、上記逆起
電圧Ｗ，第３のＡＮＤゲート２８ｃの出力及びインバー
タ４９ｃを介したＯＲゲート２８ｇからの反転出力が供
給されるＡＮＤゲート４９ａと、インバータ４９ｄを介
した第３のＡＮＤゲート２８ｃからの反転出力，Ｗ用レ
ジスタ２８ｋからの出力及びインバータ４９ｅを介した
ＯＲゲート２８ｇからの反転出力が供給されるＡＮＤゲ
ート４９ｄとで構成されている。
電圧Ｗ，第３のＡＮＤゲート２８ｃの出力及びインバー
タ４９ｃを介したＯＲゲート２８ｇからの反転出力が供
給されるＡＮＤゲート４９ａと、インバータ４９ｄを介
した第３のＡＮＤゲート２８ｃからの反転出力，Ｗ用レ
ジスタ２８ｋからの出力及びインバータ４９ｅを介した
ＯＲゲート２８ｇからの反転出力が供給されるＡＮＤゲ
ート４９ｄとで構成されている。
【００９５】上記Ｗ用レジスタ制御回路５０は、インバ
ータ５０ｃを介したＶ用レジスタ２８ｊからの反転出
力，ＯＲゲート２８ｇの出力及び上記Ｓtep 信号が供給
されるＡＮＤゲート５０ａと、上記Invert信号，ＯＲゲ
ート２８ｇの出力及びインバータ５０ｄを介したＷ用レ
ジスタ２８ｋの反転出力が供給されるＡＮＤゲート５０
ｂとで構成されている。
ータ５０ｃを介したＶ用レジスタ２８ｊからの反転出
力，ＯＲゲート２８ｇの出力及び上記Ｓtep 信号が供給
されるＡＮＤゲート５０ａと、上記Invert信号，ＯＲゲ
ート２８ｇの出力及びインバータ５０ｄを介したＷ用レ
ジスタ２８ｋの反転出力が供給されるＡＮＤゲート５０
ｂとで構成されている。
【００９６】そして、上記３フェーズロジック部２８
は、上記Ｕサンプリング回路４５のＡＮＤゲート４５
ａ，４５ｄ及びＵ用レジスタ制御回路４６のＡＮＤゲー
ト４６ａ，４６ｂの各出力の論理和をとって上記Ｕ用レ
ジスタ２８ｉに供給する第１のＯＲゲート２８ｄと、上
記Ｖサンプリング回路４７のＡＮＤゲート４７ａ，４７
ｂ及びＶ用レジスタ制御回路４８のＡＮＤゲート４８
ａ，４８ｂの各出力の論理和をとって上記Ｖ用レジスタ
２８ｊに供給する第２のＯＲゲート２８ｅと、上記Ｗサ
ンプリング回路４９のＡＮＤゲート４９ａ，４９ｂ及び
Ｗ用レジスタ制御回路５０のＡＮＤゲート５０ａ，５０
ｂの各出力の論理和をとって上記Ｗ用レジスタ２８ｋに
供給する第３のＯＲゲート２８ｆとを有している。
は、上記Ｕサンプリング回路４５のＡＮＤゲート４５
ａ，４５ｄ及びＵ用レジスタ制御回路４６のＡＮＤゲー
ト４６ａ，４６ｂの各出力の論理和をとって上記Ｕ用レ
ジスタ２８ｉに供給する第１のＯＲゲート２８ｄと、上
記Ｖサンプリング回路４７のＡＮＤゲート４７ａ，４７
ｂ及びＶ用レジスタ制御回路４８のＡＮＤゲート４８
ａ，４８ｂの各出力の論理和をとって上記Ｖ用レジスタ
２８ｊに供給する第２のＯＲゲート２８ｅと、上記Ｗサ
ンプリング回路４９のＡＮＤゲート４９ａ，４９ｂ及び
Ｗ用レジスタ制御回路５０のＡＮＤゲート５０ａ，５０
ｂの各出力の論理和をとって上記Ｗ用レジスタ２８ｋに
供給する第３のＯＲゲート２８ｆとを有している。
【００９７】このような構成を有する３フェーズロジッ
ク部２８は、上記各サンプリング回路４９により、図２
（ｉ）に示す電気角で３０度遅れたＤelayＴ信号と、同
図（ｏ）〜（ｑ）に示す各第３のマスク信号（Ｍask3-
U，Ｍask3-V，Ｍask3-W）とが一致したタイミングで各
逆起電圧Ｕ，Ｖ，Ｗをサンプリングし、これらを各ＯＲ
ゲート２８ｄ〜２８ｆを介して各レジスタ２８ｉ〜２８
ｋに供給する。これにより、変化があらわれる相コイル
の逆起電圧のみをサンプリングすることができ、これ以
外の相コイルの逆起電圧は、上記各レジスタ２８ｉ〜２
８ｋにより保持される。従って、上記各レジスタ２８ｉ
〜２８ｋからは、以下に説明するInvert信号或いはＳte
p 信号が供給されない限り、それぞれ保持されている図
２（ｋ）〜（ｍ）に示すような逆起電圧Ｕ，Ｖ，Ｗのサ
ンプル出力である逆起電圧Ｕres,Ｖres,Ｗres がそのま
ま出力されることとなる。
ク部２８は、上記各サンプリング回路４９により、図２
（ｉ）に示す電気角で３０度遅れたＤelayＴ信号と、同
図（ｏ）〜（ｑ）に示す各第３のマスク信号（Ｍask3-
U，Ｍask3-V，Ｍask3-W）とが一致したタイミングで各
逆起電圧Ｕ，Ｖ，Ｗをサンプリングし、これらを各ＯＲ
ゲート２８ｄ〜２８ｆを介して各レジスタ２８ｉ〜２８
ｋに供給する。これにより、変化があらわれる相コイル
の逆起電圧のみをサンプリングすることができ、これ以
外の相コイルの逆起電圧は、上記各レジスタ２８ｉ〜２
８ｋにより保持される。従って、上記各レジスタ２８ｉ
〜２８ｋからは、以下に説明するInvert信号或いはＳte
p 信号が供給されない限り、それぞれ保持されている図
２（ｋ）〜（ｍ）に示すような逆起電圧Ｕ，Ｖ，Ｗのサ
ンプル出力である逆起電圧Ｕres,Ｖres,Ｗres がそのま
ま出力されることとなる。
【００９８】上記各逆起電圧Ｕ，Ｖ，Ｗの取り込みを上
記コモン電圧ＣＯＭとのゼロクロスポイントで行うと、
モータの起動時や低回転時等の逆起電圧の値が小さいと
きに誤った相コイルに通電しモータがいつまでも回転し
なかったり、回転数が減少或いは停止する等の不都合を
生ずるのであるが、当該モータ駆動装置は、上記各逆起
電圧Ｕ，Ｖ，Ｗの取り込みを上記ＤelayＴ信号によりゼ
ロクロスポイントから電気角で３０度遅れたタイミング
で行うようにしているため、該各逆起電圧Ｕ，Ｖ，Ｗを
正確に取り込むことができ、このような不都合を防止す
ることができる。
記コモン電圧ＣＯＭとのゼロクロスポイントで行うと、
モータの起動時や低回転時等の逆起電圧の値が小さいと
きに誤った相コイルに通電しモータがいつまでも回転し
なかったり、回転数が減少或いは停止する等の不都合を
生ずるのであるが、当該モータ駆動装置は、上記各逆起
電圧Ｕ，Ｖ，Ｗの取り込みを上記ＤelayＴ信号によりゼ
ロクロスポイントから電気角で３０度遅れたタイミング
で行うようにしているため、該各逆起電圧Ｕ，Ｖ，Ｗを
正確に取り込むことができ、このような不都合を防止す
ることができる。
【００９９】次に、誤った相コイルに通電した場合や回
転が停止している状態では、上述のようにスタータ部２
４に上記Ｆｌｕｇ信号が供給されないため、該スタータ
部２４の各カウンタ２４ａ〜２４ｅにより上記インター
ナルクロックが３２カウントされ、次の通電パターンと
するためのＳtep 信号が出力される。
転が停止している状態では、上述のようにスタータ部２
４に上記Ｆｌｕｇ信号が供給されないため、該スタータ
部２４の各カウンタ２４ａ〜２４ｅにより上記インター
ナルクロックが３２カウントされ、次の通電パターンと
するためのＳtep 信号が出力される。
【０１００】上記３フェーズロジック部２８は、このＳ
tep 信号が供給されると、上記各レジスタ制御回路４
６，４８，５０がそれぞれ動作状態となり、インバータ
４６ｃを介した上記Ｗ用レジスタ２８ｋからの反転出力
がＵ用レジスタ制御回路４６からＵ用レジスタ２８ｉに
供給され、インバータ４８ｃを介した上記Ｕ用レジスタ
２８ｉからの反転出力がＶ用レジスタ制御回路４８から
Ｖ用レジスタ２８ｉに供給され、インバータ５０ｃを介
した上記Ｖ用レジスタ２８ｊからの反転出力がＷ用レジ
スタ制御回路５０からＷ用レジスタ２８ｋに供給され
る。
tep 信号が供給されると、上記各レジスタ制御回路４
６，４８，５０がそれぞれ動作状態となり、インバータ
４６ｃを介した上記Ｗ用レジスタ２８ｋからの反転出力
がＵ用レジスタ制御回路４６からＵ用レジスタ２８ｉに
供給され、インバータ４８ｃを介した上記Ｕ用レジスタ
２８ｉからの反転出力がＶ用レジスタ制御回路４８から
Ｖ用レジスタ２８ｉに供給され、インバータ５０ｃを介
した上記Ｖ用レジスタ２８ｊからの反転出力がＷ用レジ
スタ制御回路５０からＷ用レジスタ２８ｋに供給され
る。
【０１０１】これにより、上記各レジスタ２８ｉ〜２８
ｋからの出力を次の通電パターンの出力とすることがで
きる（ステップ送り）。このようなステップ送りは、上
記３相モータ１が起動され、上記Ｓtep 信号が供給され
なくなるまで続けられる。これにより、起動時に確実に
回転を開始させることができ、起動特性を改善すること
ができる。
ｋからの出力を次の通電パターンの出力とすることがで
きる（ステップ送り）。このようなステップ送りは、上
記３相モータ１が起動され、上記Ｓtep 信号が供給され
なくなるまで続けられる。これにより、起動時に確実に
回転を開始させることができ、起動特性を改善すること
ができる。
【０１０２】次に、上記エッジディテクタ２２におい
て、通常とは逆方向の回転時であることが検出されると
上記Invert信号が出力される。上記３フェーズロジック
部２８は、このInvert信号が供給されると、上記各レジ
スタ制御回路４６，４８，５０がそれぞれ動作状態とな
り、インバータ４６ｄを介した上記Ｕ用レジスタ２８ｉ
からの反転出力が該Ｕ用レジスタ２８ｉに供給され、イ
ンバータ４８ｄを介した上記Ｖ用レジスタ２８ｊからの
反転出力が該Ｖ用レジスタ２８ｊに供給され、インバー
タ５０ｄを介した上記Ｗ用レジスタ２８ｋからの反転出
力が該Ｗ用レジスタ２８Ｗに供給される。
て、通常とは逆方向の回転時であることが検出されると
上記Invert信号が出力される。上記３フェーズロジック
部２８は、このInvert信号が供給されると、上記各レジ
スタ制御回路４６，４８，５０がそれぞれ動作状態とな
り、インバータ４６ｄを介した上記Ｕ用レジスタ２８ｉ
からの反転出力が該Ｕ用レジスタ２８ｉに供給され、イ
ンバータ４８ｄを介した上記Ｖ用レジスタ２８ｊからの
反転出力が該Ｖ用レジスタ２８ｊに供給され、インバー
タ５０ｄを介した上記Ｗ用レジスタ２８ｋからの反転出
力が該Ｗ用レジスタ２８Ｗに供給される。
【０１０３】これにより、上記各レジスタ２８ｉ〜２８
ｋからの出力を全て逆方向の回転用に反転して出力する
ことができる。従来は、逆方向回転時となると、検出さ
れた各逆起電圧とコモン電圧ＣＯＭとの比較出力を単に
極性反転して出力していたため、正確な通電タイミング
に支障をきたす問題があった。しかし、当該モータ駆動
装置では、ＤelayＴ信号によりゼロクロスポイントから
３０度遅れたタイミングで各逆起電圧をサンプリングす
るようにしているため、逆方向回転時においても正確な
タイミングで各逆起電圧をサンプリングして各レジスタ
２８ｉ〜２８ｋに保持することができる。そして、該逆
方向回転時に、上記Invert信号に基づいて各レジスタ２
８ｉ〜２８ｋの内容を極性反転して出力するようにして
いるため、該逆方向回転時に正確なタイミングで検出さ
れた逆起電圧Ｕres ，Ｖres ，Ｗres を出力することが
でき、正確な通電タイミングで３相モータ１を逆方向回
転制御することができる。
ｋからの出力を全て逆方向の回転用に反転して出力する
ことができる。従来は、逆方向回転時となると、検出さ
れた各逆起電圧とコモン電圧ＣＯＭとの比較出力を単に
極性反転して出力していたため、正確な通電タイミング
に支障をきたす問題があった。しかし、当該モータ駆動
装置では、ＤelayＴ信号によりゼロクロスポイントから
３０度遅れたタイミングで各逆起電圧をサンプリングす
るようにしているため、逆方向回転時においても正確な
タイミングで各逆起電圧をサンプリングして各レジスタ
２８ｉ〜２８ｋに保持することができる。そして、該逆
方向回転時に、上記Invert信号に基づいて各レジスタ２
８ｉ〜２８ｋの内容を極性反転して出力するようにして
いるため、該逆方向回転時に正確なタイミングで検出さ
れた逆起電圧Ｕres ，Ｖres ，Ｗres を出力することが
でき、正確な通電タイミングで３相モータ１を逆方向回
転制御することができる。
【０１０４】このように上記３フェーズロジック部２８
で形成された上記各逆起電圧Ｕres，Ｖres ，Ｗres
は、それぞれ上述のデコーダ部２９に供給され、該デコ
ーダ部２９において、上記各相の上層トランジスタ及び
下層トランジスタをオンオフ制御するための第１〜第６
のコントロール信号Ｕｕ〜Ｗｉに分離されアウトプット
コントローラ３０に供給される。
で形成された上記各逆起電圧Ｕres，Ｖres ，Ｗres
は、それぞれ上述のデコーダ部２９に供給され、該デコ
ーダ部２９において、上記各相の上層トランジスタ及び
下層トランジスタをオンオフ制御するための第１〜第６
のコントロール信号Ｕｕ〜Ｗｉに分離されアウトプット
コントローラ３０に供給される。
【０１０５】ここで、図５に示すように上記タイミング
コントローラ２７は、上記両波整流回路３からのリバー
ス信号（Ｒeverse），中央演算ユニット（ＣＰＵ）等で
形成されたモータのオンオフ制御するためのモータオン
オフ制御信号（ＭON/OFF），ＰＬＬ回路２５からのシス
テムクロック（PLL Out 信号），オシレータ２６からの
例えば５００ＫＨｚのメインクロック（Main Clock）及
びＰＷＭ回路７からのＰＷＭ信号（ＰＷＭ in)に基づい
て、各種タイミング信号を形成するようになっている。
コントローラ２７は、上記両波整流回路３からのリバー
ス信号（Ｒeverse），中央演算ユニット（ＣＰＵ）等で
形成されたモータのオンオフ制御するためのモータオン
オフ制御信号（ＭON/OFF），ＰＬＬ回路２５からのシス
テムクロック（PLL Out 信号），オシレータ２６からの
例えば５００ＫＨｚのメインクロック（Main Clock）及
びＰＷＭ回路７からのＰＷＭ信号（ＰＷＭ in)に基づい
て、各種タイミング信号を形成するようになっている。
【０１０６】上記ＰＬＬ回路２５は、図１２に示すよう
な構成を有しており、位相比較器５５において、上記エ
ッジディテクタ２２から供給されるSD Exor 信号の位相
と、電圧可変型発振器（ＶＣＯ）５７から出力されるシ
ステムクロック（PLL Out 信号）を、１／Ｎカウンタ５
８で例えば８分周或いは１６分周した分周信号（Ｆｉ
ｎ）の位相とを比較する。そして、この位相比較出力を
ローパスフィルタ５６を介してＶＣＯ５７に供給して該
ＶＣＯ５７を発振駆動する。これにより、上記SDExor
信号に同期したPLL Out 信号を形成して上記タイミング
コントローラ２７に供給することができる。
な構成を有しており、位相比較器５５において、上記エ
ッジディテクタ２２から供給されるSD Exor 信号の位相
と、電圧可変型発振器（ＶＣＯ）５７から出力されるシ
ステムクロック（PLL Out 信号）を、１／Ｎカウンタ５
８で例えば８分周或いは１６分周した分周信号（Ｆｉ
ｎ）の位相とを比較する。そして、この位相比較出力を
ローパスフィルタ５６を介してＶＣＯ５７に供給して該
ＶＣＯ５７を発振駆動する。これにより、上記SDExor
信号に同期したPLL Out 信号を形成して上記タイミング
コントローラ２７に供給することができる。
【０１０７】上記タイミングコントローラ２７は、図１
３に示すようにオシレータ２６からのメインクロックを
２カウントする第１のカウンタ６１ａと、上記第１のカ
ウンタ６１ａからのカウント出力Ｑ１を２カウントする
第２のカウンタ６１ｂと、上記第１のカウンタ６１ａか
らのカウント出力Ｑ１及び第２のカウンタ６１ｂからの
カウント出力Ｑ２との論理積をとるＡＮＤゲート６２ａ
と、上記ＡＮＤゲート６２からの出力を２カウントする
第３のカウンタ６１ｃと、上記カウント出力Ｑ１，Ｑ２
及び第３のカウンタ６１ｃからのカウント出力Ｑ３の論
理積をとるＡＮＤゲート６２ｂと、上記ＡＮＤゲート６
２ｂからの出力を２カウントしてカウント出力Ｑ４を出
力する第４のカウンタ６１ｄとを有している。この各カ
ウンタ６１ａ〜６１ｄは、全体で１６進むカウンタを構
成しており、最終的に得られるカウント出力Ｑ４は、メ
インクロックを１６分周したものとなっている。
３に示すようにオシレータ２６からのメインクロックを
２カウントする第１のカウンタ６１ａと、上記第１のカ
ウンタ６１ａからのカウント出力Ｑ１を２カウントする
第２のカウンタ６１ｂと、上記第１のカウンタ６１ａか
らのカウント出力Ｑ１及び第２のカウンタ６１ｂからの
カウント出力Ｑ２との論理積をとるＡＮＤゲート６２ａ
と、上記ＡＮＤゲート６２からの出力を２カウントする
第３のカウンタ６１ｃと、上記カウント出力Ｑ１，Ｑ２
及び第３のカウンタ６１ｃからのカウント出力Ｑ３の論
理積をとるＡＮＤゲート６２ｂと、上記ＡＮＤゲート６
２ｂからの出力を２カウントしてカウント出力Ｑ４を出
力する第４のカウンタ６１ｄとを有している。この各カ
ウンタ６１ａ〜６１ｄは、全体で１６進むカウンタを構
成しており、最終的に得られるカウント出力Ｑ４は、メ
インクロックを１６分周したものとなっている。
【０１０８】また、上記タイミングコントローラ２７
は、上記カウント出力Ｑ１，インバータ６３ａにより反
転されたカウント出力Ｑ２，カウント出力Ｑ３及びカウ
ント出力Ｑ４の論理積をとるＡＮＤゲート６４ａと、イ
ンバータ６３ｂにより反転されたカウント出力Ｑ１及び
カウント出力Ｑ２〜Ｑ４の論理積をとるＡＮＤゲート６
４ｂと、カウント出力Ｑ１〜Ｑ４の論理積をとるＡＮＤ
ゲート６４ｃとを有している。
は、上記カウント出力Ｑ１，インバータ６３ａにより反
転されたカウント出力Ｑ２，カウント出力Ｑ３及びカウ
ント出力Ｑ４の論理積をとるＡＮＤゲート６４ａと、イ
ンバータ６３ｂにより反転されたカウント出力Ｑ１及び
カウント出力Ｑ２〜Ｑ４の論理積をとるＡＮＤゲート６
４ｂと、カウント出力Ｑ１〜Ｑ４の論理積をとるＡＮＤ
ゲート６４ｃとを有している。
【０１０９】また、上記タイミングコントローラ２７
は、上記ＰＷＭ回路７からのＰＷＭ信号（ＰＷＭ in ）
及び上記ＡＮＤゲート６４ｂの出力の論理積をとるＡＮ
Ｄゲート６５ａと、インバータ６５ｃにより反転された
ＡＮＤゲート６４ｂの出力及びＤフリップフロップ６６
の出力との論理積をとるＡＮＤゲート６５ｂと、各ＡＮ
Ｄゲート６５ａ，６５ｂの論理和をとるＯＲゲート６５
ｄと、該ＯＲゲート６５ｄの出力をメインクロックに基
づいて同期化するＤフリップフロップ６６と、該Ｄフリ
ップフロップ６６の出力及びＤフリップフロップ７４に
おいて上記両波整流回路３からのリバース信号に基づい
て形成された逆方向通電を行うためのＲｅｖ信号の論理
和をとることにより、後に説明するショートブレーキと
逆方向通電ブレーキとを切り換えるためのブレーキ切り
換え信号（ＰＷＭ反転Short/Rev ）を形成して出力する
ＯＲゲート６８とを有している。
は、上記ＰＷＭ回路７からのＰＷＭ信号（ＰＷＭ in ）
及び上記ＡＮＤゲート６４ｂの出力の論理積をとるＡＮ
Ｄゲート６５ａと、インバータ６５ｃにより反転された
ＡＮＤゲート６４ｂの出力及びＤフリップフロップ６６
の出力との論理積をとるＡＮＤゲート６５ｂと、各ＡＮ
Ｄゲート６５ａ，６５ｂの論理和をとるＯＲゲート６５
ｄと、該ＯＲゲート６５ｄの出力をメインクロックに基
づいて同期化するＤフリップフロップ６６と、該Ｄフリ
ップフロップ６６の出力及びＤフリップフロップ７４に
おいて上記両波整流回路３からのリバース信号に基づい
て形成された逆方向通電を行うためのＲｅｖ信号の論理
和をとることにより、後に説明するショートブレーキと
逆方向通電ブレーキとを切り換えるためのブレーキ切り
換え信号（ＰＷＭ反転Short/Rev ）を形成して出力する
ＯＲゲート６８とを有している。
【０１１０】また、上記タイミングコントローラ２７
は、上記モータオンオフ制御信号（ＭON/OFF）及びＡＮ
Ｄゲート６４ｃの出力の論理積をとるＡＮＤゲート６９
ａと、インバータ６９ｃにより反転されたＡＮＤゲート
６４ｃの出力及びＤフリップフロップ７０の出力の論理
積をとるＡＮＤゲート６９ｂと、各ＡＮＤゲート６９
ａ，６９ｂの各出力の論理和をとるＯＲゲート６９ｄ
と、該ＯＲゲート６９ｄの出力をメインクロックに基づ
いて同期化するＤフリップフロップ７０と、該Ｄフリッ
プフロップ７０からの出力及びインバータ７２ｆからの
反転出力の論理積をとることにより、後に説明する貫通
電流を防止するためのアウトプットオープン信号を形成
して出力するＡＮＤゲート７１とを有している。
は、上記モータオンオフ制御信号（ＭON/OFF）及びＡＮ
Ｄゲート６４ｃの出力の論理積をとるＡＮＤゲート６９
ａと、インバータ６９ｃにより反転されたＡＮＤゲート
６４ｃの出力及びＤフリップフロップ７０の出力の論理
積をとるＡＮＤゲート６９ｂと、各ＡＮＤゲート６９
ａ，６９ｂの各出力の論理和をとるＯＲゲート６９ｄ
と、該ＯＲゲート６９ｄの出力をメインクロックに基づ
いて同期化するＤフリップフロップ７０と、該Ｄフリッ
プフロップ７０からの出力及びインバータ７２ｆからの
反転出力の論理積をとることにより、後に説明する貫通
電流を防止するためのアウトプットオープン信号を形成
して出力するＡＮＤゲート７１とを有している。
【０１１１】また、上記タイミングコントローラ２７
は、インバータ７２ｃにより反転されたＤフリップフロ
ップ７４からの反転Ｒｅｖ信号及びＤフリップフロップ
７５からの出力の論理積をとるＡＮＤゲート７２ａと、
上記Ｄフリップフロップ７４からのＲｅｖ信号及びイン
バータ７２ｄにより反転されたＤフリップフロップ７５
からの反転出力の論理積をとるＡＮＤゲート７２ｂと、
各ＡＮＤゲート７２ａ，７２ｂの各出力の論理和をとる
ＯＲゲート７２ｅと、上記ＯＲゲート７２ｅの出力を反
転して上記ＡＮＤゲート７１に供給するインバータ７２
ｆとを有している。
は、インバータ７２ｃにより反転されたＤフリップフロ
ップ７４からの反転Ｒｅｖ信号及びＤフリップフロップ
７５からの出力の論理積をとるＡＮＤゲート７２ａと、
上記Ｄフリップフロップ７４からのＲｅｖ信号及びイン
バータ７２ｄにより反転されたＤフリップフロップ７５
からの反転出力の論理積をとるＡＮＤゲート７２ｂと、
各ＡＮＤゲート７２ａ，７２ｂの各出力の論理和をとる
ＯＲゲート７２ｅと、上記ＯＲゲート７２ｅの出力を反
転して上記ＡＮＤゲート７１に供給するインバータ７２
ｆとを有している。
【０１１２】また、上記タイミングコントローラ２７
は、両波整流回路３から供給されるリバース信号及びＡ
ＮＤゲート６４ａの出力の論理積をとるＡＮＤゲート７
３ａと、インバータ７３ｃにより反転されたＡＮＤゲー
ト６４ａの反転出力及び上記Ｒｅｖ信号の論理積をとる
ＡＮＤゲート７３ｂと、上記各ＡＮＤゲート７３ａ，７
３ｂの各出力の論理和をとるＯＲゲート７３ｄと、上記
メインクロックに基づいて上記ＯＲゲート７３ｄからの
出力を同期化することによりＲｅｖ信号を形成するＤフ
リップフロップ７４と、同様に上記メインクロックに基
づいて上記Ｄフリップフロップ７４からのＲｅｖ信号を
同期化するＤフリップフロップ７５とを有している。
は、両波整流回路３から供給されるリバース信号及びＡ
ＮＤゲート６４ａの出力の論理積をとるＡＮＤゲート７
３ａと、インバータ７３ｃにより反転されたＡＮＤゲー
ト６４ａの反転出力及び上記Ｒｅｖ信号の論理積をとる
ＡＮＤゲート７３ｂと、上記各ＡＮＤゲート７３ａ，７
３ｂの各出力の論理和をとるＯＲゲート７３ｄと、上記
メインクロックに基づいて上記ＯＲゲート７３ｄからの
出力を同期化することによりＲｅｖ信号を形成するＤフ
リップフロップ７４と、同様に上記メインクロックに基
づいて上記Ｄフリップフロップ７４からのＲｅｖ信号を
同期化するＤフリップフロップ７５とを有している。
【０１１３】また、上記タイミングコントローラ２７
は、上記ＡＮＤゲート６４ｂからの出力をメインクロッ
クに基づいて同期化することによりSaw WaveＬ信号を形
成するＤフリップフロップ７６と、上記Ｄフリップフロ
ップ７６からのSaw WaveＬ信号を反転することによりSa
w WaveＨ信号を形成して出力するインバータ７７とを有
している。このSaw WaveＬ信号及びSaw WaveＨ信号は、
Saw Waveタイミング信号として上記ＰＷＭ回路７に供給
される。
は、上記ＡＮＤゲート６４ｂからの出力をメインクロッ
クに基づいて同期化することによりSaw WaveＬ信号を形
成するＤフリップフロップ７６と、上記Ｄフリップフロ
ップ７６からのSaw WaveＬ信号を反転することによりSa
w WaveＨ信号を形成して出力するインバータ７７とを有
している。このSaw WaveＬ信号及びSaw WaveＨ信号は、
Saw Waveタイミング信号として上記ＰＷＭ回路７に供給
される。
【０１１４】また、上記タイミングコントローラ２７
は、上記ＰＬＬ回路２５からのPLL Out 信号及びＡＮＤ
ゲート６４からの出力の論理積をとるＡＮＤゲート７８
ａと、インバータ７８ｃにより反転されたＡＮＤゲート
６４ｃの反転出力及びＤフリップフロップ７９の出力の
論理積をとるＡＮＤゲート７８ｂと、上記各ＡＮＤゲー
ト７８ａ，７８ｂの論理和をとるＯＲゲート７８ｄと、
該ＯＲゲート７８ｄの出力をメインクロックに基づいて
同期化するＤフリップフロップ７９とを有している。
は、上記ＰＬＬ回路２５からのPLL Out 信号及びＡＮＤ
ゲート６４からの出力の論理積をとるＡＮＤゲート７８
ａと、インバータ７８ｃにより反転されたＡＮＤゲート
６４ｃの反転出力及びＤフリップフロップ７９の出力の
論理積をとるＡＮＤゲート７８ｂと、上記各ＡＮＤゲー
ト７８ａ，７８ｂの論理和をとるＯＲゲート７８ｄと、
該ＯＲゲート７８ｄの出力をメインクロックに基づいて
同期化するＤフリップフロップ７９とを有している。
【０１１５】また、上記タイミングコントローラ２７
は、上記Ｄフリップフロップ７９の出力をメインクロッ
クに基づいて同期化するＤフリップフロップ８０と、上
記Ｄフリップフロップ７９からの出力及びインバータ８
１ｂにより反転されたＤフリップフロップ８０からの反
転出力の論理積をとることにより、逆起電圧を検出する
ためのＰＷＭ on 信号を形成して出力するＡＮＤゲート
８１ａと、該ＡＮＤゲート８１ａからのＰＷＭ on 信号
を反転することによりインターナルクロックを形成して
出力するインバータ８１ｃとを有している。
は、上記Ｄフリップフロップ７９の出力をメインクロッ
クに基づいて同期化するＤフリップフロップ８０と、上
記Ｄフリップフロップ７９からの出力及びインバータ８
１ｂにより反転されたＤフリップフロップ８０からの反
転出力の論理積をとることにより、逆起電圧を検出する
ためのＰＷＭ on 信号を形成して出力するＡＮＤゲート
８１ａと、該ＡＮＤゲート８１ａからのＰＷＭ on 信号
を反転することによりインターナルクロックを形成して
出力するインバータ８１ｃとを有している。
【０１１６】このような構成を有するタイミングコント
ローラ２７において、まず、図１４（ａ）に示すような
メインクロックが第１のカウンタ６１ａに供給される
と、該第１のカウンタ６１ａは、これを２カウントして
同図（ｂ）に示すようなメインクロックを１／２分周し
たカウント出力Ｑ１を形成し、これを第２のカウンタ６
１ｂに供給する。上記第２のカウンタ６１ｂは、上記カ
ウント出力Ｑ１を２カウントすることにより、図２
（ｃ）に示すようなメインクロックを１／４分周したカ
ウント出力Ｑ２を形成し、これをＡＮＤゲート６２ａを
介して第３のカウンタ６１ｃに供給する。上記第３のカ
ウンタ６１ｃは、上記カウント出力Ｑ２を２カウントす
ることにより、図２（ｄ）に示すようなメインクロック
を１／８分周したカウント出力Ｑ３を形成し、これをＡ
ＮＤゲート６２ｂを介して第４のカウンタ６１ｄに供給
する。上記第４のカウンタ６１ｄは、上記カウント出力
Ｑ３を２カウントすることにより、図２（ｅ）に示すよ
うなメインクロックを１／１６分周したカウント出力Ｑ
４を形成する。この各カウント出力Ｑ１〜Ｑ４は、それ
ぞれＡＮＤゲート６４ｃに供給される。また、上記カウ
ント出力Ｑ１は、インバータ６３により反転されＡＮＤ
ゲート６４ｂに供給され、残るカウント出力Ｑ３〜Ｑ４
は、そのまま該ＡＮＤゲート６４ｂに供給される。
ローラ２７において、まず、図１４（ａ）に示すような
メインクロックが第１のカウンタ６１ａに供給される
と、該第１のカウンタ６１ａは、これを２カウントして
同図（ｂ）に示すようなメインクロックを１／２分周し
たカウント出力Ｑ１を形成し、これを第２のカウンタ６
１ｂに供給する。上記第２のカウンタ６１ｂは、上記カ
ウント出力Ｑ１を２カウントすることにより、図２
（ｃ）に示すようなメインクロックを１／４分周したカ
ウント出力Ｑ２を形成し、これをＡＮＤゲート６２ａを
介して第３のカウンタ６１ｃに供給する。上記第３のカ
ウンタ６１ｃは、上記カウント出力Ｑ２を２カウントす
ることにより、図２（ｄ）に示すようなメインクロック
を１／８分周したカウント出力Ｑ３を形成し、これをＡ
ＮＤゲート６２ｂを介して第４のカウンタ６１ｄに供給
する。上記第４のカウンタ６１ｄは、上記カウント出力
Ｑ３を２カウントすることにより、図２（ｅ）に示すよ
うなメインクロックを１／１６分周したカウント出力Ｑ
４を形成する。この各カウント出力Ｑ１〜Ｑ４は、それ
ぞれＡＮＤゲート６４ｃに供給される。また、上記カウ
ント出力Ｑ１は、インバータ６３により反転されＡＮＤ
ゲート６４ｂに供給され、残るカウント出力Ｑ３〜Ｑ４
は、そのまま該ＡＮＤゲート６４ｂに供給される。
【０１１７】このように、第１〜第４のカウンタ６１ａ
〜６１ｂを用いてメインクロックを分周することによ
り、メインクロックに同期した異なる周波数のカウント
出力Ｑ１〜Ｑ４を形成することができる。このため、メ
インクロックに同期した所望のタイミングを簡単に得る
ことができる。
〜６１ｂを用いてメインクロックを分周することによ
り、メインクロックに同期した異なる周波数のカウント
出力Ｑ１〜Ｑ４を形成することができる。このため、メ
インクロックに同期した所望のタイミングを簡単に得る
ことができる。
【０１１８】上記ＡＮＤゲート６４ｂは、上記インバー
タ６３により反転されたカウント出力Ｑ１及び各カウン
ト出力Ｑ３〜Ｑ４の論理積をとり、これをＤフリップフ
ロップ７６に供給する。上記Ｄフリップフロップ７６
は、上記ＡＮＤゲート６４ｂからの出力をメインクロッ
クに基づいて同期化し、該ＡＮＤゲート６４ｂからの出
力がローレベルとなるタイミングでSaw WaveＬ信号を出
力するとともに、これをインバータ７７に供給する。上
記インバータ７７は、上記Saw WaveＬ信号を反転するこ
とにより、上記ＡＮＤゲート６４ｂからの出力がハイレ
ベクとなるタイミングでSaw WaveＨ信号を出力する。こ
のようなSaw WaveＬ信号及びSaw WaveＨ信号は、図１４
（ｆ）に示すようにカウント出力Ｑ４の立ち下がりエッ
ジから１メインクロック分の立ち下がり幅を有するSaw
Wave Timming信号として図１に示すＰＷＭ回路７に供給
される。
タ６３により反転されたカウント出力Ｑ１及び各カウン
ト出力Ｑ３〜Ｑ４の論理積をとり、これをＤフリップフ
ロップ７６に供給する。上記Ｄフリップフロップ７６
は、上記ＡＮＤゲート６４ｂからの出力をメインクロッ
クに基づいて同期化し、該ＡＮＤゲート６４ｂからの出
力がローレベルとなるタイミングでSaw WaveＬ信号を出
力するとともに、これをインバータ７７に供給する。上
記インバータ７７は、上記Saw WaveＬ信号を反転するこ
とにより、上記ＡＮＤゲート６４ｂからの出力がハイレ
ベクとなるタイミングでSaw WaveＨ信号を出力する。こ
のようなSaw WaveＬ信号及びSaw WaveＨ信号は、図１４
（ｆ）に示すようにカウント出力Ｑ４の立ち下がりエッ
ジから１メインクロック分の立ち下がり幅を有するSaw
Wave Timming信号として図１に示すＰＷＭ回路７に供給
される。
【０１１９】上記ＰＷＭ回路７は、その内部に鋸波発生
部を有しており、上記Saw Wave Timming信号が供給され
ると、これに基づいて該Saw Wave Timming信号のパルス
幅間に鋸波形状となる、図１４（ｇ）に示すような鋸波
（Saw Wave）を形成する。この鋸波の周波数は、上記メ
インクロックの１／１６周期となる。そして、上記ＰＷ
Ｍ回路７は、図１４（ｇ）に示すように、上記鋸波と上
記比較器４からの比較出力Ｖｅｒｒとを比較し、この比
較結果を同図（ｋ）に示すようなＰＷＭ in 信号（ＰＷ
Ｍ Carrier）として図５に示すアウトプットコントロー
ラ３０に供給するとともに、上記図１３に示すＡＮＤゲ
ート６５ａに供給する。なお、このＰＷＭ回路７におけ
る比較処理は、上記比較出力Ｖｅｒｒを上記Saw Wave T
imming信号によりパルス幅変調していることを示す。
部を有しており、上記Saw Wave Timming信号が供給され
ると、これに基づいて該Saw Wave Timming信号のパルス
幅間に鋸波形状となる、図１４（ｇ）に示すような鋸波
（Saw Wave）を形成する。この鋸波の周波数は、上記メ
インクロックの１／１６周期となる。そして、上記ＰＷ
Ｍ回路７は、図１４（ｇ）に示すように、上記鋸波と上
記比較器４からの比較出力Ｖｅｒｒとを比較し、この比
較結果を同図（ｋ）に示すようなＰＷＭ in 信号（ＰＷ
Ｍ Carrier）として図５に示すアウトプットコントロー
ラ３０に供給するとともに、上記図１３に示すＡＮＤゲ
ート６５ａに供給する。なお、このＰＷＭ回路７におけ
る比較処理は、上記比較出力Ｖｅｒｒを上記Saw Wave T
imming信号によりパルス幅変調していることを示す。
【０１２０】一方、上記ＡＮＤゲート６４ｃは、上記各
カウント出力Ｑ１〜Ｑ４の論理積をとることにより、メ
インクロックを１６カウントする毎に（カウント値が１
となる毎に）ハイレベルとなる図１４（ｈ）に示すよう
な同期タイミング信号（Syncronus Timming 信号）を形
成して出力する。
カウント出力Ｑ１〜Ｑ４の論理積をとることにより、メ
インクロックを１６カウントする毎に（カウント値が１
となる毎に）ハイレベルとなる図１４（ｈ）に示すよう
な同期タイミング信号（Syncronus Timming 信号）を形
成して出力する。
【０１２１】インバータ７８ｃ，ＡＮＤゲート７８ａ，
７８ｂ，ＯＲゲート７８ｄ，Ｄフリップフロップ７９，
８０，インバータ８１ｄ及びＡＮＤゲート８１ａは、上
記同期タイミング信号により、上記ＰＬＬ回路２５から
供給される図１４（ｉ）に示すようなPLL Out 信号を同
期化する。これにより、上記ＡＮＤゲート８１ａを介し
て、図１４（ｇ），（ｋ）に示すようにＰＷＭ in 信号
のパルス幅が最小となるタイミング（上記メインクロッ
クのカウント値が１となるタイミング）で１インターナ
ルクロック分ハイレベルとなる、図１４（ｌ）に示すよ
うなＰＷＭ on信号が出力される。このＰＷＭ on 信号
は、ＰＷＭがオン区間であることを示すものであり、後
に説明するアウトプットコントローラ３０に供給され、
逆起電圧のサンプルホールドに用いられる。
７８ｂ，ＯＲゲート７８ｄ，Ｄフリップフロップ７９，
８０，インバータ８１ｄ及びＡＮＤゲート８１ａは、上
記同期タイミング信号により、上記ＰＬＬ回路２５から
供給される図１４（ｉ）に示すようなPLL Out 信号を同
期化する。これにより、上記ＡＮＤゲート８１ａを介し
て、図１４（ｇ），（ｋ）に示すようにＰＷＭ in 信号
のパルス幅が最小となるタイミング（上記メインクロッ
クのカウント値が１となるタイミング）で１インターナ
ルクロック分ハイレベルとなる、図１４（ｌ）に示すよ
うなＰＷＭ on信号が出力される。このＰＷＭ on 信号
は、ＰＷＭがオン区間であることを示すものであり、後
に説明するアウトプットコントローラ３０に供給され、
逆起電圧のサンプルホールドに用いられる。
【０１２２】また、このＰＷＭ on 信号は、インバータ
８１ｃに供給される。上記インバータ８１ｃは、上記Ｐ
ＷＭ on 信号を反転することにより、図１４（ｊ）に示
すようなインターナルクロックを形成し、これを上記マ
スク回路２１，エッジディテクタ２２，タイムディレイ
部２３，スタータ部２４及び３フェーズロジック部２８
に供給する。
８１ｃに供給される。上記インバータ８１ｃは、上記Ｐ
ＷＭ on 信号を反転することにより、図１４（ｊ）に示
すようなインターナルクロックを形成し、これを上記マ
スク回路２１，エッジディテクタ２２，タイムディレイ
部２３，スタータ部２４及び３フェーズロジック部２８
に供給する。
【０１２３】なお、上記ＰＷＭ on 信号（及びインター
ナルクロック）のパルス幅は、上記図１に示す逆起電圧
の比較器２の追従可能となるようなパルス幅（スピー
ド）に設定されている。
ナルクロック）のパルス幅は、上記図１に示す逆起電圧
の比較器２の追従可能となるようなパルス幅（スピー
ド）に設定されている。
【０１２４】次に、上述のように上記３相モータ１の回
転数が規定以上に速くなり、例えばサーボ制御系等から
供給される回転サーボ信号が、回転数を落とすためにマ
イナス入力となると、上記両波整流回路３からこの間、
図１５（ｉ）に示すようなリバース信号（Ｒeverse）が
出力される。このリバース信号は、逆方向通電を行い３
相モータ１に回転ブレーキをかけるための信号であり、
ＡＮＤゲート６４ａの出力が供給されるＡＮＤゲート７
３ａに供給される。
転数が規定以上に速くなり、例えばサーボ制御系等から
供給される回転サーボ信号が、回転数を落とすためにマ
イナス入力となると、上記両波整流回路３からこの間、
図１５（ｉ）に示すようなリバース信号（Ｒeverse）が
出力される。このリバース信号は、逆方向通電を行い３
相モータ１に回転ブレーキをかけるための信号であり、
ＡＮＤゲート６４ａの出力が供給されるＡＮＤゲート７
３ａに供給される。
【０１２５】上記ＡＮＤゲート７３ａ，７３ｂ，インバ
ータ７３ｃ，ＯＲゲート７３ｄ及びＤフリップフロップ
７４は、上記リバース信号から、図１５（ａ）に示すメ
インクロックを１６カウントするタイミングに同期した
信号である同図（ｊ）に示すようなＲｅｖ信号を形成
し、これを上記アウトプットコントローラ３０に供給す
る。なお、このＲｅｖ信号は、図１５（ｇ）に示す鋸波
（Saw Wave）の最大点に同期したタイミングの信号とな
る。
ータ７３ｃ，ＯＲゲート７３ｄ及びＤフリップフロップ
７４は、上記リバース信号から、図１５（ａ）に示すメ
インクロックを１６カウントするタイミングに同期した
信号である同図（ｊ）に示すようなＲｅｖ信号を形成
し、これを上記アウトプットコントローラ３０に供給す
る。なお、このＲｅｖ信号は、図１５（ｇ）に示す鋸波
（Saw Wave）の最大点に同期したタイミングの信号とな
る。
【０１２６】また、このＤフリップフロップ７４からの
Ｒｅｖ信号は、Ｄフリップフロップ７５，インバータ６
７，インバータ７２ｃ及びＡＮＤゲート７２ｂにそれぞ
れ供給される。上記Ｄフリップフロップ７５は、メイン
クロックに基づいて上記Ｒｅｖ信号を同期化し、これを
ＡＮＤゲート７２ａ及びインバータ７２ｄを介してＡＮ
Ｄゲート７２ｂに供給する。
Ｒｅｖ信号は、Ｄフリップフロップ７５，インバータ６
７，インバータ７２ｃ及びＡＮＤゲート７２ｂにそれぞ
れ供給される。上記Ｄフリップフロップ７５は、メイン
クロックに基づいて上記Ｒｅｖ信号を同期化し、これを
ＡＮＤゲート７２ａ及びインバータ７２ｄを介してＡＮ
Ｄゲート７２ｂに供給する。
【０１２７】なお、この際におけるカウント出力Ｑ１〜
Ｑ４，Saw Wave Timming信号及びＰＷＭ in 信号の各タ
イミングは、それぞれ図１５（ｂ）〜（ｆ）及び（ｈ）
に示すようになっている。
Ｑ４，Saw Wave Timming信号及びＰＷＭ in 信号の各タ
イミングは、それぞれ図１５（ｂ）〜（ｆ）及び（ｈ）
に示すようになっている。
【０１２８】次に、上記Ｒｅｖ信号は、３相モータ１に
逆方向通電を行い各相コイル１Ｕ，１Ｖ，１Ｗに電源供
給を行う各上層トランジスタ及び各下層トランジスタを
オンオフ制御するための信号であるが、該各上層トラン
ジスタ及び各下層トランジスタをＲｅｖ信号によりオン
オフ制御すると、上層トランジスタ及び下層トランジス
タのスイッチングスピードの違いにより両トランジスタ
が共にオンする期間ができ、電流が該両トランジスタを
介して貫通するように流れる貫通電流が発生する。上記
各トランジスタの電流値は、各相コイル１Ｕ，１Ｖ，１
Ｗに供給する電流値として検出され、上記比較器４にお
いて比較出力Ｖｅｒｒの形成に用いられるため、上記貫
通電流が発生すると３相モータ１の正確な回転駆動制御
に支障をきたす。このため、上記タイミングコントロー
ラ２７は、このような場合に、上記各トランジスタを同
時にオフすることにより、上記貫通電流を防止するため
のアウトプットオープン信号（Output Open 信号）を形
成する。
逆方向通電を行い各相コイル１Ｕ，１Ｖ，１Ｗに電源供
給を行う各上層トランジスタ及び各下層トランジスタを
オンオフ制御するための信号であるが、該各上層トラン
ジスタ及び各下層トランジスタをＲｅｖ信号によりオン
オフ制御すると、上層トランジスタ及び下層トランジス
タのスイッチングスピードの違いにより両トランジスタ
が共にオンする期間ができ、電流が該両トランジスタを
介して貫通するように流れる貫通電流が発生する。上記
各トランジスタの電流値は、各相コイル１Ｕ，１Ｖ，１
Ｗに供給する電流値として検出され、上記比較器４にお
いて比較出力Ｖｅｒｒの形成に用いられるため、上記貫
通電流が発生すると３相モータ１の正確な回転駆動制御
に支障をきたす。このため、上記タイミングコントロー
ラ２７は、このような場合に、上記各トランジスタを同
時にオフすることにより、上記貫通電流を防止するため
のアウトプットオープン信号（Output Open 信号）を形
成する。
【０１２９】すなわち、ＡＮＤゲート６９ａ，６９ｂ，
インバータ６９ｃ，ＯＲゲート６９ｄ，Ｄフリップフロ
ップ７０，ＡＮＤゲート７１，ＡＮＤゲート７２ａ，７
２ｂ，インバータ７２ｃ，７２ｄ，ＯＲゲート７２ｅ，
インバータ７２ｆは、ＣＰＵ等から供給されるモータの
オンオフ制御をするためのモータオンオフ制御信号（Ｍ
ON/OFF）及び上記Ｒｅｖ信号に基づいて、該Ｒｅｖ信号
をメインクロックで同期微分することにより、該Ｒｅｖ
信号の立ち上がり及び立ち下がりのタイミングで２メイ
ンクロック分ハイレベルとなる図１５（ｋ）に示すよう
なOutput Open信号を形成し、これを上記アウトプット
コントローラ３０に供給する。
インバータ６９ｃ，ＯＲゲート６９ｄ，Ｄフリップフロ
ップ７０，ＡＮＤゲート７１，ＡＮＤゲート７２ａ，７
２ｂ，インバータ７２ｃ，７２ｄ，ＯＲゲート７２ｅ，
インバータ７２ｆは、ＣＰＵ等から供給されるモータの
オンオフ制御をするためのモータオンオフ制御信号（Ｍ
ON/OFF）及び上記Ｒｅｖ信号に基づいて、該Ｒｅｖ信号
をメインクロックで同期微分することにより、該Ｒｅｖ
信号の立ち上がり及び立ち下がりのタイミングで２メイ
ンクロック分ハイレベルとなる図１５（ｋ）に示すよう
なOutput Open信号を形成し、これを上記アウトプット
コントローラ３０に供給する。
【０１３０】なお、本実施例に係るモータ駆動装置で
は、上記各上層トランジスタ及び各下層トランジスタと
してバイポーラトランジスタを使用している。このた
め、上記Output Open 信号のパルス幅は、上記バイポー
ラトランジスタの特性に合わせて、例えば２μｓｅｃ〜
４μｓｅｃとなるように設定されている（上記メインク
ロックの２パルス分）。
は、上記各上層トランジスタ及び各下層トランジスタと
してバイポーラトランジスタを使用している。このた
め、上記Output Open 信号のパルス幅は、上記バイポー
ラトランジスタの特性に合わせて、例えば２μｓｅｃ〜
４μｓｅｃとなるように設定されている（上記メインク
ロックの２パルス分）。
【０１３１】次に、上記タイミングコントローラ２７
は、ＡＮＤゲート６５ａ，６５ｂ，インバータ６５ｃ，
ＯＲゲート６５ｄ，Ｄフリップフロップ６６，Ｒｅｖ信
号を反転するインバータ６７及びＯＲゲート６８によ
り、上記ＰＷＭ回路７から供給される図１６（ｈ）に示
すようなＰＷＭ in 信号を、同図（ａ）〜（ｇ）に示す
メインクロックを１６カウントするタイミングでサンプ
リングすることにより、同図（ｉ）に示すような３相モ
ータ１をブレーキ制御するためのPWM 反転Short/Rev 信
号を形成し、これを上記アウトプットコントローラ３０
に供給する。後に説明するが、このPWM 反転Short/Rev
信号がローレベルのときには、モータの回転電流を利用
して逆トルクを発生させるためのショートブレーキが掛
かり、ハイレベルのときには、モータ外部より積極的に
電流を流して逆トルクを発生させる逆方向通電ブレーキ
が掛かるようになる。なお、上記ＰＷＭ in 信号のサン
プリングタイミングは、図１６（ｇ）に示すようにＰＷ
Ｍ変調におけるパルス幅が最大となるタイミングとなっ
ている。
は、ＡＮＤゲート６５ａ，６５ｂ，インバータ６５ｃ，
ＯＲゲート６５ｄ，Ｄフリップフロップ６６，Ｒｅｖ信
号を反転するインバータ６７及びＯＲゲート６８によ
り、上記ＰＷＭ回路７から供給される図１６（ｈ）に示
すようなＰＷＭ in 信号を、同図（ａ）〜（ｇ）に示す
メインクロックを１６カウントするタイミングでサンプ
リングすることにより、同図（ｉ）に示すような３相モ
ータ１をブレーキ制御するためのPWM 反転Short/Rev 信
号を形成し、これを上記アウトプットコントローラ３０
に供給する。後に説明するが、このPWM 反転Short/Rev
信号がローレベルのときには、モータの回転電流を利用
して逆トルクを発生させるためのショートブレーキが掛
かり、ハイレベルのときには、モータ外部より積極的に
電流を流して逆トルクを発生させる逆方向通電ブレーキ
が掛かるようになる。なお、上記ＰＷＭ in 信号のサン
プリングタイミングは、図１６（ｇ）に示すようにＰＷ
Ｍ変調におけるパルス幅が最大となるタイミングとなっ
ている。
【０１３２】次に上記アウトプットコントローラ３０
は、図１７に示すように上記デコーダ部２９からの第１
〜第６のコントロール信号Ｕｕ〜Ｗｉがそれぞれ供給さ
れ、これらをデコードして出力するＵｕ信号形成部８
５，Ｕｉ信号形成部８６，Ｖｕ信号形成部８７，Ｖｉ信
号形成部８８，Ｗｕ信号形成部８９，Ｗｉ信号形成部９
０と、上記タイミングコントローラ２７からのＲｅｖ信
号を反転して出力するインバータ３０ａと、ＰＷＭ in
信号及びＰＷＭ on 信号の論理和をとるＯＲゲート３０
ｂと、上記Output Open 信号を反転して出力するインバ
ータ３０ｃと、上記ＰＷＭ on 信号及びPWM 反転Short/
Rev 信号の論理和をとるＯＲゲート３０ｄと、上記第１
〜第６のコントロール信号Ｕｕ〜Ｗｉの出力段にそれぞ
れ設けられたＡＮＤゲート９１ａ，９１ｂ、ＡＮＤゲー
ト９２ａ，９２ｂ及びＡＮＤゲート９３ａ，９３ｂで構
成されている。
は、図１７に示すように上記デコーダ部２９からの第１
〜第６のコントロール信号Ｕｕ〜Ｗｉがそれぞれ供給さ
れ、これらをデコードして出力するＵｕ信号形成部８
５，Ｕｉ信号形成部８６，Ｖｕ信号形成部８７，Ｖｉ信
号形成部８８，Ｗｕ信号形成部８９，Ｗｉ信号形成部９
０と、上記タイミングコントローラ２７からのＲｅｖ信
号を反転して出力するインバータ３０ａと、ＰＷＭ in
信号及びＰＷＭ on 信号の論理和をとるＯＲゲート３０
ｂと、上記Output Open 信号を反転して出力するインバ
ータ３０ｃと、上記ＰＷＭ on 信号及びPWM 反転Short/
Rev 信号の論理和をとるＯＲゲート３０ｄと、上記第１
〜第６のコントロール信号Ｕｕ〜Ｗｉの出力段にそれぞ
れ設けられたＡＮＤゲート９１ａ，９１ｂ、ＡＮＤゲー
ト９２ａ，９２ｂ及びＡＮＤゲート９３ａ，９３ｂで構
成されている。
【０１３３】上記Ｕｕ信号形成部８５は、上記デコーダ
部２９から供給される第１のコントロール信号Ｕｕ及び
上記インバータ３０ａを介したＲｅｖ信号の論理積をと
るＡＮＤゲート８５ａと、上記デコーダ部２９から供給
された第２のコントロール信号Ｕｉ及び上記Ｒｅｖ信号
の論理積をとるＡＮＤゲート８５ｂと、上記各ＡＮＤゲ
ート８５ａ，８５ｂの各出力の論理和をとるＯＲゲート
８５ｃとで構成されている。
部２９から供給される第１のコントロール信号Ｕｕ及び
上記インバータ３０ａを介したＲｅｖ信号の論理積をと
るＡＮＤゲート８５ａと、上記デコーダ部２９から供給
された第２のコントロール信号Ｕｉ及び上記Ｒｅｖ信号
の論理積をとるＡＮＤゲート８５ｂと、上記各ＡＮＤゲ
ート８５ａ，８５ｂの各出力の論理和をとるＯＲゲート
８５ｃとで構成されている。
【０１３４】上記Ｕｉ信号形成部８６は、上記デコーダ
部２９から供給される第１のコントロール信号Ｕｕ及び
上記Ｒｅｖ信号の論理積をとるＡＮＤゲート８６ａと、
上記デコーダ部２９から供給された第２のコントロール
信号Ｕｉ及び上記インバータ３０ａを介した上記Ｒｅｖ
信号の論理積をとるＡＮＤゲート８６ｂと、上記各ＡＮ
Ｄゲート８６ａ，８６ｂの各出力の論理和をとるＯＲゲ
ート８６ｃとで構成されている。
部２９から供給される第１のコントロール信号Ｕｕ及び
上記Ｒｅｖ信号の論理積をとるＡＮＤゲート８６ａと、
上記デコーダ部２９から供給された第２のコントロール
信号Ｕｉ及び上記インバータ３０ａを介した上記Ｒｅｖ
信号の論理積をとるＡＮＤゲート８６ｂと、上記各ＡＮ
Ｄゲート８６ａ，８６ｂの各出力の論理和をとるＯＲゲ
ート８６ｃとで構成されている。
【０１３５】上記Ｖｕ信号形成部８７は、上記デコーダ
部２９から供給される第３のコントロール信号Ｖｕ及び
上記インバータ３０ａを介したＲｅｖ信号の論理積をと
るＡＮＤゲート８７ａと、上記デコーダ部２９から供給
された第４のコントロール信号Ｖｉ及び上記Ｒｅｖ信号
の論理積をとるＡＮＤゲート８７ｂと、上記各ＡＮＤゲ
ート８７ａ，８７ｂの各出力の論理和をとるＯＲゲート
８７ｃとで構成されている。
部２９から供給される第３のコントロール信号Ｖｕ及び
上記インバータ３０ａを介したＲｅｖ信号の論理積をと
るＡＮＤゲート８７ａと、上記デコーダ部２９から供給
された第４のコントロール信号Ｖｉ及び上記Ｒｅｖ信号
の論理積をとるＡＮＤゲート８７ｂと、上記各ＡＮＤゲ
ート８７ａ，８７ｂの各出力の論理和をとるＯＲゲート
８７ｃとで構成されている。
【０１３６】上記Ｖｉ信号形成部８８は、上記デコーダ
部２９から供給される第３のコントロール信号Ｖｕ及び
上記Ｒｅｖ信号の論理積をとるＡＮＤゲート８８ａと、
上記デコーダ部２９から供給された第４のコントロール
信号Ｖｉ及び上記インバータ３０ａを介した上記Ｒｅｖ
信号の論理積をとるＡＮＤゲート８８ｂと、上記各ＡＮ
Ｄゲート８８ａ，８８ｂの各出力の論理和をとるＯＲゲ
ート８８ｃとで構成されている。
部２９から供給される第３のコントロール信号Ｖｕ及び
上記Ｒｅｖ信号の論理積をとるＡＮＤゲート８８ａと、
上記デコーダ部２９から供給された第４のコントロール
信号Ｖｉ及び上記インバータ３０ａを介した上記Ｒｅｖ
信号の論理積をとるＡＮＤゲート８８ｂと、上記各ＡＮ
Ｄゲート８８ａ，８８ｂの各出力の論理和をとるＯＲゲ
ート８８ｃとで構成されている。
【０１３７】上記Ｗｕ信号形成部８９は、上記デコーダ
部２９から供給される第５のコントロール信号Ｗｕ及び
上記インバータ３０ａを介したＲｅｖ信号の論理積をと
るＡＮＤゲート８９ａと、上記デコーダ部２９から供給
された第６のコントロール信号Ｗｉ及び上記Ｒｅｖ信号
の論理積をとるＡＮＤゲート８９ｂと、上記各ＡＮＤゲ
ート８９ａ，８９ｂの各出力の論理和をとるＯＲゲート
８９ｃとで構成されている。
部２９から供給される第５のコントロール信号Ｗｕ及び
上記インバータ３０ａを介したＲｅｖ信号の論理積をと
るＡＮＤゲート８９ａと、上記デコーダ部２９から供給
された第６のコントロール信号Ｗｉ及び上記Ｒｅｖ信号
の論理積をとるＡＮＤゲート８９ｂと、上記各ＡＮＤゲ
ート８９ａ，８９ｂの各出力の論理和をとるＯＲゲート
８９ｃとで構成されている。
【０１３８】上記Ｗｉ信号形成部９０は、上記デコーダ
部２９から供給される第５のコントロール信号Ｗｕ及び
上記Ｒｅｖ信号の論理積をとるＡＮＤゲート９０ａと、
上記デコーダ部２９から供給された第６のコントロール
信号Ｗｉ及び上記インバータ３０ａを介した上記Ｒｅｖ
信号の論理積をとるＡＮＤゲート９０ｂと、上記各ＡＮ
Ｄゲート９０ａ，９０ｂの各出力の論理和をとるＯＲゲ
ート９０ｃとで構成されている。
部２９から供給される第５のコントロール信号Ｗｕ及び
上記Ｒｅｖ信号の論理積をとるＡＮＤゲート９０ａと、
上記デコーダ部２９から供給された第６のコントロール
信号Ｗｉ及び上記インバータ３０ａを介した上記Ｒｅｖ
信号の論理積をとるＡＮＤゲート９０ｂと、上記各ＡＮ
Ｄゲート９０ａ，９０ｂの各出力の論理和をとるＯＲゲ
ート９０ｃとで構成されている。
【０１３９】そして、上記ＡＮＤゲート９１ａは、上記
Ｕｕ信号形成部８５のＯＲゲート８５ｃ及び上記各ＯＲ
ゲート３０ｂ，３０ｄの論理積をとって第１のコントロ
ール信号Ｕｕを出力し、上記ＡＮＤゲート９１ｂは、上
記Ｕｉ信号形成部８６のＯＲゲート８６ｃ及び上記各Ｏ
Ｒゲート３０ｂ，３０ｄの論理積をとって第２のコント
ロール信号Ｕｉを出力するようになっている。
Ｕｕ信号形成部８５のＯＲゲート８５ｃ及び上記各ＯＲ
ゲート３０ｂ，３０ｄの論理積をとって第１のコントロ
ール信号Ｕｕを出力し、上記ＡＮＤゲート９１ｂは、上
記Ｕｉ信号形成部８６のＯＲゲート８６ｃ及び上記各Ｏ
Ｒゲート３０ｂ，３０ｄの論理積をとって第２のコント
ロール信号Ｕｉを出力するようになっている。
【０１４０】また、上記ＡＮＤゲート９２ａは、上記Ｖ
ｕ信号形成部８７のＯＲゲート８７ｃ及び上記各ＯＲゲ
ート３０ｂ，３０ｄの論理積をとって第３のコントロー
ル信号Ｖｕを出力し、上記ＡＮＤゲート９２ｂは、上記
Ｖｉ信号形成部８８のＯＲゲート８８ｃ及び上記各ＯＲ
ゲート３０ｂ，３０ｄの論理積をとって第４のコントロ
ール信号Ｖｉを出力するようになっている。
ｕ信号形成部８７のＯＲゲート８７ｃ及び上記各ＯＲゲ
ート３０ｂ，３０ｄの論理積をとって第３のコントロー
ル信号Ｖｕを出力し、上記ＡＮＤゲート９２ｂは、上記
Ｖｉ信号形成部８８のＯＲゲート８８ｃ及び上記各ＯＲ
ゲート３０ｂ，３０ｄの論理積をとって第４のコントロ
ール信号Ｖｉを出力するようになっている。
【０１４１】また、上記ＡＮＤゲート９３ａは、上記Ｗ
ｕ信号形成部８９のＯＲゲート８９ｃ及び上記各ＯＲゲ
ート３０ｂ，３０ｄの論理積をとって第５のコントロー
ル信号Ｗｕを出力し、上記ＡＮＤゲート９３ｂは、上記
Ｗｉ信号形成部９０のＯＲゲート９０ｃ及び上記各ＯＲ
ゲート３０ｂ，３０ｄの論理積をとって第６のコントロ
ール信号Ｗｉを出力するようになっている。
ｕ信号形成部８９のＯＲゲート８９ｃ及び上記各ＯＲゲ
ート３０ｂ，３０ｄの論理積をとって第５のコントロー
ル信号Ｗｕを出力し、上記ＡＮＤゲート９３ｂは、上記
Ｗｉ信号形成部９０のＯＲゲート９０ｃ及び上記各ＯＲ
ゲート３０ｂ，３０ｄの論理積をとって第６のコントロ
ール信号Ｗｉを出力するようになっている。
【０１４２】このような構成を有するアウトプットコン
トローラ３０は、上記各ＡＮＤゲート９１ａ，９１ｂ、
ＡＮＤゲート９２ａ，９２ｂ及びＡＮＤゲート９３ａ，
９３ｂにおいて、上記ＰＷＭ回路７から供給されるＰＷ
Ｍ in 信号に基づいて、上記第１〜第６のコントロール
信号Ｕｕ〜ＷｉにＰＷＭ変調をかけて出力する。また、
これとともに、各相コイル１Ｕ，１Ｖ，１Ｗの各逆起電
圧を検出するためのＰＷＭ on 信号，貫通電流を防止す
るためのOutput Open 信号，ショートブレーキと逆方向
通電ブレーキとを切り換えるためのPWM 反転Short/Rev
信号及び逆方向通電を行うためのＲｅｖ信号もＰＷＭ変
調をかけて出力する。
トローラ３０は、上記各ＡＮＤゲート９１ａ，９１ｂ、
ＡＮＤゲート９２ａ，９２ｂ及びＡＮＤゲート９３ａ，
９３ｂにおいて、上記ＰＷＭ回路７から供給されるＰＷ
Ｍ in 信号に基づいて、上記第１〜第６のコントロール
信号Ｕｕ〜ＷｉにＰＷＭ変調をかけて出力する。また、
これとともに、各相コイル１Ｕ，１Ｖ，１Ｗの各逆起電
圧を検出するためのＰＷＭ on 信号，貫通電流を防止す
るためのOutput Open 信号，ショートブレーキと逆方向
通電ブレーキとを切り換えるためのPWM 反転Short/Rev
信号及び逆方向通電を行うためのＲｅｖ信号もＰＷＭ変
調をかけて出力する。
【０１４３】この第１〜第６のコントロール信号Ｕｕ〜
Ｗｉ（及びＰＷＭ on 信号，OutputOpen 信号，PWM 反
転Short/Rev 信号及びＲｅｖ信号）は、それぞれ図１に
示すドライバ部１０に供給される。
Ｗｉ（及びＰＷＭ on 信号，OutputOpen 信号，PWM 反
転Short/Rev 信号及びＲｅｖ信号）は、それぞれ図１に
示すドライバ部１０に供給される。
【０１４４】上記ドライバ部１０は、図１８に示すよう
に上記アウトプットコントローラ３０からの第１〜第６
のコントロール信号Ｕｕ〜Ｗｉ（及びＰＷＭ on 信号，
Output Open 信号，PWM 反転Short/Rev 信号及びＲｅｖ
信号）をそれぞれ所定の利得で増幅するバッファアンプ
９４ａ〜９４ｆと、各バッファアンプ９４ａ〜９４ｆの
出力段に設けられた抵抗９５ａ〜９５ｆとを有してい
る。
に上記アウトプットコントローラ３０からの第１〜第６
のコントロール信号Ｕｕ〜Ｗｉ（及びＰＷＭ on 信号，
Output Open 信号，PWM 反転Short/Rev 信号及びＲｅｖ
信号）をそれぞれ所定の利得で増幅するバッファアンプ
９４ａ〜９４ｆと、各バッファアンプ９４ａ〜９４ｆの
出力段に設けられた抵抗９５ａ〜９５ｆとを有してい
る。
【０１４５】また、上記ドライバ部１０は、上記抵抗９
５ａにベースが接続された第１のコントロール信号Ｕｕ
用の上層トランジスタ９６ａと、上記抵抗９５ｂにベー
スが接続された第２のコントロール信号Ｕｉ用の下層ト
ランジスタ９６ｂと、上記抵抗９５ｃにベースが接続さ
れた第３のコントロール信号Ｖｕ用の上層トランジスタ
９７ａと、上記抵抗９５ｄにベースが接続された第４の
コントロール信号Ｖｉ用の下層トランジスタ９７ｂと、
上記抵抗９５ｅにベースが接続された第５のコントロー
ル信号Ｗｕ用の上層トランジスタ９８ａと、上記抵抗９
５ｆにベースが接続された第６のコントロール信号Ｗｉ
用の下層トランジスタ９８ｂとを有している。
５ａにベースが接続された第１のコントロール信号Ｕｕ
用の上層トランジスタ９６ａと、上記抵抗９５ｂにベー
スが接続された第２のコントロール信号Ｕｉ用の下層ト
ランジスタ９６ｂと、上記抵抗９５ｃにベースが接続さ
れた第３のコントロール信号Ｖｕ用の上層トランジスタ
９７ａと、上記抵抗９５ｄにベースが接続された第４の
コントロール信号Ｖｉ用の下層トランジスタ９７ｂと、
上記抵抗９５ｅにベースが接続された第５のコントロー
ル信号Ｗｕ用の上層トランジスタ９８ａと、上記抵抗９
５ｆにベースが接続された第６のコントロール信号Ｗｉ
用の下層トランジスタ９８ｂとを有している。
【０１４６】上記各上層トランジスタ９６ａ，９７ａ，
９８ａの各コレクタは、それぞれ電源電圧ＶＣＣに接続
されており、各下層トランジスタ９６ｂ，９７ｂ，９８
ｂは、３相モータ１の各相コイル１Ｕ，１Ｖ，１Ｗに供
給する電流値を検出するための電流検出用抵抗１１にそ
れぞれ接続されている。また、上記各上層トランジスタ
９６ａ，９７ａ，９８ａの各エミッタは、それぞれ各下
層トランジスタ９６ｂ，９７ｂ，９８ｂのコレクタに接
続されており、各上層トランジスタ９６ａ，９７ａ，９
８ａの各エミッタと、各下層トランジスタ９６ｂ，９７
ｂ，９８ｂのコレクタとの接続点から３相モータ１の各
相コイル１Ｕ，１Ｖ，１Ｗに供給する駆動電圧を取り出
すようになっている。
９８ａの各コレクタは、それぞれ電源電圧ＶＣＣに接続
されており、各下層トランジスタ９６ｂ，９７ｂ，９８
ｂは、３相モータ１の各相コイル１Ｕ，１Ｖ，１Ｗに供
給する電流値を検出するための電流検出用抵抗１１にそ
れぞれ接続されている。また、上記各上層トランジスタ
９６ａ，９７ａ，９８ａの各エミッタは、それぞれ各下
層トランジスタ９６ｂ，９７ｂ，９８ｂのコレクタに接
続されており、各上層トランジスタ９６ａ，９７ａ，９
８ａの各エミッタと、各下層トランジスタ９６ｂ，９７
ｂ，９８ｂのコレクタとの接続点から３相モータ１の各
相コイル１Ｕ，１Ｖ，１Ｗに供給する駆動電圧を取り出
すようになっている。
【０１４７】このような構成を有するドライバ部１０
は、上記第１〜第６のコントロール信号が供給される
と、これに応じて各上層トランジスタ９６ａ，９７ａ，
９８ａ及び各下層トランジスタ９６ｂ，９７ｂ，９８ｂ
がそれぞれオンオフ制御される。そして、この各上層ト
ランジスタ９６ａ，９７ａ，９８ａ及び各下層トランジ
スタ９６ｂ，９７ｂ，９８ｂのオンオフ制御に応じた電
源電圧ＶＣＣが、上記各接続点から取り出され、これら
が駆動電圧Ｕ，Ｖ，Ｗとして図１に示す３相モータ１の
各相コイル１Ｕ，１Ｖ，１Ｗにそれぞれ供給される。
は、上記第１〜第６のコントロール信号が供給される
と、これに応じて各上層トランジスタ９６ａ，９７ａ，
９８ａ及び各下層トランジスタ９６ｂ，９７ｂ，９８ｂ
がそれぞれオンオフ制御される。そして、この各上層ト
ランジスタ９６ａ，９７ａ，９８ａ及び各下層トランジ
スタ９６ｂ，９７ｂ，９８ｂのオンオフ制御に応じた電
源電圧ＶＣＣが、上記各接続点から取り出され、これら
が駆動電圧Ｕ，Ｖ，Ｗとして図１に示す３相モータ１の
各相コイル１Ｕ，１Ｖ，１Ｗにそれぞれ供給される。
【０１４８】上記各相コイル１Ｕ，１Ｖ，１Ｗにそれぞ
れ供給される駆動電流は、それぞれ上記電流検出抵抗１
１により電圧のかたちで検出される。この電流検出抵抗
１１により検出された駆動電圧は、それぞれ抵抗５及び
コンデンサ６からなる積分回路で積分処理され上記比較
器４に供給される。上記比較器４は、上述のように上記
積分処理された駆動電圧と上記基準値Ｖｒｅｃとを比較
し、この比較出力ＶｅｒｒをＰＷＭ回路７に供給する。
上記ＰＷＭ回路７は、上述のように上記Saw Wave Timmi
ng信号に基づいて形成された鋸波と上記比較出力Ｖｅｒ
ｒとを比較し、この比較結果をＰＷＭ in 信号（ＰＷＭ
Carrier）としてロジック部９に供給する。これによ
り、上記ロジック部９において、上記ＰＷＭ in 信号に
応じた第１〜第６のコントロール信号を形成することが
でき、上記３相モータ１をＰＷＭ in 信号により直接的
に回転駆動するダイレクトＰＷＭ駆動を行うことができ
る。また、上記各相コイル１Ｕ，１Ｖ，１Ｗにそれぞれ
発生する逆起電圧に基づいてロータの回転位置を検出し
て該各相コイル１Ｕ，１Ｖ，１Ｗへの通電状態を切り換
え制御することができるため、ホール素子等の回転位置
検出手段を設けることなく、３相モータ１を回転制御す
ることができる（センサレス駆動）。
れ供給される駆動電流は、それぞれ上記電流検出抵抗１
１により電圧のかたちで検出される。この電流検出抵抗
１１により検出された駆動電圧は、それぞれ抵抗５及び
コンデンサ６からなる積分回路で積分処理され上記比較
器４に供給される。上記比較器４は、上述のように上記
積分処理された駆動電圧と上記基準値Ｖｒｅｃとを比較
し、この比較出力ＶｅｒｒをＰＷＭ回路７に供給する。
上記ＰＷＭ回路７は、上述のように上記Saw Wave Timmi
ng信号に基づいて形成された鋸波と上記比較出力Ｖｅｒ
ｒとを比較し、この比較結果をＰＷＭ in 信号（ＰＷＭ
Carrier）としてロジック部９に供給する。これによ
り、上記ロジック部９において、上記ＰＷＭ in 信号に
応じた第１〜第６のコントロール信号を形成することが
でき、上記３相モータ１をＰＷＭ in 信号により直接的
に回転駆動するダイレクトＰＷＭ駆動を行うことができ
る。また、上記各相コイル１Ｕ，１Ｖ，１Ｗにそれぞれ
発生する逆起電圧に基づいてロータの回転位置を検出し
て該各相コイル１Ｕ，１Ｖ，１Ｗへの通電状態を切り換
え制御することができるため、ホール素子等の回転位置
検出手段を設けることなく、３相モータ１を回転制御す
ることができる（センサレス駆動）。
【０１４９】次に、本実施例に係るモータ駆動装置の動
作を通して説明すると、まず、通常回転時においては、
上記比較器２において上記図２（ａ）に示すような各逆
起電圧Ｕin，Ｖin，Ｗinとコモン電圧ＣＯＭとを比較
し、同図（ｂ）〜（ｄ）に示すような比較出力Ｕ，Ｖ，
Ｗを形成して上記図１に示すロジック部９に供給する。
上記ロジック部９は、上記各比較出力Ｕ，Ｖ，Ｗの排他
的論理和をとることにより図２（ｆ）に示すようなExor
信号を形成する。Exor信号には、通電切り換えのタイミ
ングでキックバックノイズが重畳しているため、上記ロ
ジック部９は、このキックバックノイズの発生タイミン
グ（通電切り換えのタイミング）で形成した、図２
（ｊ）に示すような所定パルス幅の第１のマスク信号に
よりこのキックバックノイズをマスク処理し、同図
（ｆ）に示すようなＭasked Ｅxor 信号を形成する。
作を通して説明すると、まず、通常回転時においては、
上記比較器２において上記図２（ａ）に示すような各逆
起電圧Ｕin，Ｖin，Ｗinとコモン電圧ＣＯＭとを比較
し、同図（ｂ）〜（ｄ）に示すような比較出力Ｕ，Ｖ，
Ｗを形成して上記図１に示すロジック部９に供給する。
上記ロジック部９は、上記各比較出力Ｕ，Ｖ，Ｗの排他
的論理和をとることにより図２（ｆ）に示すようなExor
信号を形成する。Exor信号には、通電切り換えのタイミ
ングでキックバックノイズが重畳しているため、上記ロ
ジック部９は、このキックバックノイズの発生タイミン
グ（通電切り換えのタイミング）で形成した、図２
（ｊ）に示すような所定パルス幅の第１のマスク信号に
よりこのキックバックノイズをマスク処理し、同図
（ｆ）に示すようなＭasked Ｅxor 信号を形成する。
【０１５０】次に、上記ロジック部９は、図２（ｈ）に
示すインターナルクロックを用いて上記Ｍasked Ｅxor
信号を同期微分し同図（ｇ）に示すようなSD Exor 信号
を形成するとともに、このSD Exor 信号をトリガとして
電気角で３０度遅れた図２（ｉ）に示すようなＤelayＴ
信号を形成し、このＤelayＴ信号のタイミングで上記比
較器２からの各比較出力Ｕ，Ｖ，Ｗのいずれかをサンプ
リングしてＵres ，Ｖres ，Ｗres を形成する。このＵ
res ，Ｖres ，Ｗres は、上記各レジスタ２８ｉ，２８
ｊ，２８ｋに保持されるが、この際、Ｕres ，Ｖres ，
Ｗres をデコードして形成した図２（ｏ）〜（ｇ）に示
すような第３のマスク信号により逆起電圧を取り込む相
だけをサンプルホールドする。これにより、上記各レジ
スタ２８ｉ，２８ｊ，２８ｋからは、図２（ｋ）〜
（ｍ）に示すようなＵres ，Ｖres ，Ｗres が出力され
る。
示すインターナルクロックを用いて上記Ｍasked Ｅxor
信号を同期微分し同図（ｇ）に示すようなSD Exor 信号
を形成するとともに、このSD Exor 信号をトリガとして
電気角で３０度遅れた図２（ｉ）に示すようなＤelayＴ
信号を形成し、このＤelayＴ信号のタイミングで上記比
較器２からの各比較出力Ｕ，Ｖ，Ｗのいずれかをサンプ
リングしてＵres ，Ｖres ，Ｗres を形成する。このＵ
res ，Ｖres ，Ｗres は、上記各レジスタ２８ｉ，２８
ｊ，２８ｋに保持されるが、この際、Ｕres ，Ｖres ，
Ｗres をデコードして形成した図２（ｏ）〜（ｇ）に示
すような第３のマスク信号により逆起電圧を取り込む相
だけをサンプルホールドする。これにより、上記各レジ
スタ２８ｉ，２８ｊ，２８ｋからは、図２（ｋ）〜
（ｍ）に示すようなＵres ，Ｖres ，Ｗres が出力され
る。
【０１５１】次に、上記デコーダ部２９が、上記Ｕres
，Ｖres ，Ｗres から各相コイルの上層トランジスタ
及び下層トランジスタをオンオフ制御するための、図２
（ｒ）〜（Ｗ）に示すような駆動電圧Ｕｕ，Ｕｉ，Ｖ
ｕ，Ｖｉ，Ｗｕ，Ｗｉを形成してアウトプットコントロ
ーラ３０に供給し、このアウトプットコントローラ３０
が、上記駆動電圧Ｕｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉ
に、上記Ｒｅｖ信号，Output Open 信号，ＰＷＭ on 信
号及びPWM 反転Short/Rev 信号を重畳して上記ドライバ
部１０に供給する。上記ドライバ部１０は、上記駆動電
圧Ｕｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉにより各相用の
上層トランジスタ及び下層トランジスタがオンオフ制御
されることにより形成された駆動電圧Ｕ，Ｖ，Ｗにより
上記３相モータ１を回転駆動する。
，Ｖres ，Ｗres から各相コイルの上層トランジスタ
及び下層トランジスタをオンオフ制御するための、図２
（ｒ）〜（Ｗ）に示すような駆動電圧Ｕｕ，Ｕｉ，Ｖ
ｕ，Ｖｉ，Ｗｕ，Ｗｉを形成してアウトプットコントロ
ーラ３０に供給し、このアウトプットコントローラ３０
が、上記駆動電圧Ｕｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉ
に、上記Ｒｅｖ信号，Output Open 信号，ＰＷＭ on 信
号及びPWM 反転Short/Rev 信号を重畳して上記ドライバ
部１０に供給する。上記ドライバ部１０は、上記駆動電
圧Ｕｕ，Ｕｉ，Ｖｕ，Ｖｉ，Ｗｕ，Ｗｉにより各相用の
上層トランジスタ及び下層トランジスタがオンオフ制御
されることにより形成された駆動電圧Ｕ，Ｖ，Ｗにより
上記３相モータ１を回転駆動する。
【０１５２】次に、このような通常回転時におけるＰＷ
Ｍ動作を説明すると、まず、上記３相モータ１の各相コ
イル１Ｕ，１Ｖ，１Ｗからは図１９（ａ）に示すような
逆起電圧Ｕin，Ｖin，Ｗinがそれぞれ発生する。このう
ち、上記逆起電圧Ｗinを拡大してみると図１９（ｂ）に
示すようになっている。そして、ダイレクトＰＷＭ駆動
を行うと上記逆起電圧Ｗinが、図１９（ｄ）に示すSaw
Wave Timming信号と、同図（ｅ）に示す鋸波（Saw Wav
e）及び比較器４からの比較出力Ｖｅｒｒにより形成さ
れた同図（ｆ）に示すようなＰＷＭ in 信号（ＰＷＭ C
arrier）により分断され、上記各逆起電圧Ｕin，Ｖin，
Ｗinが供給される比較器２からの比較出力Ｗ（及びＵ，
Ｖ）もこれに応じて図１９（ｇ）に示すように分断され
る。
Ｍ動作を説明すると、まず、上記３相モータ１の各相コ
イル１Ｕ，１Ｖ，１Ｗからは図１９（ａ）に示すような
逆起電圧Ｕin，Ｖin，Ｗinがそれぞれ発生する。このう
ち、上記逆起電圧Ｗinを拡大してみると図１９（ｂ）に
示すようになっている。そして、ダイレクトＰＷＭ駆動
を行うと上記逆起電圧Ｗinが、図１９（ｄ）に示すSaw
Wave Timming信号と、同図（ｅ）に示す鋸波（Saw Wav
e）及び比較器４からの比較出力Ｖｅｒｒにより形成さ
れた同図（ｆ）に示すようなＰＷＭ in 信号（ＰＷＭ C
arrier）により分断され、上記各逆起電圧Ｕin，Ｖin，
Ｗinが供給される比較器２からの比較出力Ｗ（及びＵ，
Ｖ）もこれに応じて図１９（ｇ）に示すように分断され
る。
【０１５３】ここで、上記図１９（ｃ）に示すようにＰ
ＷＭ in 信号がオン状態のときには逆起電圧Ｗin（及び
Ｕin，Ｖin）があらわれ、ＰＷＭ in 信号がオフ状態の
ときには、Ｗ相端子電圧（及びＵ相，Ｖ相端子電圧）は
マイナスレベルに、また、コモン電圧ＣＯＭはグランド
レベルまで落ち込む。このため、上記ＰＷＭ in 信号が
オフ状態のときには逆起電圧の検出が不可能となるので
あるが、逆にいえば、これはＰＷＭ in 信号がオン状態
のときには逆起電圧の検出が可能であることを示してい
る。
ＷＭ in 信号がオン状態のときには逆起電圧Ｗin（及び
Ｕin，Ｖin）があらわれ、ＰＷＭ in 信号がオフ状態の
ときには、Ｗ相端子電圧（及びＵ相，Ｖ相端子電圧）は
マイナスレベルに、また、コモン電圧ＣＯＭはグランド
レベルまで落ち込む。このため、上記ＰＷＭ in 信号が
オフ状態のときには逆起電圧の検出が不可能となるので
あるが、逆にいえば、これはＰＷＭ in 信号がオン状態
のときには逆起電圧の検出が可能であることを示してい
る。
【０１５４】そこで、上記タイミングコントローラ２７
は、上述のようにＰＷＭ in 信号のパルス幅が最小とな
る位置で同期微分された図１９（ｈ）に示すようなイン
ターナルクロックを形成する。このインターナルクロッ
クは上記ＰＷＭ in 信号のオン区間に同期している。そ
して、このインターナルクロックを用いて同図（ｇ）に
示す比較出力Ｗ（及びＵ，Ｖ）をサンプリングするとと
もに、このサンプル出力を上記図１１に示したＷ用レジ
スタ２８ｋ（及びＵ用レジスタ２８ｉ，Ｖ用レジスタ２
８ｊ）でサンプルホールドして出力する。
は、上述のようにＰＷＭ in 信号のパルス幅が最小とな
る位置で同期微分された図１９（ｈ）に示すようなイン
ターナルクロックを形成する。このインターナルクロッ
クは上記ＰＷＭ in 信号のオン区間に同期している。そ
して、このインターナルクロックを用いて同図（ｇ）に
示す比較出力Ｗ（及びＵ，Ｖ）をサンプリングするとと
もに、このサンプル出力を上記図１１に示したＷ用レジ
スタ２８ｋ（及びＵ用レジスタ２８ｉ，Ｖ用レジスタ２
８ｊ）でサンプルホールドして出力する。
【０１５５】これにより、上記比較出力Ｗ（及びＵ，
Ｖ）が上記ＰＷＭ in 信号により分断されていても、図
１９（ｉ）に示すような分断の生じていない波形の比較
出力Ｗ（Ｗ用レジスタ２８ｋの出力Ｗress）を形成する
ことができる。このため、ＰＷＭ駆動にも関わらず逆起
電圧Ｕin，Ｖin，Ｗinの検出を可能とすることができ、
当該モータ駆動装置のようなセンサレス方式のモータ駆
動装置においても、ダイレクトＰＷＭ駆動を可能とする
ことができる。このため、上記ＰＷＭ in 信号を電圧に
変換する電圧変換回路を省略することができる。また、
起動時に自己発振して回転が開始されないような不都合
を防止して起動特性を改善することができる。
Ｖ）が上記ＰＷＭ in 信号により分断されていても、図
１９（ｉ）に示すような分断の生じていない波形の比較
出力Ｗ（Ｗ用レジスタ２８ｋの出力Ｗress）を形成する
ことができる。このため、ＰＷＭ駆動にも関わらず逆起
電圧Ｕin，Ｖin，Ｗinの検出を可能とすることができ、
当該モータ駆動装置のようなセンサレス方式のモータ駆
動装置においても、ダイレクトＰＷＭ駆動を可能とする
ことができる。このため、上記ＰＷＭ in 信号を電圧に
変換する電圧変換回路を省略することができる。また、
起動時に自己発振して回転が開始されないような不都合
を防止して起動特性を改善することができる。
【０１５６】また、上記ＤelayＴ信号をに基づいて各逆
起電圧Ｕin，Ｖin，Ｗinをサンプリングするようにして
いるため、各逆起電圧Ｕin，Ｖin，Ｗinとコモン電圧Ｃ
ＯＭとのゼロクロスポイントから所定時間の遅延された
位置で、該各逆起電圧Ｕin，Ｖin，Ｗinをサンプリング
することができる。このため、ゼロクロスポイントで逆
起電圧の取り込みを行うよりも、確実に逆起電圧の取り
込みを行うことができ、スムーズに回転を立ち上がらせ
ることができる。
起電圧Ｕin，Ｖin，Ｗinをサンプリングするようにして
いるため、各逆起電圧Ｕin，Ｖin，Ｗinとコモン電圧Ｃ
ＯＭとのゼロクロスポイントから所定時間の遅延された
位置で、該各逆起電圧Ｕin，Ｖin，Ｗinをサンプリング
することができる。このため、ゼロクロスポイントで逆
起電圧の取り込みを行うよりも、確実に逆起電圧の取り
込みを行うことができ、スムーズに回転を立ち上がらせ
ることができる。
【０１５７】また、上記サンプリングにより逆起電圧が
検出されなかった場合、すなわち、３相モータ１が回転
しなかった場合は、上記Ｓtep 信号により通電パターン
を１つ進めて次の通電パターンに制御するようにしてい
るため、確実に３相モータ１を起動することができる。
検出されなかった場合、すなわち、３相モータ１が回転
しなかった場合は、上記Ｓtep 信号により通電パターン
を１つ進めて次の通電パターンに制御するようにしてい
るため、確実に３相モータ１を起動することができる。
【０１５８】また、上記第１のマスク信号によりキック
バックノイズをマスク処理してExor信号を形成するよう
にしているため、正確に各逆起電圧とコモン電圧ＣＯＭ
とのゼロクロスポイントを検出することができ、正確に
逆起電圧を取り込むことができ、該キックバックノイズ
による誤動作を防止することができる。また、上記マス
ク処理によりキックバックノイズを除去することができ
るため、該キックバックノイズを除去するためのフィル
タ回路を省略することができる。そして、上記電圧変換
回路及びフィルタ回路を省略することができるため、部
品点数の削減及び構成の簡略化を通じて当該モータ駆動
装置のローコスト化を図ることができる。
バックノイズをマスク処理してExor信号を形成するよう
にしているため、正確に各逆起電圧とコモン電圧ＣＯＭ
とのゼロクロスポイントを検出することができ、正確に
逆起電圧を取り込むことができ、該キックバックノイズ
による誤動作を防止することができる。また、上記マス
ク処理によりキックバックノイズを除去することができ
るため、該キックバックノイズを除去するためのフィル
タ回路を省略することができる。そして、上記電圧変換
回路及びフィルタ回路を省略することができるため、部
品点数の削減及び構成の簡略化を通じて当該モータ駆動
装置のローコスト化を図ることができる。
【０１５９】さらに、上記通電パターンに基づいて次に
表れる通電パターンを予測し、実際に検出された通電パ
ターンが上記予測した通電パターンではなかった場合、
上記Invert信号で上記各レジスタ２８（ｉ）〜（ｋ）の
内容を反転して出力するようにしているため、現在の回
転方向に応じた正確な通電を行うことができ、現在の回
転方向に対して逆方向に回転駆動してしまうような不都
合を防止することができる。
表れる通電パターンを予測し、実際に検出された通電パ
ターンが上記予測した通電パターンではなかった場合、
上記Invert信号で上記各レジスタ２８（ｉ）〜（ｋ）の
内容を反転して出力するようにしているため、現在の回
転方向に応じた正確な通電を行うことができ、現在の回
転方向に対して逆方向に回転駆動してしまうような不都
合を防止することができる。
【０１６０】次に、このような通常回転制御から逆方向
通電ブレーキに切り換えたときの各部のタイミングは図
２０に示すようになっている。
通電ブレーキに切り換えたときの各部のタイミングは図
２０に示すようになっている。
【０１６１】すなわち、上記両波整流回路３からリバー
ス信号が出力されると、上述のように上記リバース信号
に基づいて図２０（ｂ）に示すようなＲｅｖ信号が形成
され、同図（ａ）に示すように上記Ｒｅｖ信号が立ち上
がるタイミングで逆方向通電ブレーキ動作に切り換わ
り、上記３相モータ１が逆方向通電されブレーキがかか
る。この逆方向通電ブレーキ時における各部の動作は、
図２０（ｃ）〜（ｘ）及び図２１（ａ）〜（ｗ）に示す
ように、上述の通常回転時と何ら変わりはない。また、
この逆方向通電ブレーキ時におけるＰＷＭ動作も、図２
２（ａ）〜（ｉ）に示すように上述の通常回転時と何ら
変わりはない。
ス信号が出力されると、上述のように上記リバース信号
に基づいて図２０（ｂ）に示すようなＲｅｖ信号が形成
され、同図（ａ）に示すように上記Ｒｅｖ信号が立ち上
がるタイミングで逆方向通電ブレーキ動作に切り換わ
り、上記３相モータ１が逆方向通電されブレーキがかか
る。この逆方向通電ブレーキ時における各部の動作は、
図２０（ｃ）〜（ｘ）及び図２１（ａ）〜（ｗ）に示す
ように、上述の通常回転時と何ら変わりはない。また、
この逆方向通電ブレーキ時におけるＰＷＭ動作も、図２
２（ａ）〜（ｉ）に示すように上述の通常回転時と何ら
変わりはない。
【０１６２】従って、逆起電圧が変化するタイミングで
その相の逆起電圧のみをサンプリングし上記各レジスタ
２８（ｉ）〜（ｋ）でサンプルホールドすることによ
り、正常な通電タイミングで逆方向通電ブレーキをかけ
ることができる。
その相の逆起電圧のみをサンプリングし上記各レジスタ
２８（ｉ）〜（ｋ）でサンプルホールドすることによ
り、正常な通電タイミングで逆方向通電ブレーキをかけ
ることができる。
【０１６３】次に、ショートブレーキと逆方向通電ブレ
ーキとの切り換えは、図１６で説明したように、同図
（ａ）に示すメインクロックの１６カウントのタイミン
グで（ＰＷＭ変調でパルス幅が最大となるタイミング
で）、同図（ｈ）に示すＰＷＭ in 信号をサンプリング
して行われる。そして、このサンプル出力である図１６
（ｉ）に示すPWM 反転Short/Rev 信号がローレベルのと
きにはショートブレーキが働き、該PWM 反転Short/Rev
信号がハイレベルのときには逆方向通電ブレーキが働
く。
ーキとの切り換えは、図１６で説明したように、同図
（ａ）に示すメインクロックの１６カウントのタイミン
グで（ＰＷＭ変調でパルス幅が最大となるタイミング
で）、同図（ｈ）に示すＰＷＭ in 信号をサンプリング
して行われる。そして、このサンプル出力である図１６
（ｉ）に示すPWM 反転Short/Rev 信号がローレベルのと
きにはショートブレーキが働き、該PWM 反転Short/Rev
信号がハイレベルのときには逆方向通電ブレーキが働
く。
【０１６４】具体的には、例えば図２３においてＵｕ用
の上層トランジスタ９６ａ，Ｕｉ用の下層トランジスタ
９６ｂ及びＶｕ用の上層トランジスタ９７ａ，Ｖｉ用の
下層トランジスタ９７ｂで説明すると、上記ショートブ
レーキ時には、Ｖ相コイル１Ｖから流れ出した電流は、
同図中実線で示すようにＶｉ用の下層トランジスタ９７
ｂ，電流検出抵抗１１及びダイオードＤｕを介してＵ相
コイル１Ｕに戻る。これにより、ショートブレーキがか
かることとなる。
の上層トランジスタ９６ａ，Ｕｉ用の下層トランジスタ
９６ｂ及びＶｕ用の上層トランジスタ９７ａ，Ｖｉ用の
下層トランジスタ９７ｂで説明すると、上記ショートブ
レーキ時には、Ｖ相コイル１Ｖから流れ出した電流は、
同図中実線で示すようにＶｉ用の下層トランジスタ９７
ｂ，電流検出抵抗１１及びダイオードＤｕを介してＵ相
コイル１Ｕに戻る。これにより、ショートブレーキがか
かることとなる。
【０１６５】また、逆方向通電ブレーキ時には、図２３
中点線で示すように電源電圧ＶｃｃからＵｕ用の上層ト
ランジスタ９６ａを介して流れこんだ電流が、Ｕ相コイ
ル１Ｕ，Ｖ相コイル１Ｖ，Ｖｉ用の下層トランジスタ９
７ｂ及び電流検出抵抗１１を介して電源電圧Ｖｃｃに戻
る。なお、いずれの場合でも電流は電流検出抵抗１１を
通過するため、上述の電流制御は可能となる。
中点線で示すように電源電圧ＶｃｃからＵｕ用の上層ト
ランジスタ９６ａを介して流れこんだ電流が、Ｕ相コイ
ル１Ｕ，Ｖ相コイル１Ｖ，Ｖｉ用の下層トランジスタ９
７ｂ及び電流検出抵抗１１を介して電源電圧Ｖｃｃに戻
る。なお、いずれの場合でも電流は電流検出抵抗１１を
通過するため、上述の電流制御は可能となる。
【０１６６】上記ショートブレーキは、モータの回転制
御用の電流を利用して逆トルクを発生させるパッシブな
ブレーキ方式であり、上記逆方向通電ブレーキは、モー
タの外部より積極的に電流を流し込んで逆トルクを発生
させるアクティブなブレーキ方式である。本実施例に係
るモータ駆動装置においては、このような特性の異なる
２つのブレーキを上記PWM 反転Short/Rev 信号により、
最初はショートブレーキを用いて徐々にブレーキをかけ
て回転速度を落とし、ＰＷＭ変調でパルス幅が最大とな
ったときに逆方向通電ブレーキを用いて強力にブレーキ
をかけて回転速度を落とす等のようにスムーズに切り換
えて使用することができる。このため、リニアリティの
向上を図ることができ、例えば回転サーボのサーボロッ
クを高速化することができる等、応答特性の改善を図る
ことができる。
御用の電流を利用して逆トルクを発生させるパッシブな
ブレーキ方式であり、上記逆方向通電ブレーキは、モー
タの外部より積極的に電流を流し込んで逆トルクを発生
させるアクティブなブレーキ方式である。本実施例に係
るモータ駆動装置においては、このような特性の異なる
２つのブレーキを上記PWM 反転Short/Rev 信号により、
最初はショートブレーキを用いて徐々にブレーキをかけ
て回転速度を落とし、ＰＷＭ変調でパルス幅が最大とな
ったときに逆方向通電ブレーキを用いて強力にブレーキ
をかけて回転速度を落とす等のようにスムーズに切り換
えて使用することができる。このため、リニアリティの
向上を図ることができ、例えば回転サーボのサーボロッ
クを高速化することができる等、応答特性の改善を図る
ことができる。
【０１６７】次に、上記図１８に示すドライバ部１０に
おいて、各層トランジスタ９６ａ，９６ｂ，９７ａ，９
７ｂ，９８ａ，９８ｂは、それぞれ第１〜第６のコント
ロール信号Ｕｕ〜Ｗｉによりオンオフ制御されるのであ
るが、それぞれオフ時に時間をかけて立ち下がる。これ
に対して立ち上がりも時間をかけて立ち上がればよいの
であるが、バイポーラトランジスタの特性上立ち上がり
は急峻に立ち上がる。このため、上層トランジスタ及び
下層トランジスタが同時にオンする期間が生じ、電源電
圧Ｖｃｃからの電流が該上層トランジスタ及び下層トラ
ンジスタを介して一気に電流検出抵抗１１に流れ込む貫
通電流が流れる。この貫通電流が流れると、当該モータ
駆動装置における正確な電流駆動に支障をきたす。
おいて、各層トランジスタ９６ａ，９６ｂ，９７ａ，９
７ｂ，９８ａ，９８ｂは、それぞれ第１〜第６のコント
ロール信号Ｕｕ〜Ｗｉによりオンオフ制御されるのであ
るが、それぞれオフ時に時間をかけて立ち下がる。これ
に対して立ち上がりも時間をかけて立ち上がればよいの
であるが、バイポーラトランジスタの特性上立ち上がり
は急峻に立ち上がる。このため、上層トランジスタ及び
下層トランジスタが同時にオンする期間が生じ、電源電
圧Ｖｃｃからの電流が該上層トランジスタ及び下層トラ
ンジスタを介して一気に電流検出抵抗１１に流れ込む貫
通電流が流れる。この貫通電流が流れると、当該モータ
駆動装置における正確な電流駆動に支障をきたす。
【０１６８】上記タイミングコントローラ２７は、上記
貫通電流を防止するために、図１５（ｉ）に示す逆方向
通電ブレーキをかけるためのリバース信号に基づいて、
同図（ａ）に示すメインクロックの１６カウントのタイ
ミングに同期した同図（ｊ）に示すようなＲｅｖ信号を
形成する。また、このＲｅｖ信号を、ＰＷＭ変調におけ
るパルス幅が最大となる位置で同期微分し、図１５
（ｋ）に示すようなOutputOpen 信号を形成する。このO
utput Open 信号は、上述のように第１〜第６のコント
ロール信号に重畳され各層トランジスタ９６ａ，９６
ｂ，９７ａ，９７ｂ，９８ａ，９８ｂに供給される。
貫通電流を防止するために、図１５（ｉ）に示す逆方向
通電ブレーキをかけるためのリバース信号に基づいて、
同図（ａ）に示すメインクロックの１６カウントのタイ
ミングに同期した同図（ｊ）に示すようなＲｅｖ信号を
形成する。また、このＲｅｖ信号を、ＰＷＭ変調におけ
るパルス幅が最大となる位置で同期微分し、図１５
（ｋ）に示すようなOutputOpen 信号を形成する。このO
utput Open 信号は、上述のように第１〜第６のコント
ロール信号に重畳され各層トランジスタ９６ａ，９６
ｂ，９７ａ，９７ｂ，９８ａ，９８ｂに供給される。
【０１６９】これにより、上記ショートブレーキ時及び
逆方向通電ブレーキ時において、上層トランジスタ及び
下層トランジスタを共に、上記Output Open 信号がハイ
レベルとなる間、強制的にオフ制御することができ、上
記貫通電流を防止することができる。従って、正確な電
流駆動を行うことができる。
逆方向通電ブレーキ時において、上層トランジスタ及び
下層トランジスタを共に、上記Output Open 信号がハイ
レベルとなる間、強制的にオフ制御することができ、上
記貫通電流を防止することができる。従って、正確な電
流駆動を行うことができる。
【０１７０】最後に、上述の実施例の説明では、本発明
に係るモータ駆動装置は３相モータ１を駆動制御するモ
ータ駆動装置であることとしたが、これは、例えば２相
モータ，４相モータ等、他の複数相のモータの回転駆動
装置に適用可能である。また、メインクロックは５００
ＫＨｚであり、これを１６カウントして各種のタイミン
グ信号を形成する等のように、具体的な数値を掲げて説
明したが、これは設計に応じて変更可能であり、この
他、本発明に係る技術的思想を逸脱しない範囲であれば
種々の変更が可能であることは勿論である。
に係るモータ駆動装置は３相モータ１を駆動制御するモ
ータ駆動装置であることとしたが、これは、例えば２相
モータ，４相モータ等、他の複数相のモータの回転駆動
装置に適用可能である。また、メインクロックは５００
ＫＨｚであり、これを１６カウントして各種のタイミン
グ信号を形成する等のように、具体的な数値を掲げて説
明したが、これは設計に応じて変更可能であり、この
他、本発明に係る技術的思想を逸脱しない範囲であれば
種々の変更が可能であることは勿論である。
【０１７１】
【発明の効果】本発明に係るモータ駆動装置は、ダイレ
クトＰＷＭ駆動を可能としたうえで、逆方向通電ブレー
キを可能とすることができる。
クトＰＷＭ駆動を可能としたうえで、逆方向通電ブレー
キを可能とすることができる。
【０１７２】また、ショートブレーキと逆方向通電ブレ
ーキとを切り換えて使用することができる。このため、
この２つのブレーキに関連性を持たせ、場合に応じて切
り換えて用いることができる。従って、リニアリティの
向上を図ることができ、回転サーボ等のサーボロックの
高速化を図り、応答性の向上を図ることができる。
ーキとを切り換えて使用することができる。このため、
この２つのブレーキに関連性を持たせ、場合に応じて切
り換えて用いることができる。従って、リニアリティの
向上を図ることができ、回転サーボ等のサーボロックの
高速化を図り、応答性の向上を図ることができる。
【図１】本発明に係るモータ駆動装置の実施例のブロッ
ク図である。
ク図である。
【図２】上記実施例に係るモータ駆動装置の通常回転時
の動作説明をするためのタイムチャートである。
の動作説明をするためのタイムチャートである。
【図３】上記実施例に係るモータ駆動装置に設けられて
いる各相コイルの逆起電圧とコモン電圧とを比較する比
較器の回路図である。
いる各相コイルの逆起電圧とコモン電圧とを比較する比
較器の回路図である。
【図４】上記実施例に係るモータ駆動装置に設けられて
いる両波整流回路の回路図である。
いる両波整流回路の回路図である。
【図５】上記実施例に係るモータ駆動装置に設けられて
いるロジック部のブロック図である。
いるロジック部のブロック図である。
【図６】上記ロジック部に設けられているマスク回路の
回路図である。
回路図である。
【図７】上記ロジック部に設けられているエッジディテ
クタの回路図である。
クタの回路図である。
【図８】上記ロジック部に設けられているタイムディレ
イ部の回路図である。
イ部の回路図である。
【図９】上記ロジック部に設けられているスタータ部の
回路図である。
回路図である。
【図１０】上記ロジック部に設けられているデコーダ部
の回路図である。
の回路図である。
【図１１】上記ロジック部に設けられている３フェーズ
ロジック部の回路図である。
ロジック部の回路図である。
【図１２】上記ロジック部に設けられているＰＬＬ回路
のブロック図である。
のブロック図である。
【図１３】上記ロジック部に設けられているタイミング
コントローラのブロック図である。
コントローラのブロック図である。
【図１４】本実施例に係るモータ駆動装置のＰＷＭ制御
時における逆起電圧の検出タイミングを説明するための
タイムチャートである。
時における逆起電圧の検出タイミングを説明するための
タイムチャートである。
【図１５】本実施例に係るモータ駆動装置の貫通電流防
止動作を説明するためのタイムチャートである。
止動作を説明するためのタイムチャートである。
【図１６】本実施例に係るモータ駆動装置のショートブ
レーキ及び逆方向通電ブレーキの切り換え動作を説明す
るためのタイムチャートである。
レーキ及び逆方向通電ブレーキの切り換え動作を説明す
るためのタイムチャートである。
【図１７】上記ロジック部に設けられているアウトプッ
トコントローラの回路図である。
トコントローラの回路図である。
【図１８】本実施例に係るモータ駆動装置に設けられて
いるドライバ部の回路図である。
いるドライバ部の回路図である。
【図１９】本実施例に係るモータ駆動装置の通常回転時
のＰＷＭ動作を説明するためのタイムチャートである。
のＰＷＭ動作を説明するためのタイムチャートである。
【図２０】本実施例に係るモータ駆動装置の通常回転か
ら逆方向通電ブレーキへの切り換え動作を説明するため
のタイムチャートである。
ら逆方向通電ブレーキへの切り換え動作を説明するため
のタイムチャートである。
【図２１】本実施例に係るモータ駆動装置の逆方向通電
ブレーキ時の動作を説明するためのタイムチャートであ
る。
ブレーキ時の動作を説明するためのタイムチャートであ
る。
【図２２】本実施例に係るモータ駆動装置の逆方向通電
ブレーキ時のＰＷＭ動作を説明するためのタイムチャー
トである。
ブレーキ時のＰＷＭ動作を説明するためのタイムチャー
トである。
【図２３】本実施例に係るモータ駆動装置の逆方向通電
ブレーキ時の電流パス及びショートブレーキ時の電流パ
スを説明するためのドライバ部の簡略的な回路図であ
る。
ブレーキ時の電流パス及びショートブレーキ時の電流パ
スを説明するためのドライバ部の簡略的な回路図であ
る。
【図２４】従来のモータ駆動装置のブロック図である。
【図２５】従来のモータ駆動装置に設けられているフィ
ルタ回路及び比較器の回路図である。
ルタ回路及び比較器の回路図である。
【図２６】従来のモータ駆動装置の通常回転時の動作説
明をするためのタイムチャートである。
明をするためのタイムチャートである。
【図２７】従来のモータ駆動装置に設けられている電圧
変換回路の回路図である。ある。
変換回路の回路図である。ある。
【図２８】従来のモータ駆動装置に設けられているドラ
イバ部の回路図である。ある。
イバ部の回路図である。ある。
１ ３相モータ １Ｕ，１Ｖ，１Ｗ 各相コイル １ａ コモン電圧端子 ２ 比較器 ３ 両波整流回路 ４ 比較器 ５ 積分回路の一部を形成する抵抗 ６ 積分回路の一部を形成するコンデンサ ７ ＰＷＭ回路 ９ ロジック部 １０ ドライバ部 １１ 電流検出抵抗 ２０ Ｅｘｏｒ回路 ２１ マスク回路 ２２ エッジディテクタ ２３ タイムディレイ部 ２４ スタータ部 ２５ ＰＬＬ回路 ２６ オシレータ ２７ タイミングコントローラ ２８ ３フェーズロジック部 ２９ デコーダ部 ３０ アウトプットコントローラ
Claims (2)
- 【請求項１】 複数相を有するモータの各相にあらわれ
る各逆起電圧と、モータの中性点の電圧であるコモン電
圧とをそれぞれ比較する比較手段と、 外部から供給される上記モータの回転エラー信号に基づ
いて、モータに電流を流して逆トルクを発生させる逆方
向通電ブレーキをかけるためのリバース信号を出力する
リバース信号出力手段と、 上記モータの回転エラー信号に基づいて、該モータを回
転駆動するためのパルス幅変調信号を出力するパルス幅
変調手段と、 上記パルス幅変調手段からのパルス幅変調信号のパルス
幅が最小となる位置を検出する最小パルス幅検出手段
と、 上記最小パルス幅検出手段により上記パルス幅変調信号
の最小パルス幅が検出されるタイミングで、上記比較手
段からの各比較出力をサンプリングするサンプリング手
段と、 上記リバース信号出力手段からリバース信号が供給され
た場合、上記サンプリング手段によりサンプリングされ
た各比較出力に基づいて、各逆起電圧の変化があらわれ
る相を検出する変化相検出手段と、 上記サンプリング手段からの各比較出力のうち、上記変
化相検出手段により検出された逆起電圧の変化のあらわ
れる相以外の相の比較出力をホールドして出力するホー
ルド手段と、 上記ホールド手段からの各サンプルホールド出力に基づ
いて、上記モータをブレーキ制御するモータ駆動手段
と、 を有するモータ駆動装置。 - 【請求項２】 上記パルス幅変調手段からのパルス幅変
調信号のパルス幅が最大となる位置を検出し、該最大パ
ルス幅が検出されるタイミングで、上記比較手段からの
各比較出力をサンプリングする最大パルス幅検出手段を
有し、 上記モータ駆動手段は、上記最大パルス幅検出手段によ
り上記パルス幅変調信号の最大パルス幅が検出されるま
では、モータの回制電流に基づいて該モータに逆トルク
を発生させるショートブレーキにより上記モータをブレ
ーキ制御し、上記パルス幅変調信号の最大パルス幅が検
出されたときに、上記逆方向通電ブレーキにより上記モ
ータをブレーキ制御することを特徴とする請求項１記載
のモータ駆動装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029883A JPH08223975A (ja) | 1995-02-17 | 1995-02-17 | モータ駆動装置 |
| US08/598,713 US5869944A (en) | 1995-02-16 | 1996-02-08 | Motor driving apparatus |
| TW085101793A TW289880B (ja) | 1995-02-16 | 1996-02-13 | |
| SG1996001455A SG42337A1 (en) | 1995-02-16 | 1996-02-13 | Motor driving apparatus |
| MYPI96000552A MY114992A (en) | 1995-02-16 | 1996-02-14 | Motor driving apparatus |
| IN311DE1996 IN192973B (ja) | 1995-02-16 | 1996-02-15 | |
| CN96105996A CN1057881C (zh) | 1995-02-16 | 1996-02-16 | 电机驱动装置 |
| KR1019960003830A KR100433742B1 (ko) | 1995-02-16 | 1996-02-16 | 모터구동장치 |
| EP96400326A EP0730341A3 (en) | 1995-02-16 | 1996-02-16 | Motor driving apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029883A JPH08223975A (ja) | 1995-02-17 | 1995-02-17 | モータ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08223975A true JPH08223975A (ja) | 1996-08-30 |
Family
ID=12288384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7029883A Pending JPH08223975A (ja) | 1995-02-16 | 1995-02-17 | モータ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08223975A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1318596A2 (en) * | 2001-12-05 | 2003-06-11 | Matsushita Electric Industrial Co., Ltd. | Motor driving device and motor driving method |
| EP1892712A3 (en) * | 2006-08-22 | 2008-08-20 | Seagate Technology LLC | Active brake for spindle motor |
| WO2013123201A1 (en) * | 2012-02-14 | 2013-08-22 | Texas Instruments Incorporated | Reverse current protection control for a motor |
| JP2016005321A (ja) * | 2014-06-16 | 2016-01-12 | 株式会社日立製作所 | 同期電動機の駆動システム |
| WO2023087604A1 (zh) * | 2021-11-18 | 2023-05-25 | 广东美的智能科技有限公司 | 伺服驱动系统及其制动控制方法、装置、伺服驱动器 |
-
1995
- 1995-02-17 JP JP7029883A patent/JPH08223975A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1318596A2 (en) * | 2001-12-05 | 2003-06-11 | Matsushita Electric Industrial Co., Ltd. | Motor driving device and motor driving method |
| EP1892712A3 (en) * | 2006-08-22 | 2008-08-20 | Seagate Technology LLC | Active brake for spindle motor |
| WO2013123201A1 (en) * | 2012-02-14 | 2013-08-22 | Texas Instruments Incorporated | Reverse current protection control for a motor |
| US9013124B2 (en) | 2012-02-14 | 2015-04-21 | Texas Instruments Incorporated | Reverse current protection control for a motor |
| JP2016005321A (ja) * | 2014-06-16 | 2016-01-12 | 株式会社日立製作所 | 同期電動機の駆動システム |
| WO2023087604A1 (zh) * | 2021-11-18 | 2023-05-25 | 广东美的智能科技有限公司 | 伺服驱动系统及其制动控制方法、装置、伺服驱动器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021126 |