JP4075944B2

JP4075944B2 - モータ駆動装置

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Inventors: 敦菊池
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Publication date: 2008-04-16
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Description

本発明は、例えば磁気ディスク，光磁気ディスク，デジタルオーディオディスク等の円盤状記録媒体の記録装置，再生装置，記録再生装置や、ビデオテープレコーダ装置，ビデオカメラ装置，カメラ装置等のモータを有するあらゆる機器に適用して好適なモータ駆動装置に関し、特に、いわゆるセンサレスモータにおけるダイレクトパルス幅変調駆動（ダイレクトＰＷＭ駆動）を可能としたモータ駆動装置に関する。

従来、図３６に示すようなセンサレスドライブ方式のモータ駆動装置が知られている。例えば、３相モータ５００のＵ相コイル５００Ｕ及びＶ相コイル５００Ｖに電流を供給すると、このＵ相コイル５００Ｕ及びＶ相コイル５００Ｖはトルクを発生するように働くことによりモータを動作させるが、残るＷ相コイル５００Ｗは逆に逆起電圧を発生する。センサレスドライブ方式のモータ駆動装置は、このようにして各相コイル５００Ｕ，５００Ｖ，５００Ｗにそれぞれ発生する逆起電圧に基づいてロータの回転位置を検出し、この各相コイル５００Ｕ，５００Ｖ，５００Ｗの通電状態を切り換え制御して回転制御を行うものである。

すなわち、各相コイル５００Ｕ，５００Ｖ，５００Ｗから発生する逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎは、それぞれフィルタ５０１を介して比較部５０２に供給される。また、３相モータ５００の中性点の電圧であるコモン端子５００Ａのコモン電圧ＣＯＭは、フィルタ５０１を介して比較部５０２に供給される。

フィルタ５０１は、図３７に示すような構成を有しており、Ｕ相コイル５００Ｕからの逆起電圧Ｕｉｎは、抵抗５１５ａ及びコンデンサ５１５ｂで構成されるローパスフィルタ５１５に供給される。また、Ｖ相コイル５００Ｖからの逆起電圧Ｖｉｎは、抵抗５１６ａ及びコンデンサ５１６ｂで構成されるローパスフィルタ５１６に供給され、Ｗ相コイル５００Ｗからの逆起電圧Ｗｉｎは、抵抗５１７ａ及びコンデンサ５１７ｂで構成されるローパスフィルタ５１７に供給される。また、コモン端子５００Ａからのコモン電圧ＣＯＭは、抵抗５１８ａ及びコンデンサ５１８ｂで構成されるローパスフィルタ５１８に供給される。

ここで、このセンサレスドライブ方式のモータ駆動装置は、各相コイル５００Ｕ，５００Ｖ，５００Ｗからの逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎに基づいてロータの回転位置を検出し、この回転位置検出結果に応じてこの各相コイル５００Ｕ，５００Ｖ，５００Ｗの通電タイミングを切り換え制御することにより、３相モータ５００を回転駆動するわけであるが、図３８（ａ）に示すように各相コイル５００Ｕ，５００Ｖ，５００Ｗの通電no
切り換えのときのオフのタイミングで、ノイズであるキックバックノイズが発生する。このキックバックノイズは、各相コイル５００Ｕ，５００Ｖ，５００Ｗの逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎ及びコモン電圧ＣＯＭに重畳してしまうため、このままでは後段の信号処理に支障を来す。このため、各ローパスフィルタ５１５，５１６，５１７は、各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎからキックバックノイズを除去し、これを比較部５０２の各比較器５１９，５２０，５２１にそれぞれ供給する。また、ローパスフィルタ５１８は、コモン電圧ＣＯＭからキックバックノイズを除去し、これを基準電圧として各比較器５１９，５２０，５２１に供給する。

各比較器５１９，５２０，５２１は、それぞれコモン電圧ＣＯＭと、各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎとを比較し、図３８（ｂ）〜（ｄ）に示すような各比較出力Ｕ，Ｖ，Ｗを信号処理部５０８に供給する。

一方、両波整流部５０３には、３相モータ５００の回転状態に基づいて回転サーボ系で生成された回転サーボ信号（Ｖｃｏｎｔｒｏｌ）が供給されている。両波整流部５０３は、基準電圧を中心としてプラスマイナス入力される回転サーボ信号を両波整流し、これを基準値Ｖｒｅｃとしてコンパレータ５０４に供給する。また、例えば３相モータ５００の回転数が規定以上に速くなると、回転サーボ信号は、回転数を落とすためにマイナス入力となる。このため、両波整流部５０３は、マイナス入力の回転サーボ信号が供給されると、回転ブレーキをかけるためのリバース信号を生成し、これを信号処理部５０８に供給する。

電流検出抵抗５１１（Ｒｉｓｅｎｓｅ）は、後に説明するドライバ５１０から各相コイル５００Ｕ，５００Ｖ，５００Ｗに供給する通電電流を電圧のかたちで検出する。この検出値（Current Sense）は、抵抗５０５ａ及びコンデンサ５０５ｂで積分処理されコンパレータ５０４に供給される。

コンパレータ５０４は、基準値Ｖｒｅｃと、電流検出抵抗５１１で検出された検出値（Current Sense）の積分値とを比較し、この比較出力Ｖｅｒｒをパルス幅変調信号生成部（ＰＷＭ信号生成部）５０６に供給する。

ＰＷＭ信号生成部５０６は、比較出力Ｖｅｒｒをパルス幅変調することによりパルス幅変調信号（ＰＷＭ Carrier）を生成し、これを電圧変換部５０７に供給する。なお、これは、パルス幅変調を用いた電流駆動を行っていることを示す。電圧変換部５０７は図３９に示すような構成を有しており、電源電圧Ｖｃｃに接続されるトランジスタ５０７ａをパルス幅変調信号でスイッチング駆動することにより、このパルス幅変調信号に応じたパルス幅変調電圧を生成し、コイル５０７ｂ及び平滑コンデンサ５０７ｃにより供給電圧ＶＳに変換し、この供給電圧ＶＳをドライバ５１０に供給する。

次に、信号処理部５０８は、比較部５０２から供給される上述した図３８（ｂ）〜（ｄ）に示すような各比較出力Ｕ，Ｖ，Ｗの排他的論理和（Ｅｘｏｒ）を検出して図３８（ｅ）に示すようなＥｘｏｒ信号を生成する。図３８（ａ），（ｅ）に示すように、Ｅｘｏｒ信号の立ち上がりエッジ及び立ち下がりエッジは、それぞれ各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎとコモン電圧ＣＯＭとのゼロクロスポイントを示す。このため、信号処理部５０８は、Ｅｘｏｒ信号の立ち上がりエッジ及び立ち下がりエッジを検出し、この検出タイミングで各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎの取り込みを行う。そして、各逆起電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎに基づいて、図３８（ｆ），（ｇ）に示すようなＵ相コイル５００Ｕ用の上層トランジスタコントロール信号Ｕｕ及び下層トランジスタコントロール信号Ｕｌと、同図（ｈ），（ｉ）に示すようなＶ相コイル５００Ｖ用の上層トランジスタコントロール信号Ｖｕ及び下層トランジスタコントロール信号Ｖｌと、同図（ｊ），（ｋ）に示すようなＷ相コイル５００Ｗ用の上層トランジスタコントロール信号Ｗｕ及び下層トランジスタコントロール信号Ｗｌとを生成し、これらをドライバ５１０に供給する。

また、信号処理部５０８は、両波整流部５０３からリバース信号が供給されると、各コントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを極性反転してドライバ５１０に供給する。

ドライバ５１０は、図４０に示すようにＵ相コイル５００Ｕ用の上層，下層トランジスタ５２１，５２２と、Ｖ相コイル５００Ｖ用の上層，下層トランジスタ５２３，５２４と、Ｗ相コイル５００Ｗ用の上層，下層トランジスタ５２５，５２６と、各トランジスタ５２１〜５２６の各ベースにそれぞれ接続されたバッファアンプ及び抵抗等で構成されている。

各上層用トランジスタ５２１，５２３，５２５の各コレクタには、それぞれ電圧変換部５０７からの供給電圧ＶＳの入力端子に接続されている。また、各下層トランジスタ５２２，５２４，５２６の各エミッタは、それぞれ電流検出抵抗５１１に接続されている。そして、各上層トランジスタ５２１，５２３，５２５の各エミッタは、各下層トランジスタ５２２，５２４，５２６の各コレクタに接続されており、この各接続点から各相コイル５００Ｕ，５００Ｖ，５００Ｗに供給する駆動電圧を取り出すようになっている。

このような構成を有するドライバ５１０は、信号処理部５０８からの各コントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌが、それぞれ各上層，下層トランジスタ５２１〜５２６のベースに供給される。このため、各上層，下層トランジスタ５２１〜５２６が、それぞれ各コントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌに応じてオンオフ制御され、このオンオフ制御に応じた供給電源ＶＳが各接続点から取り出される。この各接続点から取り出される供給電源ＶＳは、駆動電圧Ｕ，Ｖ，Ｗとして３相モータ５００の各相コイル５００Ｕ，５００Ｖ，５００Ｗにそれぞれ供給される。

なお、各相コイル５００Ｕ，５００Ｖ，５００Ｗにそれぞれ供給される供給電源ＶＳの値は、上述のように電流検出抵抗５１１で検出される。そして、コンパレータ５０４において基準値Ｖｒｅｃと比較され、この比較出力Ｖｅｒｒに基づいて間接的なＰＷＭ駆動がなされる。これにより、各相コイル５００Ｕ，５００Ｖ，５００Ｗの通電状態を一定に保つことができる。

このように当該センサレスドライブ方式のモータ駆動装置は、各相コイル５００Ｕ，５００Ｖ，５００Ｗがそれぞれ発生する逆起電圧によりロータの回転位置を検出してこの各相コイル５００Ｕ，５００Ｖ，５００Ｗへの通電状態を切り換え制御することができるため、ホール素子等の回転位置検出手段を設けることなく、３相モータ５００を回転制御することができる。

ここで、上述のセンサレス方式のモータ駆動装置において、電圧変換部５０７を取り除いて３相モータ５００を直接ＰＷＭ駆動（以下、このようにＰＷＭ信号を電圧値に変換せず、直接ＰＷＭでスイッチングした電流をモータの各相のコイルに供給して駆動することをダイレクトＰＷＭ駆動という。）したとすると、図４１（ａ）〜（ｃ）に示すように各相コイル５００Ｕ，５００Ｖ，５００Ｗへの電圧をオフするタイミングで各相端子電圧がグランドレベルに、また、コモン電圧ＣＯＭもグランドレベルまで落ち込み、このときに逆起電圧の検出が困難となる。特に、パルス幅変調駆動を行うため、当然オンオフの幅が異なることとなり、電圧のオフ時の逆起電圧の検出が困難になる。このため、３相モータ５００を駆動すると、ジッタや音響ノイズを悪化させてしまう。

また、ダイレクトＰＷＭ駆動では、逆起電圧を検出する際にフィルタを強化することも考えられるが、非常に強力なフィルタが必要となり、さらに、出力波形にも影響を及ぼし駆動効率が悪くなる。

また、ダイレクトＰＷＭ駆動では、電流検出抵抗５１１に流れる電流が間欠的になっているため、容易にこの電流検出抵抗５１１に流れる電流値を検出することができない。

本発明は上述の問題点に鑑みてなされたものであり、電圧変換回路を設けることなくセンサレス方式におけるＰＷＭ駆動を可能とし、また、フィルタ回路を設けることなくキックバックノイズによる誤動作を防止し、さらに、逆起電圧の取り込みを改善して誤った相への通電を防止し、モータの起動特性等を改善することができるようなモータ駆動装置の提供を目的とする。

上述したような課題を解決するために、本発明は、パルス幅変調（ＰＷＭ）信号に基づきスイッチングしたドライブ電流を直接モータの各相コイルに供給して、このモータを駆動するモータの駆動装置であって、モータの各相コイルにドライブ電流を供給するドライブ手段と、モータの各相コイルのドライブ電流のスイッチングのタイミングを検出するスイッチング検出手段と、各相コイルのドライブ電流が供給され、このドライブ電流を電圧値に変換する電流電圧変換手段と、ドライブ電流のスイッチングのタイミング基づいて、ドライブ電流が電流電圧変換手段に供給されているときには変換された電圧値を検出して出力し、ドライブ電流が電流電圧変換手段に供給されていないときにはドライブ電流が電流電圧変換手段に供給されているときに変換された電圧値を出力する駆動電流検出手段と、モータの回転制御信号及びドライブ電流検出手段により検出したドライブ電流の値に基づいて、ＰＷＭ信号を生成するＰＷＭ信号生成手段と、ＰＷＭ信号及びモータの回転制御信号に応じて、各相コイルを駆動するＰＷＭコントロール信号を生成するＰＷＭ出力手段とを備える。ここで、ドライブ手段は、ＰＷＭ出力手段により生成されたＰＷＭコントロール信号に基づいてモータにドライブ電流を供給する。

このモータ駆動装置では、駆動電流検出手段が、ＰＷＭのオフ領域でドライブ電流を検出せずオン領域の値を出力する。

また、本発明に係るモータ駆動装置は、ＰＷＭ出力手段が、モータ回転制御信号がモータの回転の速度を落とすことを示す場合は、各相コイルに供給するドライブ電流の駆動論理を反転させるＰＷＭコントロール信号を生成する。

このモータ駆動装置は、駆動電流検出手段が、ＰＷＭのオフ領域でドライブ電流を検出せずオン領域の値を出力し、ＰＷＭ出力手段が、モータのブレーキモードの際にドライブ電流の駆動論理を反転させる。

上述したように、本発明に係るモータ駆動装置は、ＰＷＭのオフ領域でドライブ電流を検出せずオン領域の値を出力することにより、モータのトルクの正逆の切り換え時に生ずる不連続部分がなくなり、モータトルクのリニアリティーを確保することができる。

また、本発明に係るモータ駆動装置は、ＰＷＭのオフ領域でドライブ電流を検出せずオン領域の値を出力し、ＰＷＭ出力手段が、モータのブレーキモードの際にドライブ電流の駆動論理を反転させることにより、モータのトルクの正逆の切り換え時に生ずる不連続部分がなくなり、モータトルクのリニアリティーを確保することができる。

以下、本発明を適用したモータ駆動装置の実施の形態について、図面を参照しながら詳細に説明する。

本実施の形態のモータ駆動装置１０は、図１に示すように構成されたいわゆるセンサレス方式のモータ駆動回路を備える。このモータ駆動回路は、特に、ＰＷＭ信号でスイッチングしたドライブ電流を直接モータの各相コイルに供給するダイレクトＰＷＭ駆動をするモータの駆動回路である。このモータ駆動装置１０は、３相モータ１の回転サーボ信号（Ｖcontrol）を両波整流し、これを基準信号Ｖｒｅｃとして出力するとともに、回転サーボ信号（Ｖcontrol）のマイナス入力時に３相モータ１に回転ブレーキをかけるためにリバース信号（Ｒeverse）を出力する両波整流部２と、基準信号Ｖｒｅｃと後に説明する３相モータ１の駆動電流を検出した駆動電流検出電圧（Current Sense）を抵抗３ａ及びコンデンサ３ｂで積分処理した値とを比較するコンパレータ３と、コンパレータ３からの比較出力Ｖｅｒｒに基づいてパルス幅変調信号（PWM Carrier）を出力するＰＷＭ信号生成部４とを有している。

また、モータ駆動装置１０は、３相モータ１の中性点に発生する電圧であるコモン電圧ＣＯＭを基準として、Ｕ相コイル１Ｕ，Ｖ相コイル１Ｖ，Ｗ相コイル１Ｗに生じる各相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎをそれぞれ比較して比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１を生成する比較部５と、ＰＷＭ信号生成部４からのパルス幅変調信号（PWM Carrier），比較部５からの各比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１及び両波整流部２からのリバース信号（Ｒeverse）に基づいて、ドライバ７を駆動するためのコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを生成して出力する信号処理部６とを有している。

また、モータ駆動装置１０は、信号処理部６からのコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌに応じて３相モータ１を駆動するドライバ７と、３相モータ１の駆動電流を電圧のかたちで検出して抵抗３ａ及びコンデンサ３ｂからなる積分回路を介してコンパレータ３に供給する駆動電流検出部８と、ドライバ７が３相モータ１に駆動電流を供給したタイミングを検出するスイッチング検出部９とを有している。

このような構成を有するモータ駆動装置１０では、３相モータ１の例えばＵ相コイル１Ｕ及びＶ相コイル１Ｖに電流を供給すると、このＵ相コイル１Ｕ及びＶ相コイル１Ｖがトルクを発生するように働くため３相モータ１が回転駆動する。このとき、３相モータ１では、通電をしていない残るＷ相コイル１Ｗが逆に起電圧を発生する。モータ駆動装置１０は、この各相コイル１Ｕ，１Ｖ，１Ｗに発生する逆起電圧に基づいてロータの回転位置を検出し、この検出結果に応じて通電状態を切り換え制御して３相モータ１を回転駆動させるものである。

具体的には、各相コイル１Ｕ，１Ｖ，１Ｗから図２（ａ）に示すような逆起電圧（Ｗｉｎ）Ｕｉｎ，Ｖｉｎが発生する。この各相コイルに発生する逆起電圧（Ｗｉｎ）Ｕｉｎ，Ｖｉｎは、ＰＷＭ信号でスイッチングしたドライブ電流が直接モータの各相コイルに供給されるため、このＰＷＭ信号に応じてレベルが変動する。すなわち、各相コイルの中点の電圧であるコモン電圧ＣＯＭは、図２（ｂ）に示すように、ＰＷＭ信号がオンのときはＶＣＣの１／２の電圧レベルとなり、ＰＷＭ信号がオフのときはＶＣＣからＶＣＣ＋Ｖｆ／２（Ｖｆはダイオードの順方向電圧）の電圧レベルとなる。したがって、逆起電圧（Ｗｉｎ）Ｕｉｎ，Ｖｉｎは、このコモン電圧ＣＯＭを基準に電圧が発生するため、電圧レベルがＰＷＭに応じて変動し、そのため、このオンオフの切替エッジでは、大きなノイズが生じている。なお、ＰＷＭ信号がオフのときにコモン電圧ＣＯＭがＶＣＣからＶＣＣ＋Ｖｆ／２レベルとなるのは、ドライバ７の下層トランジスタを切り換えて、すなわち、グランド側をオンオフしているためである。このことについては詳細を後述する。そして、このような、各相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎ及び３相モータ１の中性点の電圧であるコモン端子１ａのコモン電圧ＣＯＭは、それぞれ比較部５及びスイッチング検出部９に供給される。

なお、３相モータ１の各相のコイルに生じる電圧は、逆起電圧のみならずドライバ７からのドライブ電圧も当然生じる（例えば、図２（ｂ）においてＵｉｎの信号）。以下、比較部５及びスイッチング検出部９に供給される電圧を総称して相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎとして説明する。

また、この３相モータ１は、例えば、回転サーボ系或いはデジタル・シグナル・プロセッサ（ＤＳＰ）等でその回転がサーボコントロールがされている。

両波整流部２は、図３に示すような構成である。この両波整流部２は、第１の増幅器２ａと第２の増幅器２ｃと各整流素子等により、３相モータ１の回転状態に基づいて回転サーボ系或いはＤＳＰ等で生成された回転サーボ信号（Ｖcontrol）と、基準電源２ｂからの基準電圧との差分を検出し、この差分を両波整流する。そして、この両波整流した回転サーボ信号（Ｖcontrol）を基準信号Ｖｒｅｃとして出力する。両波整流部２は、この基準信号Ｖｒｅｃをコンパレータ３に供給する。

ここで、３相モータ１の回転数が規定以上に速くなると、回転サーボ信号（Ｖcontrol）は、回転数を落とすために基準電圧と比較してマイナスの信号となる。このため、両波整流部２では、比較器２ｄが、基準電圧と回転サーボ信号（Ｖcontrol）とを比較し、マイナス入力の回転サーボ信号（Ｖcontrol）が供給されたときに３相モータ１に回転ブレーキをかけるためのリバース信号（Ｒeverse）を生成し、これを後に説明する信号処理部６に供給する。

駆動電流検出部８は、後に説明するドライバ７から各相コイル１Ｕ，１Ｖ，１Ｗに供給する駆動電流を電圧のかたちで検出する。この駆動電流検出電圧（Current Sense ）は、抵抗３ａ及びコンデンサ３ｂからなる積分回路で積分処理されコンパレータ３に供給される。この駆動電流検出部８については、詳細を後述する。

コンパレータ３は、両波整流部２からの基準信号Ｖｒｅｃと、駆動電流検出部８で検出された駆動電流検出電圧（Current Sense ）の積分信号とを比較し、この比較出力Ｖｅｒｒをパルス幅変調回路（ＰＷＭ回路）４に供給する。

ＰＷＭ信号生成部４は、比較出力Ｖｅｒｒをパルス幅変調してパルス幅変調信号（PWM Carrier）を生成し、これを信号処理部６に供給する。ここで、このＰＷＭ信号生成部４により生成されるパルス幅変調信号（PWM Carrier）は、メインクロック（Main Clock）に対して周期が一定であり、ハイ（オン）領域が変動する信号である。この実施の形態において説明するパルス幅変調信号（PWM Carrier）は、例えば、図４に示すような、メインクロックに対して周期が１６クロック固定であり、オン領域が０クロックから１６クロックまで変動する信号である。このメインクロックは、他の両波整流部２や信号処理部６等の処理にも用いられるこの装置の主同期信号である。なお、ＰＷＭ信号生成部４により生成されるパルス幅変調信号（PWM Carrier）は、後述する信号処理部６等との整合性がとれれば、例えば、他のＰＷＭの方式の信号であってもよい。

一方、比較部５は、図５に示すように、Ｕ相用，Ｖ相用，Ｗ相用の３つの比較器５ａ〜５ｃと、各相電圧を分圧する抵抗５ｄ〜５ｋで構成されている。この比較部５には、図２に示した相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎ及びコモン電圧ＣＯＭが供給される。３相モータ１からのコモン電圧ＣＯＭは、基準電圧として各比較器５ａ〜５ｃに抵抗５ｊ及び５ｋを介して供給される。また、Ｕ相の相電圧Ｕｉｎは抵抗５ｄ及び５ｅを介してＵ相用の比較器５ａに供給され、Ｖ相の相電圧Ｖｉｎは抵抗５ｆ及び５ｇを介してＶ相用の比較器５ｂに供給され、Ｗ相の相電圧Ｗｉｎは抵抗５ｈ及び５ｉを介してＷ相用の比較器５ｃに供給される。なお、図２（ｂ）で説明したようにＰＷＭ信号がオフのときには、逆起電圧がＶＣＣレベルを中心に発生する。そのため、逆起電圧がこのＶＣＣレベルより大きなレベルとなってしまう場合がある。しかしながら、抵抗５ｄ〜５ｋにより電圧が分圧しておくことで、特に問題は生じない。

各比較器５ａ〜５ｃは、図６（ａ）に示す各相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎをコモン電圧ＣＯＭと比較し、図６（ｂ）〜（ｄ）に示すような各比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１を生成しこれらを信号処理部６に供給する。

なお、各比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１は、図６においては図示していないが、ＰＷＭ信号に応じてオンオフがされており、また、各相コイル１Ｕ，１Ｖ，１Ｗへの通電切り換えのタイミングで逆起電圧に生じるキックバックノイズが重畳している。

スイッチング検出部９は、図７に示すような構成であり、整流素子９ｂ〜９ｄを介して検出する各相電圧Ｕｉｎ，Ｖｉｎ，Ｗｉｎと所定の基準電圧Ｖとを比較器９ａにより比較し、ＣｏｍｐＯｕｔ信号を生成する。ここで、この比較器９ａに供給される基準電圧は、ドライバ７からのドライブ電流が流れていない相コイルに生じる逆起電圧よりは大きいが、ドライバ７が駆動するドライブ電圧よりも小さい値に設定されている。つまり、この基準電圧は、図２（ｂ）に示す場合においてのＷｉｎのピーク値よりも大きい値であるであるが、Ｕｉｎよりも小さい値である。

このように基準電圧Ｖを設定することにより、比較器９ａは、ドライバ７からのドライブ電圧のオンオフを示すＣｏｍｐＯｕｔ信号を生成する。すなわち、スイッチング検出部９は、３相モータ１を駆動するＰＷＭ駆動スイッチングのタイミングを検出する。スイッチング検出部９により生成されたＣｏｍｐＯｕｔ信号は、信号処理部６と駆動電流検出部８に供給される。

信号処理部６には、両波整流部２からリバース信号（Ｒeverse）と、ＰＷＭ信号生成部４からパルス幅変調信号（PWM Carrier）と、比較部５から比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１と、スイッチング検出部９からＣｏｍｐＯｕｔ信号が供給される。信号処理部６は、これらの信号に基づき、ドライバ７のコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを生成する。すなわち、信号処理部６は、３相モータ１の逆起電圧を検出してロータの回転位置を検出し、この検出に応じて３相モータ１の通電状態の切り換えを制御する。

次に、この信号処理部６の具体的な回路構成について説明する。信号処理部６は、図８に示すように、逆起電圧検出ロジック２１と、エッジ検出ロジック２２と、３フェーズロジック２３と、アウトプットロジック２４と、スタートロジック２５と、アングル生成ロジック２６と、ＰＬＬロジック２７と、発振ロジック２８とを備える。

逆起電圧検出ロジック２１は、図９に示すように、タイミングコントローラ５１と第１のノイズマスク回路５２と、第２のノイズマスク回路５３とを有する。タイミングコントローラ５１には、スイッチング検出部９からのＣｏｍｐＯｕｔ信号とメインクロックとが入力される。タイミングコントローラ５１は、このＣｏｍｐＯｕｔ信号とメインクロックに基づきタイミングクロックを生成し、第１のノイズマスク回路５２に供給する。

具体的に、タイミングコントローラ５１は、図１０に示すように、第１と第２のカウンタ５４，５５と、ＯＲゲート５６と、ＣｏｍｐＯｕｔ信号を反転させるインバータ５７とを有している。

第１のカウンタ５４は、ＣｏｍｐＯｕｔ信号でリセットされメインクロックをカウントする第１〜第３のＴフリップフロップ５４ａ〜５４ｃと、第１，第２のＴフリップフロップ５４ａ，５４ｂからの各出力の論理積をとって第３のＴフリップフロップ５４ｃに供給する第１のＡＮＤゲート５４ｄと、第１〜第３のＴフリップフロップ５４ａ〜５４ｃからの各出力の論理積をとってＯＲゲート５６に供給する第２のＡＮＤゲート５４ｅとを有している。

第２のカウンタ５５は、インバータ５７で反転されたＣｏｍｐＯｕｔ信号でリセットされメインクロックをカウントする第１〜第３のＴフリップフロップ５５ａ〜５５ｃと、第１，第２のＴフリップフロップ５５ａ，５５ｂからの各出力の論理積をとって第３のＴフリップフロップ５５ｃに供給する第１のＡＮＤゲート５５ｄと、第１〜第３のＴフリップフロップ５５ａ〜５５ｃからの各出力の論理積をとってＯＲゲート５６に供給する第２のＡＮＤゲート５５ｅとを有している。

タイミングコントローラ５１の第１のカウンタ５４は、ＣｏｍｐＯｕｔ信号がハイとなるとメインクロックのカウントを開始する。また、第２のカウンタ５５は、ＣｏｍｐＯｕｔ信号がローとなるとメインクロックのカウントを開始する。第１と第２のカウンタ５４，５５は、カウントを開始すると、まず、メインクロックを７カウントしたときに出力がハイとなり、続いて、８カウント毎に出力がハイとなる。そして、ＣｏｍｐＯｕｔ信号がハイ又はローに切り替わる度にメインクロックをカウントするカウンタが切り替わる。すなわち、ＣｏｍｐＯｕｔ信号がハイのときは、第１のカウンタ５４が動作し、第２のカウンタ５５は動作しない。また、ＣｏｍｐＯｕｔ信号がローのときは、第２のカウンタ５５が動作し、第１のカウンタ５４は動作しない。この第１と第２のカウンタの出力は、ＯＲゲート５６に供給される。

ＯＲゲート５６は、第１と第２のカウンタ５４，５５の出力の論理和をとり、図１１に示すようなタイミングクロックを出力する。このタイミングクロックは、第１のノイズマスク回路５２に供給される。

第１のノイズマスク回路５２は、図１２に示すように、第１のＵ相ノイズマスク回路５８と、第１のＶ相ノイズマスク回路５９と、第１のＷ相ノイズマスク回路６０とから構成される。

第１のＵ相ノイズマスク回路５８は、比較部５の比較器５ａから供給される比較信号Ｕｉｎ１をメインクロックの反転信号に同期化させる第１のＤフリップフロップ５８ａと、第１のＤフリップフロップ５８ａの出力をタイミングコントローラ５１により生成されるタイミングクロックに同期化させる第２のＤフリップフロップ５８ｂとを有する。この第１のＵ相ノイズマスク回路５８は、第２のＤフリップフロップ５８ｂの入出力間のＥＸＯＲの反転をとるＥＸ−ＯＲ反転ゲート５８ｃと、インバータ５８ｄを介したＥＸ−ＯＲ反転ゲート５８ｃの出力と後述する第３のＤフリップフロップ５８ｈの出力とが供給される第１のＡＮＤゲート５８ｅと、ＥＸ−ＯＲ反転ゲート５８ｃと第２のＤフリップフロップ５８ｂの出力が供給される第２のＡＮＤゲート５８ｆとを有する。また、第１のＵ相ノイズマスク回路５８は、第１と第２のＡＮＤゲート５８ｅ，５８ｆの出力が供給されるＯＲゲート５８ｇと、このＯＲゲート５８ｇの出力をタイミングクロックと同期化させて比較信号Ｕｉｎ１′を出力する第３のＤフリップフロップ５８ｈとを有する。

第１のＶ相ノイズマスク回路５９は、比較部５の比較器５ｂから供給される比較信号Ｖｉｎ１をメインクロックの反転信号に同期化させる第１のＤフリップフロップ５９ａと、第１のＤフリップフロップ５９ａの出力をタイミングコントローラ５１により生成されるタイミングクロックに同期化させる第２のＤフリップフロップ５９ｂとを有する。この第１のＶ相ノイズマスク回路５９は、第２のＤフリップフロップ５９ｂの入出力間のＥＸＯＲの反転をとるＥＸ−ＯＲ反転ゲート５９ｃと、インバータ５９ｄを介したＥＸ−ＯＲ反転ゲート５９ｃの出力と後述する第３のＤフリップフロップ５９ｈの出力とが供給される第１のＡＮＤゲート５９ｅと、ＥＸ−ＯＲ反転ゲート５９ｃと第２のＤフリップフロップ５９ｂの出力が供給される第２のＡＮＤゲート５９ｆとを有する。また、第１のＶ相ノイズマスク回路５９は、第１と第２のＡＮＤゲート５９ｅ，５９ｆの出力が供給されるＯＲゲート５９ｇと、このＯＲゲート５９ｇの出力をタイミングクロックと同期化させて比較信号Ｖｉｎ１′を出力する第３のＤフリップフロップ５９ｈとを有する。

第１のＷ相ノイズマスク回路６０は、比較部５の比較器５ｃから供給される比較信号Ｗｉｎ１をメインクロックの反転信号に同期化させる第１のＤフリップフロップ６０ａと、第１のＤフリップフロップ６０ａの出力をタイミングコントローラ５１により生成されるタイミングクロックに同期化させる第２のＤフリップフロップ６０ｂとを有する。この第１のＷ相ノイズマスク回路６０は、第２のＤフリップフロップ６０ｂの入出力間のＥＸＯＲの反転をとるＥＸ−ＯＲ反転ゲート６０ｃと、インバータ６０ｄを介したＥＸ−ＯＲ反転ゲート６０ｃの出力と後述する第３のＤフリップフロップ６０ｈの出力とが供給される第１のＡＮＤゲート６０ｅと、ＥＸ−ＯＲ反転ゲート６０ｃと第２のＤフリップフロップ６０ｂの出力が供給される第２のＡＮＤゲート６０ｆとを有する。また、第１のＷ相ノイズマスク回路６０は、第１と第２のＡＮＤゲート６０ｅ，６０ｆの出力が供給されるＯＲゲート６０ｇと、このＯＲゲート６０ｇの出力をタイミングクロックと同期化させて比較信号Ｗｉｎ１′を出力する第３のＤフリップフロップ６０ｈとを有する。

このような構成の第１のノイズマスク回路５２は、各第２のＤフリップフロップ５８ｂ，５９ｂ，６０ｂが各比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１をタイミングコントローラ５１により生成されたタイミングクロックに同期化させる。また、この第１のノイズマスク回路５２は、タイミングクロックに同期して２度連続して同一のデータが入力されなければ、第３のＤフリップフロップ５８ｈ，５９ｈ，６０ｈからの出力を更新せず、それ以外は前のデータを保持する。この第１のノイズマスク回路５２は、Ｕ相，Ｖ相，Ｗ相の各相の第１のノイズマスク回路５８，５９，６０から出力される比較信号Ｕｉｎ１′，Ｖｉｎ１′，Ｗｉｎ１′を第２のノイズマスク回路５３に供給する。

第２のノイズマスク回路５３には、比較信号Ｕｉｎ１′，Ｖｉｎ１′，Ｗｉｎ１′とが供給される。また、この第２のノイズマスク回路５３には、後述する３フェーズロジック２３から出力されるフェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔがフィードバックされ供給される。

この各フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔは、ドライバ７に設けられている３相モータ１の各相コイルを駆動する上層及び下層トランジスタを相の切り換えのタイミング制御するための信号である。フェーズ出力信号Ｕｕｏｕｔは、Ｕ相コイル用の上層トランジスタを相の切り換えのタイミング制御するため信号であり、フェーズ出力信号Ｕｌｏｕｔは、Ｕ相コイル用の下層トランジスタを相の切り換えのタイミング制御するため信号である。また、フェーズ出力信号Ｖｕｏｕｔは、Ｖ相コイル用の上層トランジスタを相の切り換えのタイミング制御するため信号であり、フェーズ出力信号Ｖｌｏｕｔは、Ｖ相コイル用の下層トランジスタを相の切り換えのタイミング制御するため信号である。また、フェーズ出力信号Ｗｕｏｕｔは、Ｗ相コイル用の上層トランジスタを相の切り換えのタイミング制御するため信号であり、フェーズ出力信号Ｗｌｏｕｔは、Ｗ相コイル用の下層トランジスタを相の切り換えのタイミング制御するため信号である。なお、この３フェーズロジック２３とこの出力である各フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔについては詳細を後述する。

第２のノイズマスク回路５３は、図１３に示すように、第１のＵ相ノイズマスク回路５８からの比較信号Ｕｉｎ１′とフェーズ出力信号Ｕｕｏｕｔとが供給されるＯＲゲート６１ａと、フェーズ出力信号Ｕｌｏｕｔが供給されるインバータ６１ｂと、このＯＲゲート６１ａとインバータ６１ｂの出力が供給され、逆起電圧信号Ｕｉｎ２を出力するＡＮＤゲート６１ｃとからなる第２のＵ相ノイズマスク回路６１を有する。

また、第２のノイズマスク回路５３は、第１のＶ相ノイズマスク回路５９からの比較信号Ｖｉｎ１′とフェーズ出力信号Ｖｕｏｕｔとが供給されるＯＲゲート６２ａと、フェーズ出力信号Ｖｌｏｕｔが供給されるインバータ６２ｂと、このＯＲゲート６２ａとインバータ６２ｂの出力が供給され、逆起電圧信号Ｖｉｎ２を出力するＡＮＤゲート６２ｃとからなる第２のＶ相ノイズマスク回路６２を有する。

また、第２のノイズマスク回路５３は、第１のＷ相ノイズマスク回路６０からの比較信号Ｗｉｎ１′とフェーズ出力信号Ｗｕｏｕｔとが供給されるＯＲゲート６３ａと、フェーズ出力信号Ｗｌｏｕｔが供給されるインバータ６３ｂと、このＯＲゲート６３ａとインバータ６３ｂの出力が供給され、逆起電圧信号Ｗｉｎ２を出力するＡＮＤゲート６３ｃとからなる第２のＷ相ノイズマスク回路６３を有する。

第２のＵ相ノイズマスク回路６１は、フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔがいずれもローのときに、比較信号Ｕｉｎ１′に応じた信号を出力する。すなわち、フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔがいずれもローのときには、３相モータ１のＵ相コイル１Ｕには、ドライブ電流が供給されていないので、逆起電圧が生じている。そのため、逆起電圧を検出すべく比較信号Ｕｉｎ１′に応じた信号を逆起電圧信号Ｕｉｎ２として出力する。

また、第２のＵ相ノイズマスク回路６１は、フェーズ出力信号Ｕｕｏｕｔがハイのとき（このときは、必ずフェーズ出力信号Ｕｌｏｕｔはローになる。）には、逆起電圧信号Ｕｉｎ２をハイにして出力する。すなわち、フェーズ出力信号Ｕｕｏｕｔがハイのときには、Ｕ相コイル１ＵからＶ相コイル１Ｖ又はＷ相コイル１Ｗにドライブ電流が供給されているので、このＵ相コイル１Ｕの電圧として逆起電圧信号Ｕｉｎ２をハイにして出力する。

また、第２のＵ相ノイズマスク回路６１は、フェーズ出力信号Ｕｌｏｕｔがハイのときには、逆起電圧信号Ｕｉｎ２をローにして出力する。すなわち、フェーズ出力信号Ｕｌｏｕｔがハイのときには、Ｖ相コイル１Ｖ又はＷ相コイル１ＷからＵ相コイル１Ｕにドライブ電流が供給されているので、このＵ相コイル１Ｕの電圧として逆起電圧信号Ｕｉｎ２をローにして出力する。

なお、第２のＶ相ノイズマスク回路６２及び第２のＷ相ノイズマスク回路６３についても、上述した第２のＵ相ノイズマスク回路６１と同様の動作を行う。

以上のように、この逆起電圧検出ロジック２１では、各回路が逆起電圧を検出する際のノイズを除去することができる。

タイミングコントローラ５１では、ＣｏｍｐＯｕｔ信号が切り換わったのちにメインクロックを７カウントしてタイミングクロックを発生させるので、ＰＷＭ信号がオン或いはオフになってからすぐの不安定な出力状態では逆起電圧を検出せず、安定した状態で逆起電圧を検出できる。また、７カウントしたのちは、ＣｏｍｐＯｕｔ信号の切り換えがなければ、すなわち、ＰＷＭ信号の切り換えがなければ、８カウント毎にタイミングクロックを発生させ、逆起電圧を検出する。特に、ＰＷＭ信号生成部４により発生するＰＷＭ信号は、メインクロックの１６クロック分のオン領域を０から１６クロックまで変動させているので、ＰＷＭの１周期で必ず１回は逆起電圧を検出できる。例えば、オン領域とオフ領域がそれぞれ１／２ずつ（８クロック）であっても、逆起電圧を検出することができる。したがって、このタイミングコントローラ５１では、安定的に逆起電圧を検出させるためのタイミングクロックを生成することができる。

第１のノイズマスク回路５２では、各ＥＸＯＲの反転ゲート５８ｃ，５９ｃ，６０ｃ等により、２回連続して同じ情報が入ってこなければデータを足り込まず、前のデータを保持している。このことにより、例えば図６（ｂ）〜（ｄ）に示す比較信号Ｕｉｎ１，Ｖｉｎ１，Ｗｉｎ１において生じているキックバックノイズを除去することや、ＰＷＭの切り替えにおいて生じる切替ノイズを除去することができる。例えば、図６（ｅ）〜（ｇ）に示すような、キックバックノイズを除去した逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２を出力できる。

第２のノイズマスク回路５３では、３フェーズロジック２３で生成する３相モータ１の各相コイルの通電パターンをフィードバックさせて、逆起電力が検出できる相コイルの相電圧のみを検出しているので、すなわち、上層コイルと下層コイルとがオフの部分のみ相の相電圧を検出しているので、さらに、ノイズに対して強くすることができる。

なお、タイミングコントローラ５１によるメインクロックのカウント数（この場合７カウント又は８カウント）は、ＰＷＭ信号の生成手法やパルス幅に応じて設定される。このため、この数値に限定されることなく設計に応じた任意の値を設定すればよい。つまり、ＰＷＭ信号で規定されたデューティ１／２未満のエッジの近傍で、ハイ領域及びローの電圧が検出できるタイミングに設定し、ＰＷＭ周期の１周期に少なくとも１回逆起電圧が検出できれば良い。このことにより、安定して逆起電圧を検出ができる。

また、この第１のノイズマスク回路５２では、２度連続して同一のデータが入力されなければデータを更新しない構成としているが、例えば、Ｄフリップフロップを複数段連ね、３以上連続して同一のデータが入力されなければデータを更新しない構成としてもよい。このことにより、精度をさらに高めることができる。

このような逆起電圧検出ロジック２１により生成される逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２は、エッジ検出ロジック２２及び３フェーズロジック２３に供給される。

次に、エッジ検出ロジック２２は、図１４に示すように、ＥＸ−ＯＲ回路７１と、切替エッジ検出回路７２と、タイムディレイ回路７３と、ＯＲゲート回路７４とから構成されている。

ＥＸ−ＯＲ回路３１は、逆起電圧検出ロジック２１からの逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２が供給される。このＥＸ−ＯＲ回路３１は、各逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２の排他的論理和を演算し、図６（ｈ）に示すような３（ＥＸＯＲ）信号を生成し、これを切替エッジ検出回路７２に供給する。このＥＸ−ＯＲ回路３１により生成される３（ＥＸＯＲ）信号は、各逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２のいずれかがオンからオフに切り替わるタイミングでローとなり、また、オフからオンに切り替わるタイミングでハイとなる。

具体的に、このＥＸ−ＯＲ回路３１は、図１５に示すように、インバータ７１ｆにより反転されたＵｉｎ２とインバータ７１ｇにより反転されたＶｉｎ２とＷｉｎ２とが供給される第１のＡＮＤゲート７１ａと、インバータ７１ｈにより反転されたＵｉｎ２とＶｉｎ２とインバータ７１ｉにより反転されたＷｉｎ２とが供給される第２のＡＮＤゲート７１ｂとを有する。また、このＥＸ−ＯＲ回路３１は、Ｕｉｎ２とインバータ７１ｊにより反転されたＶｉｎ２とインバータ７１ｋにより反転されたＷｉｎ２とが供給される第３のＡＮＤゲート７１ｃと、Ｕｉｎ２とＶｉｎ２とＷｉｎ２とが供給される第４のＡＮＤゲート７１ｄとを有する。

また、ＥＸ−ＯＲ回路３１は、第１〜第４のＡＮＤゲート７１ａ〜７ｄの出力が供給され、３（ＥＸＯＲ）信号を出力するＯＲゲート７１ｅを有する。

切替エッジ検出回路７２は、ＥＸ−ＯＲ回路７１からの３（ＥＸＯＲ）信号が供給され、この３（ＥＸＯＲ）信号の立ち上がりエッジ又は立ち下がりエッジのタイミングを示すＳＤＥＸＯＲ信号と、このＳＤＥＸＯＲと逆のエッジを検出するＩｉｎｖｅｒｔ信号を生成する。切替エッジ検出回路７２には、３（ＥＸＯＲ）信号とともに、３フェーズロジック２３から供給されるエッジマスク信号（ＥｄｇｅＭａｓｋ）と、このエッジ検出ロジック２２の出力となる第１のマスク信号（Ｍａｓｋ１）と、システムクロック（ＳｙＣｌｏｃｋ）とが供給される。

具体的に、切替エッジ検出回路７２は、図１６に示すように、ＥＸ−ＯＲ回路７１からの３（ＥＸＯＲ）信号、インバータ７２ａにより反転した第１のマスク信号（Ｍａｓｋ１）が供給される第１のＡＮＤゲート７２ｂと、後述する第１のＤフリップフロップ７２ｅの出力、第１のマスク信号（Ｍａｓｋ１）が供給される第２のＡＮＤゲート７２ｃと、この第１と第２のＡＮＤゲート７２ｂ，７２ｃの出力が供給されるＯＲゲート７２ｄとを有する。

また、切替エッジ検出回路７２は、ＯＲゲート７２ｄの出力が供給されこのＯＲゲート７２ｄからの出力をシステムクロック（ＳｙＣｌｏｃｋ）と同期化する第１のＤフリップフロップ７２ｅと、この第１のＤフリップフロップの出力が供給され、この出力をシステムクロックと同期化する第２のＤフリップフロップ７２ｆとを有する。このシステムクロック（ＳｙＣｌｏｃｋ）については、詳細を後述する。

切替エッジ検出回路７２は、エッジマスク信号（ＥｄｇｅＭａｓｋ）と第１のＤフリップフロップ７２ｅの出力とインバータ７２ｋにより反転した第２のＤフリップフロップ７２ｆの出力とが供給される第３のＡＮＤゲート７２ｇと、インバータ７２ｌにより反転したエッジマスク信号（ＥｄｇｅＭａｓｋ）とインバータ７２ｍにより反転した第１のＤフリップフロップ７２ｅの出力と第２のＤフリップフロップ７２ｆの出力とが供給される第４のＡＮＤゲート７２ｈと、インバータ７２ｎにより反転したエッジマスク信号（ＥｄｇｅＭａｓｋ）と第１のＤフリップフロップ７２ｅの出力とインバータ７２ｏにより反転した第２のＤフリップフロップ７２ｆの出力とが供給される第５のＡＮＤゲート７２ｉと、エッジマスク信号（ＥｄｇｅＭａｓｋ）とインバータ７２ｐにより反転した第１のＤフリップフロップ７２ｅの出力と第２のＤフリップフロップ７２ｆの出力とが供給される第６のＡＮＤゲート７２ｊとを有する。

また、切替エッジ検出回路７２は、第３と第４のＡＮＤゲート７２ｇ，７２ｈの出力が供給され、ＳＤＥｘｏｒを出力する第２のＯＲゲート７２ｑと、第５と第６のＡＮＤゲート７２ｉ，７２ｊの出力が供給され、Ｉｉｎｖｅｒｔを出力する第３のＯＲゲート７２ｒとを有する。

このような切替エッジ検出回路７２の出力であるＳＤＥｘｏｒ及びＩｉｎｖｅｒｔは、タイムディレイ回路７３に供給される。

タイムディレイ回路７３は、切替エッジ検出回路７２から供給されたＳＤＥｘｏｒ及びＩｉｎｖｅｒｔを所定時間遅らせる。また、タイムディレイ回路７３は、Ｉｉｎｖｅｒｔに基づき詳細を後述するスロープ信号（Ｓｌｏｐｅ）と、スタートフラグ（Ｓｔａｒｔｆｌｕｇ）を生成する。

具体的には、タイムディレイ回路７３は、図１７に示すように、切替エッジ検出回路７２からのＳＤＥｘｏｒが供給される第１と第２のＤフリップフロップ７３ａ，７３ｂを有する。第２のＤフリップフロップ７３ｂからシステムクロックで２カウント分遅延したＳＤＥＸＯＲが出力される。

また、タイムディレイ回路７３は、切替エッジ検出回路７２からのＩｉｎｖｅｒｔが供給される第３のＤフリップフロップ７３ｃを有する。この第３のＤフリップフロップ７３ｃからシステムクロックで１カウント分遅延したＩｉｎｖｅｒｔが出力される。

また、タイムディレイ回路７３は、第３のＤフリップフロップ７３ｃの出力が供給され、この出力を１システムクロック分遅延させる第４のＤフリップフロップ７３ｄと、この第４のＤフリップフロップ７３ｄの出力がインバータ７３ｅにより反転されてリセットに供給される第５〜第７のＤフリップフロップ７３ｆ〜７３ｈとを有する。

第５〜第７のＤフリップフロップ７３ｆ，７３ｇ，７３ｈは、リセットが解除されるとシステムクロックを３カウントしてスタートフラグ（Ｓｔａｒｔｆｌｕｇ）を発生する。また、第６のＤフリップフロップ７３ｇの出力は、インバータ７３ｉを介してスロープ信号（Ｓｌｏｐｅ）として出力される。

ＯＲゲート回路７４には、タイムディレイ回路７３からのＳＤＥＸＯＲ，Ｉｉｎｖｅｒｔ，スロープ信号（Ｓｌｏｐｅ）と、切替エッジ検出回路７２から出力されるスロープ信号（Ｓｌｏｐｅ）とが供給され、これらの信号の論理和を演算し、第１のマスク信号（Ｍａｓｋ１）を生成する。なお、この第１のマスク信号（Ｍａｓｋ１）は、切替エッジ検出回路７２にフィードバックされる。

このような構成を有するエッジ検出ロジック２２は、第１のマスク信号（Ｍａｓｋ１）と、スロープ信号（Ｓｌｏｐｅ）と、スタートフラグ（Ｓｔａｒｔｆｌｕｇ）と、ラッチ（Ｌａｔｃｈ）信号とを生成する。なお、ここで、ラッチ（Ｌａｔｃｈ）信号とＩｉｎｖｅｒｔとは同一の信号である。

エッジ検出ロジック２２は、システムクロック（ＳＹＣｌｏｃｋ）と、逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２と、エッジマスク（ＥｄｇｅＭａｓｋ）信号が図１８（ａ）〜（ｅ）に示すようなタイミングで供給されると、スロープ信号（Ｓｌｏｐｅ）が、同図（ｆ）に示すように、逆起電圧信号の切り替わりのタイミングを挟んで一定期間ローとなって出力される。また、エッジ検出ロジック２２は、逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２の切り替わりのタイミングでハイとなり、スロープ信号（Ｓｌｏｐｅ）がローとなるタイミングと同時にローとなる第１のマスク信号（Ｍａｓｋ１）を生成する。

エッジ検出ロジック２２から、第１のマスク信号（Ｍａｓｋ１）とラッチ（Ｌａｔｃｈ）信号が３フェーズロジック２３に供給され、スタートフラグ（Ｓｔａｒｔｆｌｕｇ）とラッチ（Ｌａｔｃｈ）信号がスタートロジック２５に供給され、スロープ信号（Ｓｌｏｐｅ）がアングル生成ロジック２６に供給され、ラッチ（Ｌａｔｃｈ）信号がＰＬＬロジック２７に供給される。

次に、スタートロジック２５は、図１９に示すようにラッチ（Ｌａｔｃｈ）信号でリセットされシステムクロック（ＳＹＣｌｏｃｋ）をカウントする第１〜第５のＴフリップフロップ２５ａ〜２５ｅと、第１，第２のＴフリップフロップ２５ａ，２５ｂからの各出力の論理積をとって第３のＴフリップフロップ２５ｃに供給する第１のＡＮＤゲート２５ｆと、第１〜第３のＴフリップフロップ２５ａ〜２５ｃからの各出力の論理積をとって第４のＴフリップフロップ２５ｄに供給する第２のＡＮＤゲート２５ｇとを有している。また、第１〜第４のＴフリップフロップ２５ａ〜２５ｄからの各出力の論理積をとって第５のＴフリップフロップ２５ｅに供給する第３のＡＮＤゲート２５ｈと、第１〜第５のＴフリップフロップ２５ａ〜２５ｅからの各出力の論理積をとって出力する第４のＡＮＤゲート２５ｉと、第４のＡＮＤゲート２５ｉからの出力をシステムクロック（ＳＹＣｌｏｃｋ）に基づいて同期化し、これを通電パターンを切り換えるためのＳｔｅｐ信号として出力するＤフリップフロップ２５ｊとを有している。

３相モータ１が回転している場合、スタートフラグ（Ｓｔａｒｔｆｌｕｇ）は周期的にスタートロジック２５に供給されるはずである。しかし、例えば誤った相コイルに通電した場合や回転が停止している状態ではスタートフラグ（Ｓｔａｒｔｆｌｕｇ）はスタートロジック２５に供給されなくなる。このような状態では、同じ相コイルに連続して通電を行うこととなるため、いつまでも起動されない上、この通電される相コイルが損傷する等の不都合を生ずる。このため、スタートロジック２５は、ハイレベルのスタートフラグが供給されるタイミング、すなわち、逆起電圧をサンプリングし通電を切り換えた直後から始動し、各Ｔフリップフロップ２５ａ〜２５ｅによりシステムクロック（ＳＹＣｌｏｃｋ）を例えば３２カウントする。そして、システムクロック（ＳＹＣｌｏｃｋ）を３２カウントするまでにラッチ（Ｌａｔｃｈ）信号が供給されない場合は、３相モータ１が停止しているものとみなし、次の通電パターンとするためのｓｔｅｐ信号を出力する。このｓｔｅｐ信号は、３フェーズロジック２２に供給される。

また、このスタートロジック２５は、逆起電圧のゼロクロスポイントが検出されラッチ（Ｌａｔｃｈ）信号によって各Ｔフリップフロップ２５ａ〜２５ｅがリセットされることにより動作が停止する。

なお、システムクロック（ＳＹＣｌｏｃｋ）のカウント数（この場合３２カウント）は、３相モータ１のトルク定数や負荷となるイナーシャに応じて設定される。このため、この数値に限定されることなく設計に応じた任意の値を設定すればよい。

次に、アングル生成ロジック２６は、図２０に示すように、カレントミラー回路からなる定電流源８２と、この定電流源８２に接続されたコンデンサ８３と、このコンデンサ８３に並列に接続されスイッチとして働くトランジスタ８４とからなるスロープ回路８１を有する。

このスロープ回路８１のトランジスタ８４は、エッジ検出ロジック２２からのスロープ信号（Ｓｌｏｐｅ）によりスイッチングがされる。スロープ信号（Ｓｌｏｐｅ）がハイのときは、コンデンサ８３が放電される。また、スロープ信号（Ｓｌｏｐｅ）がローのときは、コンデンサ８３が充電される。定電流源８２に流れる電流ｉ_１は、トランジスタ８４に流れる電流ｉ_２と比較して十分小さい電流に設定する。このことにより、充電時には瞬間的にコンデンサ８３に電荷がチャージされ、放電時にはコンデンサ８３から徐々に電圧が出力される。すなわち、このスロープ回路８１から瞬間的に立ち上がり、なだらかに立ち下がっていく台形波が出力される。なお、定電流源８２に流れる電流を可変することにより、出力される台形波の立ち下がりの傾きを調整できる。

アングル生成ロジック２６は、スロープ回路８１から出力される台形波とＰＷＭ信号生成部４により用いられるＰＷＭ用鋸波が供給され、アングル信号（ＡＮＧＬＥ）を生成するコンパレータ８５を有する。このコンパレータ８５は、ＰＷＭ用の鋸波がスロープ回路８１から出力される台形波より大きいときに、ハイとなるアングル信号（ＡＮＧＬＥ）信号を生成する。なお、台形波の立ち下がり時間をＰＷＭ用鋸波の周期に比較して十分大きいものとすることで、徐々にデューティが大きくなるアングル信号（ＡＮＧＬＥ）信号を生成できる。

図２１は、ＰＷＭ用の鋸波とアングル信号（ＡＮＧＬＥ）信号等を示したタイムチャート及び波形図である。

図２１（ａ）は、コンパレータ８５に入力されるＰＷＭ用鋸波と、スロープ回路８１の出力である台形波の立ち下がり部分の波形図である。コンパレータ８５により生成されるアングル信号（ＡＮＧＬＥ）は、図２１（ｂ）に示すように、台形波が下がるにつれてデューティが大きくなっている。

なお、アングル生成ロジック２６は、信号処理部６の他のブロックとは異なりアナログ回路で構成されている。そのため、例えば、半導体等でこの信号処理部６を実施するときは、このブロックを別途他の半導体等で構成しても良い。

このアングル生成ロジック２６により生成されたアングル信号（ＡＮＧＬＥ）は、アウトプットロジック２４に供給される。

次に、ＰＬＬロジック２７は、図２２に示すような構成を有しており、位相比較器８６において、エッジ検出ロジック２２から供給されるラッチ（Ｌａｔｃｈ）信号の位相と、電圧可変型発振器（ＶＣＯ）８８から出力されるＰＬＬＯＵＴ信号を、１／Ｎカウンタ５８で例えば８分周或いは１６分周した分周信号（Ｆｉｎ）の位相とを比較する。そして、この位相比較出力をローパスフィルタ８７を介してＶＣＯ８８に供給してこのＶＣＯ８８を発振駆動する。これにより、ラッチ（Ｌａｔｃｈ）信号に同期したＰＬＬＯＵＴ信号を生成して発振ロジック２８に供給する。

なお、エッジ検出ロジック２２から供給されるラッチ（Ｌａｔｃｈ）信号は、信号の安定化を図るために、システムクロックと同期させたのちにこのＰＬＬロジック２７に供給するようにしてもよい。また、このＰＬＬロジック２７は、アングル生成ロジック２６と同様に、アナログ回路で構成されている。そのため、例えば、半導体等でこの信号処理部６を実施するときは、このブロックを別途他の半導体等で構成しても良い。

次に、発振ロジック２８は、両波整流部２からのリバース信号（Ｒeverse），中央演算ユニット（ＣＰＵ）等で生成されたモータのオンオフ制御するためのモータオンオフ制御信号（ＭON/OFF），ＰＬＬ回路２５からのＰＬＬＯＵＴ信号，例えば５００ＫＨｚのメインクロック（Main Clock）及びＰＷＭ信号生成部４からのＰＷＭ信号（ＰＷＭ_ｉｎ)に基づいて、各種タイミング信号を生成する。

発振ロジック２８は、ＰＬＬＯＵＴ信号をメインクロックと同期させたシステムクロック（ＳｙＣｌｏｃｋ）を生成する。このシステムクロックは、エッジ検出ロジック２２、３フェーズロジック２３、スタートロジック２５等に供給される。

また、発振ロジック２８は、モータオンオフ制御信号（ＭON/OFF）をシステムクロック（ＳｙＣｌｏｃｋ）に同期させた信号を生成して、アウトプットロジック２４に供給する。

また、発振ロジック２８は、リバース信号（Ｒeverse）をシステムクロック（ＳｙＣｌｏｃｋ）に同期させたシステムリバース信号（Ｒeverse）を生成して、アウトプットロジック２４に供給する。

次に、３フェーズロジック２３について説明する。この３フェーズロジック２３は、図２３に示すように、逆起電圧検出ロジック２１からの逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２と、３フェーズロジック２３からの第１のマスク信号（Ｍａｓｋ１）と、システムクロック（ＳｙＣｌｏｃｋ）が供給され、逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′を生成するマスク回路３１を有する。

また、３フェーズロジック２３は、マスク回路３１からの逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′と、システムクロック（ＳｙＣｌｏｃｋ）と、後述するデコード回路３３からの第２のマスク信号（Ｍａｓｋ２）が供給され、逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓを生成するフェーズ生成回路３２を有する。

また、３フェーズロジック２３は、フェーズ生成回路３２からの逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが供給され、フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔと、第２のマスク信号（Ｍａｓｋ２）と、第３のマスク信号（Ｍａｓｋ３）を生成するデコード回路３３を有する。

また、３フェーズロジック２３は、フェーズ生成回路３２からの逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが供給され、エッジ検出ロジック２２の切替エッジ検出回路７２に供給するエッジマスク信号（ＥｄｇｅＭａｓｋ）信号を生成するエッジマスク生成回路３４を有する。

マスク回路３１には、図１８（ｇ）で示したような、逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２が切り替わったタイミングつまり切替エッジでハイになり、次のエッジがくるであろうタイミングの手前でローとなる第１のマスク信号（Ｍａｓｋ１）が供給される。マスク回路３１は、この第１のマスク信号（Ｍａｓｋ１）がハイのときには、逆起電圧信号Ｕｉｎ２，Ｖｉｎ２，Ｗｉｎ２の取り込みを行わず、マスクする回路である。そのため、このマスク回路３１では、例えば、逆起電圧検出ロジック２１の出力がハンチングした場合などであっても３相モータ１の駆動に影響がないようにしている。

具体的に、マスク回路３１は、図２４に示すように、逆起電圧信号Ｕｉｎ２とインバータ３５ｃにより反転された第１のマスク信号（Ｍａｓｋ１）が供給される第１のＡＮＤゲート３５ａと、後述するＤフリップフロップ３５ｅの出力と第１のマスク信号（Ｍａｓｋ１）が供給される第２のＡＮＤゲート３５ｂと、この第１と第２のＡＮＤゲート３５ａ，３５ｂの出力が供給されるＯＲゲート３５ｄと、このＯＲゲート３５ｄの出力をシステムクロック（ＳｙＣｌｏｃｋ）に同期化させるＤフリップフロップ３５ｅとからなるＵ相マスク回路３５を有する。

このＵ相マスク回路３５は、Ｄフリップフロップ３５ｅから第１のマスク信号（Ｍａｓｋ１）によりマスクされた逆起電圧信号Ｕｉｎ２′を出力する。

また、マスク回路３１は、逆起電圧信号Ｖｉｎ２とインバータ３６ｃにより反転された第１のマスク信号（Ｍａｓｋ１）が供給される第１のＡＮＤゲート３６ａと、後述するＤフリップフロップ３６ｅの出力と第１のマスク信号（Ｍａｓｋ１）が供給される第２のＡＮＤゲート３６ｂと、この第１と第２のＡＮＤゲート３６ａ，３６ｂの出力が供給されるＯＲゲート３６ｄと、このＯＲゲート３６ｄの出力をシステムクロック（ＳｙＣｌｏｃｋ）に同期化させるＤフリップフロップ３６ｅとからなるＶ相マスク回路３６を有する。

このＶ相マスク回路３６は、Ｄフリップフロップ３６ｅから第１のマスク信号（Ｍａｓｋ１）によりマスクされた逆起電圧信号Ｖｉｎ２′を出力する。

また、マスク回路３１は、逆起電圧信号Ｗｉｎ２とインバータ３７ｃにより反転された第１のマスク信号（Ｍａｓｋ１）が供給される第１のＡＮＤゲート３７ａと、後述するＤフリップフロップ３７ｅの出力と第１のマスク信号（Ｍａｓｋ１）が供給される第２のＡＮＤゲート３７ｂと、この第１と第２のＡＮＤゲート３７ａ，３７ｂの出力が供給されるＯＲゲート３７ｄと、このＯＲゲート３７ｄの出力をシステムクロック（ＳｙＣｌｏｃｋ）に同期化させるＤフリップフロップ３７ｅとからなるＷ相マスク回路３７を有する。

このＷ相マスク回路３７は、Ｄフリップフロップ３７ｅから第１のマスク信号（Ｍａｓｋ１）によりマスクされた逆起電圧信号Ｗｉｎ２′を出力する。

このように、マスク回路３１は、第１のマスク信号（Ｍａｓｋ１）に基づいて逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′を生成し、フェーズ生成回路３２に供給する。

フェーズ生成回路３２は、Ｓｔｅｐ信号に基づいて各逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′をサンプリングし、この各サンプル出力である逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓを生成し、これらをデコーダ部２９に供給する。なお、この際に、後述するデコード回路３３からの第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）フィードバックされて供給される。この第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）は、３相モータ１の通電パターンに基づいて、次に生成する逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓがどのパターンになるのか予想した信号である。すなわち、この第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）により、予想されたパターン以外の信号が生成されないようにしている。

具体的に、フェーズ生成回路３２は、図２５に示すように、マスク回路３１からの逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′のうち、逆起電圧信号Ｕｉｎ２′をサンプリングするＵサンプリング回路３８と、Ｕサンプリング回路３８でサンプリングされた逆起電圧Ｕｉｎ２′を保持するＵ用Ｄフリップフロップ３２ｅと、３相モータ１のロータが回転しなかった場合にスタートロジック２５からのＳｔｅｐ信号によりＵ用Ｄフリップフロップ３２ｅの通電パターンを次の通電パターンとする（ステップ送り）Ｕ用レジスタ制御回路３９とを有している。

また、フェーズ生成回路３２は、逆起電圧Ｖｉｎ２′をサンプリングするＶサンプリング回路４０と、このＶサンプリング回路４０でサンプリングされた逆起電圧Ｖを保持するＶ用Ｄフリップフロップ３２ｆと、３相モータ１のロータが回転しなかった場合にＳｔｅｐ信号によりＶ用Ｄフリップフロップ３２ｆの通電パターンを次の通電パターンとする（ステップ送り）Ｖ用レジスタ制御回路４１とを有している。

また、フェーズ生成回路３２は、逆起電圧Ｗｉｎ２′をサンプリングするＷサンプリング回路４２と、このＷサンプリング回路４２でサンプリングされた逆起電圧Ｗを保持するＷ用Ｄフリップフロップ３２ｇと、３相モータ１のロータが回転しなかった場合にＳｔｅｐ信号によりＷ用Ｄフリップフロップ３２ｇの通電パターンを次の通電パターンとする（ステップ送り）Ｗ用レジスタ制御回路４３とを有している。

Ｕサンプリング回路３８は、逆起電圧Ｕｉｎ２′，第２のＵ相マスク信号（Ｍａｓｋ２−Ｕ），インバータ３８ｂを介したＳｔｅｐ信号の反転出力が供給されるＡＮＤゲート３８ａと、インバータ３８ｃにより反転した第２のＵ相マスク信号（Ｍａｓｋ２−Ｕ），インバータ３８ｅを介したＳｔｅｐ信号の反転出力，Ｕ用Ｄフリップフロップ３２ｅからの出力が供給されるＡＮＤゲート３８ｄとで構成されている。

Ｕ用レジスタ制御回路３９は、インバータ３９ｃにより反転したＶ用Ｄフリップフロップ３２ｆからの出力，ステップ信号が供給されるＡＮＤゲート３９ａと、ステップ信号，インバータ３９ｄにより反転したＵ用Ｄフリップフロップ３２ｅの出力が供給されるＡＮＤゲート３９ｂとで構成されている。

Ｖサンプリング回路４０は、逆起電圧Ｖｉｎ２′，第２のＶ相マスク信号（Ｍａｓｋ２−Ｖ），インバータ４０ｂにより反転したＳｔｅｐ信号の出力が供給されるＡＮＤゲート４０ａと、インバータ４０ｃにより反転した第２のＶ相マスク信号（Ｍａｓｋ２−Ｖ），インバータ４０ｅを介したＳｔｅｐ信号の反転出力，Ｖ用Ｄフリップフロップ３２ｆからの出力が供給されるＡＮＤゲート４０ｄとで構成されている。

Ｖ用レジスタ制御回路４１は、インバータ４１ｃにより反転したＷ用Ｄフリップフロップ３２ｇからの出力，ステップ信号が供給されるＡＮＤゲート４１ａと、ステップ信号，インバータ４１ｄにより反転したＶ用Ｄフリップフロップ３２ｆの出力が供給されるＡＮＤゲート４１ｂとで構成されている。

Ｗサンプリング回路４２は、逆起電圧Ｗｉｎ２′，第２のＷ相マスク信号（Ｍａｓｋ２−Ｗ），インバータ４２ｂを介したＳｔｅｐ信号の反転出力が供給されるＡＮＤゲート４２ａと、インバータ４２ｃにより反転した第２のＷ相マスク信号（Ｍａｓｋ２−Ｗ），インバータ４２ｅを介したＳｔｅｐ信号の反転出力，Ｗ用Ｄフリップフロップ３２ｇからの出力が供給されるＡＮＤゲート４２ｄとで構成されている。

Ｗ用レジスタ制御回路４３は、インバータ４３ｃにより反転したＵ用Ｄフリップフロップ３２ｅからの反転出力，ステップ信号が供給されるＡＮＤゲート４３ａと、ステップ信号，インバータ４３ｄにより反転したＷ用Ｄフリップフロップ３２ｇの反転出力が供給されるＡＮＤゲート４３ｂとで構成されている。

また、フェーズ生成回路３２は、インバータ３２ｈにより反転したＵ相Ｄフリップフロップ３２ｅからの出力，インバータ３２ｉにより反転したＶ相Ｄフリップフロップ３２ｆからの出力，インバータ３２ｊにより反転したＷ相Ｄフリップフロップ３２ｇからの出力が供給される第１のＡＮＤゲート３２ｋと、Ｕ相Ｄフリップフロップ３２ｅの出力，Ｖ相Ｄフリップフロップ３２ｆの出力，Ｗ相Ｄフリップフロップ３２ｇの出力が供給される第２のＡＮＤゲート３２ｌとを有する。

そして、フェーズ生成回路３２は、Ｕサンプリング回路３８のＡＮＤゲート３８ａ，３８ｄ及びＵ用レジスタ制御回路３９のＡＮＤゲート３９ａ，３９ｂの各出力の論理和をとってＵ用Ｄフリップフロップ３２ｅに供給する第１のＯＲゲート３２ａと、Ｖサンプリング回路４０のＡＮＤゲート４０ａ，４０ｄ及びＶ用レジスタ制御回路４１のＡＮＤゲート４１ａ，４１ｂの各出力の論理和をとってＶ用Ｄフリップフロップ３２ｆに供給する第２のＯＲゲート３２ｂと、Ｗサンプリング回路４２のＡＮＤゲート４２ａ，４２ｄと、Ｗ用レジスタ制御回路４３のＡＮＤゲート４３ａ，４３ｂ及び第２のＡＮＤゲート３２ｌの各出力の論理和をとって第３のＯＲゲート３２ｃと、この第３のＯＲゲート３２ｃと第２のＡＮＤゲート３２ｋの出力の論理積をとってＷ用Ｄフリップフロップ３２ｇに供給する第３のＡＮＤゲート３２ｄとを有している。

このような構成を有するフェーズ生成回路３２は、各サンプリング回路４２により、各逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′を各第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）が供給されるタイミングと一致したタイミングでサンプリングし、これらを各ＯＲゲート３２ａ〜３２ｃを介して各Ｄフリップフロップ３２ｅ〜３２ｇに供給する。これにより、変化があらわれる相コイルの逆起電圧のみをサンプリングすることができ、これ以外の相コイルの逆起電圧は、各Ｄフリップフロップ３２ｅ〜３２ｇにより保持される。したがって、各Ｄフリップフロップ３２ｅ〜３２ｇからは、Ｓｔｅｐ信号が供給されない限り、それぞれ保持されて、逆起電圧信号Ｕｉｎ２′，Ｖｉｎ２′，Ｗｉｎ２′のサンプル出力である逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓがそのまま出力されることとなる。

また、誤った相コイルに通電した場合や回転が停止している状態では、上述のようにスタートロジック２５にスタートフラグ（Ｓｔａｒｔｆｌｕｇ）が供給されないため、スタートロジック２５の各フリップフロップ２５ａ〜２５ｅによりシステムクロック（ＳｙＣｌｏｃｋ）が３２カウントされ、次の通電パターンとするためのＳｔｅｐ信号が出力される。

フェーズ生成回路３２は、このＳｔｅｐ信号が供給されると、各レジスタ制御回路３９，４１，４３がそれぞれ動作状態となり、インバータ３９ｃを介したＷ用Ｄフリップフロップ３２ｇからの反転出力がＵ用レジスタ制御回路３９からＵ用Ｄフリップフロップ３２ｅに供給され、インバータ４１ｃを介したＵ用Ｄフリップフロップ３２ｅからの反転出力がＶ用レジスタ制御回路４１からＶ用Ｄフリップフロップ３２ｆに供給され、インバータ４３ｃを介したＶ用Ｄフリップフロップ３２ｆからの反転出力がＷ用レジスタ制御回路４３からＷ用Ｄフリップフロップ３２ｇに供給される。

これにより、各Ｄフリップフロップ３２ｅ〜３２ｇからの出力を次の通電パターンの出力とすることができる（ステップ送り）。このようなステップ送りは、３相モータ１が起動され、Ｓtep 信号が供給されなくなるまで続けられる。そして、起動時に確実に回転を開始させることができ、起動特性を改善することができる。

このようにフェーズ生成回路３２で生成された各逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓは、それぞれデコード回路３３及びエッジマスク生成回路３４に供給される。

デコード回路３３は、フェーズ生成回路３２から供給される逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓと、アングル生成ロジック２６から供給されるスロープ信号（Ｓｌｏｐｅ）と、エッジ検出ロジック２２から供給されるラッチ（Ｌａｔｃｈ）信号に基づいて、３相モータ１をドライブするドライバ７の上層トランジスタ及び下層トランジスタをオンオフ制御するための第１〜第６のフェーズ出力信号を生成する。

また、デコード回路３３は、上述した第２のマスク信号（Ｍａｓｋ２）と第３のマスク信号（Ｍａｓｋ３）を生成する。

具体的に、デコード回路３３は、図２６に示すような構成を有しており、図１に示すドライバ７に設けられているＵ相コイル用のトランジスタをオンオフ制御するための第１のフェーズ出力信号Ｕｕｏｕｔ及び第２のフェーズ出力信号Ｕｌｏｕｔを生成するＵ相フェーズ出力回路４４と、Ｖ相コイル用のトランジスタをオンオフ制御するための第３のフェーズ出力信号Ｖｕｏｕｔ及び第４のフェーズ出力信号Ｖｌｏｕｔを生成するＶ相フェーズ出力回路４５と、Ｗ相コイル用のトランジスタをオンオフ制御するための第５のフェーズ出力信号Ｗｕｏｕｔ及び第６のフェーズ出力信号Ｗｌｏｕｔを生成するＵ相フェーズ出力回路４６とを有している。

Ｕ相フェーズ出力回路４４は、逆起電圧信号Ｕｒｅｓ，第２のインバータ３３ｂを介して反転された逆起電圧信号Ｖｒｅｓが供給され第１のフェーズ出力信号Ｕｕｏｕｔを出力する第１のＡＮＤゲート４４ａと、第１のインバータ３３ａを介して反転された逆起電圧信号Ｕｒｅｓ，逆起電圧信号Ｖｒｅｓが供給され第２のフェーズ出力信号Ｕｌｏｕｔを出力するＡＮＤゲート４４ｂとから構成されている。

Ｖ相フェーズ出力回路４５は、逆起電圧信号Ｖｒｅｓ，第３のインバータ３３ｃを介して反転された逆起電圧信号Ｗｒｅｓが供給され第３のフェーズ出力信号Ｖｕｏｕｔを出力する第１のＡＮＤゲート４５ａと、第２のインバータ３３ｂを介して反転された逆起電圧信号Ｖｒｅｓ，逆起電圧信号Ｗｒｅｓが供給され第４のフェーズ出力信号Ｖｌｏｕｔを出力するＡＮＤゲート４５ｂとから構成されている。

Ｗ相フェーズ出力回路４６は、逆起電圧信号Ｗｒｅｓ，第１のインバータ３３ａを介して反転された逆起電圧信号Ｕｒｅｓが供給され第５のフェーズ出力信号Ｗｕｏｕｔ第１のＡＮＤゲート４６ａと、第３のインバータ３３ｃを介して反転された逆起電圧信号Ｗｒｅｓ，逆起電圧信号Ｕｒｅｓが供給され第６のフェーズ出力信号Ｗｌｏｕｔを出力するＡＮＤゲート４６ｂとから構成されている。

また、デコード回路３３は、各相コイル１Ｕ，１Ｖ，１Ｗの逆起電圧の変化があらわれるタイミングで所定期間ハイレベルとなるＵ相用，Ｖ相用，Ｗ相用の第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）と第３のマスク信号（Ｍask3-U，Ｍask3-V，Ｍask3-W）を生成するためのＵ相マスク生成回路４７と、Ｖ相マスク生成回路４８と、Ｗ相マスク生成回路４９とを有する。

Ｕ相マスク生成回路４７は、逆起電圧信号Ｕｒｅｓ，逆起電圧信号Ｖｒｅｓ及び第３のインバータ３３ｃにより反転された逆起電圧信号Ｗｒｅｓが供給される第１のＡＮＤゲート４７ａと、第１のインバータ３３ａにより反転された逆起電圧信号Ｕｒｅｓ，第２のインバータ３３ｂにより反転された逆起電圧信号Ｖｒｅｓ及び逆起電圧信号Ｗｒｅｓが供給される第２のＡＮＤゲート４７ｂと、この第１と第２のＡＮＤゲート４７ａ，４７ｂの各出力の論理和を出力するＯＲゲート４７ｃとで構成されている。

そして、第１のＡＮＤゲート３３ｄは、Ｕ相マスク生成回路４７の出力，ラッチ（Ｌａｔｃｈ）信号との論理積を第２のＵ相マスク信号（Ｍａｓｋ２−Ｕ）として出力する。また、第２のＡＮＤゲート３３ｇは、Ｕ相マスク生成回路４７の出力と，スロープ信号（Ｓｌｏｐｅ）との論理積を第３のＵ相マスク信号（Ｍａｓｋ３−Ｕ）として出力する。

Ｖ相マスク生成回路４８は、逆起電圧信号Ｕｒｅｓ，第２のインバータ３３ｂにより反転された逆起電圧信号Ｖｒｅｓ及び第３のインバータ３３ｃにより反転された逆起電圧信号Ｗｒｅｓが供給される第１のＡＮＤゲート４８ａと、第１のインバータ３３ａにより反転された逆起電圧信号Ｕｒｅｓ，逆起電圧信号Ｖｒｅｓ及び逆起電圧信号Ｗｒｅｓが供給される第２のＡＮＤゲート４８ｂと、この第１と第２のＡＮＤゲート４８ａ，４８ｂの各出力の論理和を出力するＯＲゲート４８ｃとで構成されている。

そして、第３のＡＮＤゲート３３ｅは、Ｕ相マスク生成回路４８の出力，ラッチ（Ｌａｔｃｈ）信号との論理積を第２のＶ相マスク信号（Ｍａｓｋ２−Ｖ）として出力する。また、第４のＡＮＤゲート３３ｈは、Ｖ相マスク生成回路４８の出力と，スロープ信号（Ｓｌｏｐｅ）との論理積を第３のＶ相マスク信号（Ｍａｓｋ３−Ｖ）として出力する。

Ｗ相マスク生成回路４９は、第１のインバータにより反転された逆起電圧信号Ｕｒｅｓ，逆起電圧信号Ｖｒｅｓ及び第３のインバータ３３ｃにより反転された逆起電圧信号Ｗｒｅｓが供給される第１のＡＮＤゲート４９ａと、逆起電圧信号Ｕｒｅｓ，第２のインバータ３３ｂにより反転された逆起電圧信号Ｖｒｅｓ及び逆起電圧信号Ｗｒｅｓが供給される第２のＡＮＤゲート４９ｂと、この第１と第２のＡＮＤゲート４９ａ，４９ｂの各出力の論理和を出力するＯＲゲート４９ｃとで構成されている。

そして、第４のＡＮＤゲート３３ｆは、Ｗ相マスク生成回路４８の出力，ラッチ（Ｌａｔｃｈ）信号との論理積を第２のＷ相マスク信号（Ｍａｓｋ２−Ｗ）として出力する。また、第６のＡＮＤゲート３３ｉは、Ｗ相マスク生成回路４８の出力と，スロープ信号（Ｓｌｏｐｅ）との論理積を第３のＷ相マスク信号（Ｍａｓｋ３−Ｗ）として出力する。

このような構成を有するデコード回路３３は、各逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓで構成される上述の第１〜第６の通電パターンに基づいて各相の上層トランジスタ及び下層トランジスタをオンオフ制御する第１〜第６のコントロール信号Ｕｕ〜Ｗｌを生成する。

すなわち、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第１の通電パターン（Ｈ，Ｌ，Ｈ）及び第２の通電パターン（Ｈ，Ｌ，Ｌ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｏ）に示すような第１のフェーズ出力信号Ｕｕｏｕｔが出力される。同じく、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第４の通電パターン（Ｌ，Ｈ，Ｌ）及び第５の通電パターン（Ｌ，Ｈ，Ｈ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｐ）に示すような第２のフェーズ出力信号Ｕｌｏｕｔが出力される。

また、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第３の通電パターン（Ｈ，Ｈ，Ｌ）及び第４の通電パターン（Ｌ，Ｈ，Ｌ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｑ）に示すような第３のフェーズ出力信号Ｖｕｏｕｔが出力される。同じく、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第１の通電パターン（Ｈ，Ｌ，Ｈ）及び第６の通電パターン（Ｌ，Ｌ，Ｈ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｒ）に示すような第４のフェーズ出力信号Ｖｌｏｕｔが出力される。

また、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第５の通電パターン（Ｌ，Ｈ，Ｈ）及び第６の通電パターン（Ｌ，Ｌ，Ｈ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｓ）に示すような第５のフェーズ出力信号Ｗｕｏｕｔが出力される。同じく、デコード回路３３に供給される各逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが図６（ｉ）〜（ｋ）に示す第２の通電パターン（Ｈ，Ｌ，Ｌ）及び第３の通電パターン（Ｈ，Ｈ，Ｌ）であるときは、デコード回路３３からこの間ハイレベルとなる同図（ｔ）に示すような第６のフェーズ出力信号Ｗｌｏｕｔが出力される。

このようにして生成された各フェーズ出力信号Ｕｕｏｕｔ〜Ｗｌｏｕｔは、それぞれアウトプットコントローラ３０に供給される。

また、デコード回路３３は、それぞれ各通電パターンに基づいて、次に逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓのどのエッジがくるのかを予測し、図６（ｌ）〜（ｎ）に示すように、各第２のマスク信号（Ｍask2-U，Ｍask2-V，Ｍask2-W）としてフェーズ生成回路３２に供給する。

エッジマスク生成回路３４は、フェーズ生成回路３２からの逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓが供給され、エッジ検出ロジック２２に供給するエッジマスク信号（ＥｄｇｅＭａｓｋ）を生成する。

具体的には、エッジマスク生成回路３４は、図２７に示すように、第１のインバータ３４ａにより反転された逆起電圧信号Ｕｒｅｓ，第２のインバータ３４ｂにより反転された逆起電圧信号Ｖｒｅｓ及び逆起電圧信号Ｗｒｅｓが供給される第１のＡＮＤゲート３４ｄと、第１のインバータ３４ａにより反転された逆起電圧信号Ｕｒｅｓ，逆起電圧信号Ｖｒｅｓ及び第３のインバータ３４ｃにより反転された逆起電圧信号Ｗｒｅｓが供給される第２のＡＮＤゲート３４ｅと、逆起電圧信号Ｕｒｅｓ，第２のインバータ３４ｂにより反転された逆起電圧信号Ｖｒｅｓ及び第３のインバータ３４ｃにより反転された逆起電圧信号Ｗｒｅｓが供給される第３のＡＮＤゲート３４ｆと、逆起電圧信号Ｕｒｅｓ，逆起電圧信号Ｖｒｅｓ及び逆起電圧信号Ｗｒｅｓが供給される第４のＡＮＤゲート３４ｇと、これら第１〜第４のＡＮＤゲート３４ｄ〜３４ｇの出力の論理和を出力するＯＲゲート３４ｈとを有している。

このような構成を有することにより、エッジマスク生成回路３４は、図６（ｕ）に示すような各逆起電圧信号Ｕｒｅｓ，Ｖｒｅｓ，Ｗｒｅｓのエッジ部分を表す信号を生成し、エッジ検出ロジック２２に供給する。

次に、アウトプットロジック２４は、図２８に示すように、３フェーズロジック２３からのフェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔによる上層及び下層トランジスタのコントロールを切り換える反転回路９１と、反転回路９１を介して供給されるフェーズ出力信号にＰＷＭ信号生成部４からのパルス幅変調信号（ＰＷＭ Carrier）を合成してコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを生成するＰＷＭ合成回路９２とを有している。

３相モータ１の回転数が規定以上に速くなり、例えばサーボ制御系等から供給される回転サーボ信号が、回転数を落とすためにマイナス入力となると、両波整流部２から、リバース信号（Ｒeverse）が出力される。このリバース信号は、回転数を落とすブレーキモードとなった場合に、後述するドライバ７の上層，下層トランジスタの駆動の駆動論理を反転させ、逆方向通電を行い３相モータ１にブレーキをかけるための信号である。このリバース信号（Ｒeverse）は、発振ロジック２８を介してこのアウトプットロジック２４に供給される。

反転回路９１には、このリバース信号（Ｒeverse）と、フェーズ出力信号Ｕｕｏｕｔ，Ｕｌｏｕｔ，Ｖｕｏｕｔ，Ｖｌｏｕｔ，Ｗｕｏｕｔ，Ｗｌｏｕｔとが供給される。この反転回路９１は、リバース信号（Ｒeverse）がハイときには、上層トランジスタと下層トランジスタのコントロール信号の駆動論理を入れ換えてＰＷＭ合成回路９２に出力する。また、リバース信号（Ｒeverse）がローのときは上層トランジスタと下層トランジスタのコントロール信号はそのままでＰＷＭ合成回路９２に出力する。

具体的には、反転回路９１は、図２９に示すように、インバータ９３ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｕｕｏｕｔが供給される第１のＡＮＤゲート９３ａと、リバース信号（Ｒeverse），フェーズ出力信号Ｕｌｏｕｔが供給される第２のＡＮＤゲート９３ｂと、この第１と第２のＡＮＤゲート９３ａ，９３ｂの論理和をフェーズ出力信号Ｕｕｏｕｔ′として出力するＯＲゲート９３ｄとを有している。

また、反転回路９１は、リバース信号（Ｒeverse），フェーズ出力信号Ｕｕｏｕｔが供給される第１のＡＮＤゲート９４ａと、インバータ９４ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｕｌｏｕｔが供給される第２のＡＮＤゲート９４ｂと、この第１と第２のＡＮＤゲート９４ａ，９４ｂの論理和をフェーズ出力信号Ｕｌｏｕｔ′として出力するＯＲゲート９４ｄとを有している。

反転回路９１は、インバータ９５ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｖｕｏｕｔが供給される第１のＡＮＤゲート９５ａと、リバース信号（Ｒeverse），フェーズ出力信号Ｖｌｏｕｔが供給される第２のＡＮＤゲート９５ｂと、この第１と第２のＡＮＤゲート９５ａ，９５ｂの論理和をフェーズ出力信号Ｖｕｏｕｔ′として出力するＯＲゲート９５ｄとを有している。

また、反転回路９１は、リバース信号（Ｒeverse），フェーズ出力信号Ｖｕｏｕｔが供給される第１のＡＮＤゲート９６ａと、インバータ９６ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｖｌｏｕｔが供給される第２のＡＮＤゲート９６ｂと、この第１と第２のＡＮＤゲート９６ａ，９６ｂの論理和をフェーズ出力信号Ｖｌｏｕｔ′として出力するＯＲゲート９６ｄとを有している。

反転回路９１は、インバータ９７ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｗｕｏｕｔが供給される第１のＡＮＤゲート９７ａと、リバース信号（Ｒeverse），フェーズ出力信号Ｗｌｏｕｔが供給される第２のＡＮＤゲート９７ｂと、この第１と第２のＡＮＤゲート９７ａ，９７ｂの論理和をフェーズ出力信号Ｗｕｏｕｔ′として出力するＯＲゲート９７ｄとを有している。

また、反転回路９１は、リバース信号（Ｒeverse），フェーズ出力信号Ｗｕｏｕｔが供給される第１のＡＮＤゲート９８ａと、インバータ９８ｃにより反転されたリバース信号（Ｒeverse），フェーズ出力信号Ｗｌｏｕｔが供給される第２のＡＮＤゲート９８ｂと、この第１と第２のＡＮＤゲート９８ａ，９８ｂの論理和をフェーズ出力信号Ｗｌｏｕｔ′として出力するＯＲゲート９８ｄとを有している。

このような構成を有する反転回路９１は、フェーズ出力信号Ｕｕｏｕｔ′，Ｕｌｏｕｔ′，Ｖｕｏｕｔ′，Ｖｌｏｕｔ′，Ｗｕｏｕｔ′，Ｗｌｏｕｔ′をＰＷＭ合成回路９２に供給する。

ＰＷＭ合成回路９２は、反転回路９１から供給されるフェーズ出力信号Ｕｕｏｕｔ′，Ｕｌｏｕｔ′，Ｖｕｏｕｔ′，Ｖｌｏｕｔ′，Ｗｕｏｕｔ′，Ｗｌｏｕｔ′にパルス幅変調信号（ＰＷＭ Carrier）を合成する。また、ＰＷＭ合成回路９２は、反転回路９１から供給されるフェーズ出力信号Ｕｕｏｕｔ′，Ｕｌｏｕｔ′，Ｖｕｏｕｔ′，Ｖｌｏｕｔ′，Ｗｕｏｕｔ′，Ｗｌｏｕｔ′にアングル信号（ＡＮＧＬＥ）を合成する。

すなわち、ＰＷＭ合成回路９２は、３相モータ１をドライブするドライバ７を構成する上層及び下層トランジスタの相切り換えのタイミングを示しているフェーズ出力信号に、ドライブのパワー及び切り換えスピードをコントロールするＰＷＭ信号を合成している。また、ＰＷＭ合成回路９２は、アングル信号（ＡＮＧＬＥ）信号を合成することにより、３相モータ１の各相の切り換えタイミングでなめらかに切り換えを行うため、相切り換え時におけるパルス幅変調信号（ＰＷＭ Carrier）を変化させている。

具体的に、ＰＷＭ合成回路９２は、図３０に示すように、３フェーズロジック２３から出力される第３のＷ相マスク信号（Ｍａｓｋ３−Ｗ），インバータ１０１により反転されたアングル信号（ＡＮＧＬＥ）が供給されるＡＮＤゲート１０２と、第３のＵ相マスク信号（Ｍａｓｋ３−Ｕ），インバータ１０１により反転されたアングル信号（ＡＮＧＬＥ）が供給されるＡＮＤゲート１０３と、第３のＶ相マスク信号（Ｍａｓｋ３−Ｖ），インバータ１０１により反転されたアングル信号（ＡＮＧＬＥ）が供給されるＡＮＤゲート１０４とを有している。

また、ＰＷＭ合成回路９２は、フェーズ出力信号Ｕｕｏｕｔ′，インバータ１０５ｃにより反転されたＡＮＤゲート１０２の出力が供給される第１のＡＮＤゲート１０５ａと、フェーズ出力信号Ｖｕｏｕｔ′，ＡＮＤゲート１０３の出力が供給される第２のＡＮＤゲート１０５ｂと、この第１と第２のＡＮＤゲート１０５ａ，１０５ｂの論理和を出力する第１のＯＲゲート１０５ｄとを有している。ＰＷＭ合成回路９２は、フェーズ出力信号Ｕｌｏｕｔ′，インバータ１０６ｃにより反転されたＡＮＤゲート１０３の出力が供給される第１のＡＮＤゲート１０６ａと、フェーズ出力信号Ｖｌｏｕｔ′，ＡＮＤゲート１０３の出力が供給される第２のＡＮＤゲート１０６ｂと、この第１と第２のＡＮＤゲート１０６ａ，１０６ｂの論理和を出力する第２のＯＲゲート１０６ｄとを有している。

ＰＷＭ合成回路９２は、フェーズ出力信号Ｖｕｏｕｔ′，インバータ１０７ｃにより反転されたＡＮＤゲート１０３の出力が供給される第１のＡＮＤゲート１０７ａと、フェーズ出力信号Ｗｕｏｕｔ′，ＡＮＤゲート１０４の出力が供給される第２のＡＮＤゲート１０７ｂと、この第１と第２のＡＮＤゲート１０７ａ，１０７ｂの論理和を出力する第３のＯＲゲート１０７ｄとを有している。

ＰＷＭ合成回路９２は、フェーズ出力信号Ｖｌｏｕｔ′，インバータ１０８ｃにより反転されたＡＮＤゲート１０３の出力が供給される第１のＡＮＤゲート１０８ａと、フェーズ出力信号Ｗｌｏｕｔ′，ＡＮＤゲート１０４の出力が供給される第２のＡＮＤゲート１０８ｂと、この第１と第２のＡＮＤゲート１０８ａ，１０８ｂの論理和を出力する第４のＯＲゲート１０８ｄとを有している。

ＰＷＭ合成回路９２は、フェーズ出力信号Ｗｕｏｕｔ′，インバータ１０９ｃにより反転されたＡＮＤゲート１０４の出力が供給される第１のＡＮＤゲート１０９ａと、フェーズ出力信号Ｕｕｏｕｔ′，ＡＮＤゲート１０２の出力が供給される第２のＡＮＤゲート１０９ｂと、この第１と第２のＡＮＤゲート１０９ａ，１０９ｂの論理和を出力する第５のＯＲゲート１０９ｄとを有している。

ＰＷＭ合成回路９２は、フェーズ出力信号Ｗｌｏｕｔ′，インバータ１１０ｃにより反転されたＡＮＤゲート１０４の出力が供給される第１のＡＮＤゲート１１０ａと、フェーズ出力信号Ｕｌｏｕｔ′，ＡＮＤゲート１０２の出力が供給される第２のＡＮＤゲート１１０ｂと、この第１と第２のＡＮＤゲート１１０ａ，１１０ｂの論理和を出力する第６のＯＲゲート１１０ｄとを有している。

また、ＰＷＭ合成回路９２は、３相モータ１のスイッチの切り換えを行うＯＵＴ−ＯＮ／ＯＦＦ信号，第１のＯＲゲート１０５ｄの出力が供給され、コントロール信号Ｕｕを出力するＡＮＤゲート１１１と、ＯＵＴ−ＯＮ／ＯＦＦ信号，第２のＯＲゲート１０６ｄの出力，パルス幅変調信号（ＰＷＭ Carrier）が供給され、コントロール信号Ｕｌを出力するＡＮＤゲート１１２と、ＯＵＴ−ＯＮ／ＯＦＦ信号，第３のＯＲゲート１０７ｄの出力が供給され、コントロール信号Ｖｕを出力するＡＮＤゲート１１３と、ＯＵＴ−ＯＮ／ＯＦＦ信号，第４のＯＲゲート１０８ｄの出力，パルス幅変調信号（ＰＷＭ Carrier）が供給され、コントロール信号Ｖｌを出力するＡＮＤゲート１１４と、ＯＵＴ−ＯＮ／ＯＦＦ信号，第５のＯＲゲート１０９ｄの出力が供給され、コントロール信号Ｗｕを出力するＡＮＤゲート１１５と、ＯＵＴ−ＯＮ／ＯＦＦ信号，第６のＯＲゲート１１０ｄの出力，パルス幅変調信号（ＰＷＭ Carrier）が供給され、コントロール信号Ｗｌを出力するＡＮＤゲート１１６とを有している。

このような構成のＰＷＭ合成回路９２は、フェーズ出力信号に図３１（ａ）及び（ｂ）に示すようなパルス幅変調信号（ＰＷＭ Carrier）を合成して、ドライバ７に供給する。また、ＰＷＭ合成回路９２は、パルス幅変調信号（ＰＷＭ Carrier）を合成するとともに、切替エッジにおいて、図３１（ｃ）に示すようなアングル信号（ＡＮＧＬＥ）信号を合成する。そして、エッジの立ち上がり時においては、図３１（ｄ）に示すような、立ち上がり傾斜をつけたコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを生成する。また、エッジの立ち下がり時においては、図３１（ｅ）に示すような、立ち下がり傾斜をつけたコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌを生成する。

このように、ＰＷＭ合成回路９２では、３相モータ１の相コイルを滑らかに切り換えることにより、音響ノイズやキックバックノイズを除去することができる。

なお、図３０に示したＰＷＭ合成回路９２の構成では、コイルの相の切り換えの立ち上がりエッジ及び立ち下がりエッジの両者で傾斜をつけた場合を示しているが、例えば、キックバックノイズを除去する目的であれば図３２に示すようにインバータ１０５ｃ，１０６ｃ，１０７ｃ，１０８ｃ，１０９ｃ，１１０ｃと、ＡＮＤゲート１０５ａ，１０６ａ，１０７ａ，１０８ａ，１０９ａ，１１０ａを取り外して、直接、ＯＲゲート１０５ｄ，１０６ｄ，１０７ｄ，１０８ｄ，１０９ｄ，１１０ｄにフェーズ出力信号Ｕｕｏｕｔ′，Ｕｌｏｕｔ′，Ｖｕｏｕｔ′，Ｖｌｏｕｔ′，Ｗｕｏｕｔ′，Ｗｌｏｕｔ′を供給して、立ち下がりエッジのみに傾斜をつけてもよい。

以上のように、信号処理部６では、逆起電圧検出ロジック２１がＣｏｍｐＯｕｔ信号を検出したのちにメインクロックを７カウントしてタイミングクロックを発生させることにより、ＰＷＭ信号がオン或いはオフになってすぐの不安定な出力状態では逆起電圧を検出せず、安定した状態で逆起電圧を検出する。

特に、ＰＷＭ信号生成部４により発生するＰＷＭ信号は、メインクロックの１６クロック分のオン領域を０から１６クロックまで変動させているので、必ずＰＷＭ信号の１周期に少なくとも１回の検出ができる。また、ＰＷＭ信号のスイッチングがなければ以後８クロック毎に逆起電圧を検出できる。

また、信号処理部６では、逆起電圧検出ロジック２１が２回連続して同じ情報が入ってこなければデータを足り込まず、前のデータを保持している。このことにより、信号処理部６では、キックバックノイズを除去することや、ＰＷＭの切り替えにおいて生じる切替ノイズを除去することができる。

信号処理部６では、逆起電圧検出ロジック２１が３相モータ１の各相コイルの通電パターンをフィードバックさせて、逆起電力が検出できる相コイルの相電圧のみを検出しているので、すなわち、上層コイルと下層コイルとがオフの部分のみ相の相電圧を検出しているので、ノイズに対して強くすることができる。

また、信号処理部６では、エッジ検出ロジック２２が検出した相コイルの切替エッジを検出し、この検出したエッジに基づきアングル生成ロジック２６がアングル信号（ＡＮＧＬＥ）信号を生成し、このアングル信号（ＡＮＧＬＥ）信号に基づいてＰＷＭ合成回路９２が３相モータ１の相コイルを滑らかに切り換えることにより、音響ノイズやキックバックノイズを除去することができる。

次に、図１に示すドライバ７について説明する。このドライバ７は、図３３に示すように信号処理部６のアウトプットコントローラ３０からの第１〜第６のコントロール信号Ｕｕ〜Ｗｌをそれぞれ所定の利得で増幅するバッファアンプ１２１ａ〜１２１ｆと、各バッファアンプ１２１ａ〜１２１ｆの出力段に設けられた抵抗１２２ａ〜１２２ｆとを有している。

また、ドライバ７は、抵抗１２２ａにベースが接続された第１のコントロール信号Ｕｕ用の上層トランジスタ１２３ａと、抵抗１２２ｂにベースが接続された第２のコントロール信号Ｕｌ用の下層トランジスタ１２３ｂと、抵抗１２２ｃにベースが接続された第３のコントロール信号Ｖｕ用の上層トランジスタ１２４ａと、抵抗１２２ｄにベースが接続された第４のコントロール信号Ｖｌ用の下層トランジスタ１２４ｂと、抵抗１２２ｅにベースが接続された第５のコントロール信号Ｗｕ用の上層トランジスタ１２５ａと、抵抗１２２ｆにベースが接続された第６のコントロール信号Ｗｌ用の下層トランジスタ１２５ｂとを有している。

各上層トランジスタ１２３ａ，１２４ａ，１２５ａの各コレクタは、それぞれ電源電圧ＶＣＣに接続されており、各下層トランジスタ１２３ｂ，１２４ｂ，１２５ｂは、３相モータ１の各相コイル１Ｕ，１Ｖ，１Ｗに供給する電流値を検出するための駆動電流検出部８の電流検出抵抗ＲＳにそれぞれ接続されている。また、各上層トランジスタ１２３ａ，１２４ａ，１２５ａの各エミッタは、それぞれ各下層トランジスタ１２３ｂ，１２４ｂ，１２５ｂのコレクタに接続されており、各上層トランジスタ１２３ａ，１２４ａ，１２５ａの各エミッタと、各下層トランジスタ１２３ｂ，１２４ｂ，１２５ｂのコレクタとの接続点から３相モータ１の各相コイル１Ｕ，１Ｖ，１Ｗに供給する駆動電圧を取り出すようになっている。

このような構成を有するドライバ７は、第１から第６のコントロール信号Ｕｕ，Ｕｌ，Ｖｕ，Ｖｌ，Ｗｕ，Ｗｌが供給されると、これに応じて各上層トランジスタ１２３ａ，１２４ａ，１２５ａ及び各下層トランジスタ１２３ｂ，１２４ｂ，１２５ｂがそれぞれオンオフ制御される。そして、この各上層トランジスタ１２３ａ，１２４ａ，１２５ａ及び各下層トランジスタ１２３ｂ，１２４ｂ，１２５ｂのオンオフ制御に応じた電源電圧ＶＣＣが、各接続点から取り出され、これらが駆動電圧Ｕ，Ｖ，Ｗとして図１に示す３相モータ１の各相コイル１Ｕ，１Ｖ，１Ｗにそれぞれ供給される。

次に、駆動電流検出部８は、図３４に示すように、ドライバ７のドライブ電流が供給される電流検出抵抗ＲＳと、この電流検出抵抗ＲＳの両端の電圧を検出する増幅器１３１とを有する。また、駆動電流検出部８は、スイッチング検出部９からのＣｏｍｐＯｕｔ信号に基づいて、増幅器１３１の出力電圧をスイッチングするスイッチング素子１３２と、増幅器１３１の出力電圧がスイッチング素子１３２を介して供給される積分器１３３とを有する。

このような構成を有する駆動電流検出部８では、各相コイル１Ｕ，１Ｖ，１Ｗにそれぞれ供給される駆動電流が、それぞれ電流検出抵抗ＲＳにより電圧のかたちで検出される。この電流検出抵抗ＲＳにより検出された駆動電圧は、増幅器１３１で増幅及びインピーダンス変換をされ、スイッチング素子１３２を介して、抵抗及びコンデンサからなる積分器１３３に供給される。

このとき、電流検出抵抗ＲＳには、ＰＷＭ駆動された電流が間欠的に流れている。スイッチング素子１３２は、ＣｏｍｐＯｕｔ信号に基づき積分器１３３に供給する電圧をスイッチングしている。つまり、積分器１３３には、ドライバ７に供給されるＰＷＭ信号がＯＮになっているときに生じる電流検出抵抗ＲＳの電圧のみが供給される。そして、この積分器１３３から、駆動電流検出電圧（Current Sense）が出力される。

また、積分器１３３は、ＣｏｍｐＯｕｔ信号がオフしたときに、サンプルホールド回路としての機能が働くため、実際に３相モータ１に電流が流れた場合の状態に近づけるため、所定の時定数をもってホールドした電圧の値を徐々に小さくする。

すなわち、駆動電流検出部８では、ダイレクトＰＷＭ駆動をしている３相モータ１に流れる電流を検出するため、ドライバ７がＯＮしているときには通常の電流検出を行って駆動電流検出電圧（Current Sense）を出力する。そして、ＯＦＦしたときには、積分器１３３によりサンプリングを行い出力を保持し、ＯＮしているときと同様の値の駆動電流検出電圧（Current Sense）を出力する。

このような駆動電流検出部８を用いることにより、回転サーボ信号が回転数を落とすためにマイナス入力となったときに、上述したアウトプットロジック２４において、上層，下層トランジスタの駆動の駆動論理を完全に反転して制御できる。そのため、駆動電流検出部８では、図３５に示すように、従来生じていたモータのトルクの正逆の切り換え時に生ずる不連続部分がなくなり、モータトルクのリニアリティーを確保することができる。

また、積分器１３３が所定の時定数をもってサンプルホールドするので、正確な電流駆動ができる。

最後に、上述の実施の形態の説明では、モータ駆動装置１０は３相モータ１を駆動制御するモータ駆動装置１０であることとしたが、これは、例えば２相モータ，４相モータ等、他の複数相のモータの回転駆動装置に適用可能である。また、メインクロックは５００ＫＨｚであり、これを１６カウントして各種のタイミング信号を生成する等のように、具体的な数値を掲げて説明したが、これは設計に応じて変更可能であり、この他、本発明に係る技術的思想を逸脱しない範囲であれば種々の変更が可能であることは勿論である。

本発明の実施の形態のモータ駆動装置のブロック図である。本発明の実施の形態のモータ駆動装置の通常回転時の動作説明をするためのタイムチャートである。本発明の実施の形態のモータ駆動装置の両波整流回路の回路図である。本発明の実施の形態のモータ駆動装置のＰＷＭ信号生成部により生成されるＰＷＭ信号を説明するタイムチャートである。本発明の実施の形態のモータ駆動装置の比較部の回路図である。本発明の実施の形態のモータ駆動装置の通常回転時の動作説明をするためのタイムチャートである。本発明の実施の形態のモータ駆動装置のスイッチング検出部の回路図である。本発明の実施の形態のモータ駆動装置の信号処理部のブロック図である。上記信号処理部の逆起電圧検出ロジックのブロック図である。上記逆起電圧検出ロジックのタイミングコントローラの回路図である。上記タイミングコントローラにより生成されるタイミングクロックを説明するためのタイミングチャートである。上記逆起電圧検出ロジックの第１のノイズマスク回路の回路図である。上記逆起電圧検出ロジックの第２のノイズマスク回路の回路図である。上記信号処理部のエッジ検出ロジックのブロック図である。上記エッジ検出ロジックのＥＸ−ＯＲ回路の回路図である。上記エッジ検出ロジックの切替エッジ検出回路の回路図である。上記エッジ検出ロジックのタイムディレイ回路の回路図である。上記エッジ検出ロジックにより生成される信号を説明するためのタイムチャートである。上記信号処理部のスタートロジックの回路図である。上記信号処理部のアングル生成ロジックの回路図である。上記アングル生成ロジックにより生成されるアングル信号（ＡＮＧＬＥ）を説明するためのタイムチャートである。上記信号処理部のＰＬＬロジックのブロック図である。上記信号処理部の３フェーズロジックのブロック図である。上記３フェーズロジックのマスク回路の回路図である。上記３フェーズロジックのフェーズ生成回路の回路図である。上記３フェーズロジックのデコード回路の回路図である。上記３フェーズロジックのエッジマスク生成回路の回路図である。上記信号処理部のアウトプットロジックの反転回路のブロック図である。上記アウトプットロジックの反転回路の回路図である。上記アウトプットロジックのＰＷＭ合成回路の回路図である。上記ＰＷＭ合成回路により合成するＰＷＭ信号等を説明するためのタイムチャートである。上記アウトプットロジックの他の回路例を示すＰＷＭ合成回路の回路図である。本発明の実施の形態のモータ駆動装置のドライバの回路図である。本発明の実施の形態のモータ駆動装置の駆動電流検出部の回路図である。本発明の実施の形態のモータ駆動装置の回転サーボ信号とトルクの関係を説明するための特性図である。従来のモータ駆動装置のブロック図である。従来のモータ駆動装置に設けられているフィルタ及び比較部の回路図である。従来のモータ駆動装置の通常回転時の動作説明をするためのタイムチャートである。従来のモータ駆動装置に設けられている電圧変換部の回路図である。従来のモータ駆動装置に設けられているドライバの回路図である。従来のモータ駆動装置においてダイレクトＰＷＭ駆動ができない理由を説明するためのタイムチャートである。

符号の説明

１３相モータ、２両波整流部、３コンパレータ、４ＰＷＭ信号生成部、５比較部、６信号処理部、７ドライバ、８駆動電流検出部、９スイッチング検出部、１０モータ駆動装置

Claims

パルス幅変調（ＰＷＭ）信号に基づきスイッチングしたドライブ電流を直接モータの各相コイルに供給して、このモータを駆動するモータの駆動装置において、
モータの各相コイルにドライブ電流を供給するドライブ手段と、
モータの各相コイルのドライブ電流のスイッチングのタイミングを検出するスイッチング検出手段と、上記各相コイルのドライブ電流が供給され、このドライブ電流を電圧値に変換する電流電圧変換手段と、
上記ドライブ電流のスイッチングのタイミング基づいて、ドライブ電流が上記電流電圧変換手段に供給されているときには変換された電圧値を検出して出力し、ドライブ電流が上記電流電圧変換手段に供給されていないときにはドライブ電流が上記電流電圧変換手段に供給されているときに変換された電圧値を出力する駆動電流検出手段と、
モータの回転制御信号及びドライブ電流検出手段により検出したドライブ電流の値に基づいて、ＰＷＭ信号を生成するＰＷＭ信号生成手段と、
上記ＰＷＭ信号及びモータの回転制御信号に応じて、各相コイルを駆動するＰＷＭコントロール信号を生成するＰＷＭ出力手段とを備え、
上記ドライブ手段は、ＰＷＭ出力手段により生成されたＰＷＭコントロール信号に基づいてモータにドライブ電流を供給することを特徴とするモータ駆動装置。
上記駆動電流検出手段は、ドライブ電流が上記電流電圧変換手段に供給されていないときには、ドライブ電流が上記電流電圧変換手段に供給されているときに変換された電圧値を、所定の時定数をもって出力することを特徴とする請求項１記載のモータ駆動装置。
上記ＰＷＭ出力手段は、モータ回転制御信号がモータの回転の速度を落とすことを示す場合は、各相コイルに供給するドライブ電流の駆動論理を反転させるＰＷＭコントロール信号を生成することを特徴とする請求項１記載のモータ駆動装置。