JP4243052B2 - フィルター回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、モータの回転子位置検出手段の位置検出信号を用いてモータ駆動信号を発生するモータ駆動回路に関し、特に、位置検出信号のノイズを除去するフィルター回路に関する。
【0002】
【従来の技術】
図4は、モータ回路の一例を示す図である。
図4において、1a、1b、1cはホール素子であって、モータの回転子の位置が検出されて、その検出出力された信号がHIN1+とHIN1−、HIN2+とHIN2−、HIN3+とHIN3−として出力される。なお、ホール素子から出力される信号は、差動信号となっていて、例えば、ホール素子1aから出力される差動信号がHIN1+、HIN1−である。2a、2b、2cはコンパレータであって、信号HIN1+とHIN1−、HIN2+とHIN2−、HIN3+とHIN3−がそれぞれ処理され、その処理された信号がホール信号HIN1、HIN2及びHIN3として出力される。3は出力ロジック回路3であって、ホール信号HIN1、HIN2及びHIN3に応じた制御信号が出力される。4は駆動回路であって、出力トランジスタから成り、出力ロジック回路3から出力される制御信号によって出力トランジスタがオン/オフ制御される。これより、駆動回路4から出力される電流駆動信号OUT1、OUT2及びOUT3によって、駆動コイル5a、5b及び5cに順次駆動電流が供給される。この駆動コイル5a、5b及び5cに供給される駆動電流が順次切換えられることによりモータが回転する。
具体的には、図6の真理値表に示すように、例えば、ホール信号HIN1、HIN3がHレベルであって、ホール信号HIN2がLレベルであると電流駆動信号OUT2からOUT1の方向へ駆動電流が供給される。そして、電流駆動信号OUT2に接続されたコイル5bからコイル5a、5b及び5cの中点Aを経由して電流駆動信号OUT1に接続されたコイル5aの方向に電流が流れる。次に、ホール信号HIN1がHレベルであって、ホール信号HIN2、HIN3がLレベルであると電流駆動信号OUT3からOUT1の方向へ駆動電流が切換え供給されと、電流駆動信号OUT3に接続されたコイル5cから中点Aを経由して電流駆動信号OUT1に接続されたコイル5aの方向に電流が流れる。
【0003】
なお、駆動コイル5a、5b及び5cは、位相が0°、120°、240°の位相位置にそれぞれ配されている。また、ホール素子で検出された差動信号HIN1+とHIN1−、HIN2+とHIN2−、HIN3+とHIN3−は、図5に示すようにそれぞれ位相が120°ずれた信号である。よって、コンパレータ2a、2b及び2cによって処理されたホール信号HIN1、HIN2及びHIN3もそれぞれ位相が120°ずれた信号である。
【0004】
また、電流駆動信号OUT1、OUT2、OUT3からコイル5a、5b、5cに供給される駆動電流は、図6の真理値表に示すように、ホール信号HIN1、HIN2、HIN3のいずれかの信号のレベルが変化する位相が60°毎に、順次切換えられている。即ち、図5に示すホール素子で検出された差動信号HIN1+とHIN1−、HIN2+とHIN2−、HIN3+とHIN3−のそれぞれの何れかの傾斜が大きいゼロクロス点で、電流駆動信号OUT1、OUT2、OUT3の変化量が最も大きくなり、電源等に大きなノイズが発生するのである。このゼロクロス点で大きなノイズがあるとホール素子が誤動作を起したり、ホール素子又はコンパレータの出力信号にノイズが重畳されて、出力ロジック回路が誤動作を起すという問題が発生する。
【0005】
尚、ホール素子で検出出力される差動信号HIN1+とHIN1−、HIN2+とHIN2−、HIN3+とHIN3−は、一般的に、図5に示す傾斜が最も小さい点で100mVp−pの振幅である。また、コンパレータ2a、2b、2cの入力は、ヒステリシス入力となっているが、一般的には、このヒステリシス値は±15mV程度である。しかし、上述したゼロクロス点で発生するノイズは、そのヒステリシス値より大きいレベルとなる。そこで、従来においては、コンパレータ2a、2b、2cの出力と、ロジック回路3との間にそれぞれにフィルター回路6を設けて、ノイズを除去していた。
【0006】
図7は、従来のフィルター回路6の一例を示す図であり、このフィルター回路6が、出力HIN1に対するフィルター回路であって、信号HIN2、HIN3にも同じフィルター回路6が接続されるが、説明を簡単とするため信号HIN1のみ説明する。
図7に示すフィルター回路は、クロック信号MFCLKを用いて、コンパレータ2aから出力されたホール信号HIN1の信号レベルがクロック信号MFCLKの2サイクル分の周期以上安定して同じ状態(Hレベル又はLレベル)であることを判別し、その判別した結果の判別信号に応じてホール信号HIN1の信号レベルと同レベルの信号IN1Fが出力される。
【0007】
具体的に、コンパレータ2aの出力に接続されたフィルター回路の動作を説明する。図7において、クロック信号MFCLKは、例えば、500KHzの非同期のクロック信号である。
【0008】
まず、ホール信号HIN1が、クロックMFCLKに応じてDフリップフロップ16a、16b、16cに順次格納される。そして、ホール信号HIN1が、図8のウに示すようにLレベルからHレベルに遷移し、Dフリップフロップ16a、16b及び16cにホール信号HIN1のHレベルが順次格納されると図8のエに示すようにゲートAND1からHレベルの信号が出力される。そして、ゲートAND1から出力されるHレベルの信号がクロックMFCLKの立下りに応じてDフリップフロップ17に格納されるとともに、図8のカに示すようにDフリップフロップ17のQ出力から出力される信号がLレベルからHレベルに遷移する。これより、Dフリップフロップ17のQ出力信号の立ち上りに応じてDフリップフロップ19では、電源に接続されるデータ入力DのHレベルを格納するとともに、その格納された値のHレベルが図8のキに示すように信号IN1FとしてQ出力から出力される。この信号IN1Fが、図4の出力ロジック回路3に入力されるのである。
【0009】
なお、図8のイに示すように、ホール信号HIN1のHレベルがDフリップフロップ16a、16b及び16cに順次格納されるクロック信号MFCLKの2サイクル分以上、つまり、4μS以上安定した状態が保持されると、ゲートAND1からHレベルが出力される。
【0010】
また、図8のウに示すようにホール信号HIN1が、HベルからLベルに遷移し、Dフリップフロップ16a、16b、16cにホール信号HIN1のLレベルが順次格納されると、図8のオに示すようにゲートAND2から信号がHレベルとして出力される。そして、ゲートAND2から出力されたHレベルの信号が、クロックMFCLKの立下りに応じてDフリップフロップ18で格納されると、その格納されたLレベルの値がQX出力から出力される。これより、Dフリップフロップ18のQX出力のLレベルに応じて、ゲートAND3では出力信号RDがLレベルとして出力される。そして、ゲートAND3の出力信号のLレベルに応じてDフリップフロップ19はリセットされ、Q出力から信号IN1FがLレベルとして出力される。
【0011】
上述の如く、ホール信号HIN1が図8に示すようにクロックMFCLKの2クロック分である4μS以上の期間、安定して同じレベル(Hレベル又はLレベル)であるとホール信号HIN1の信号レベルが信号IN1Fとして出力されるので、4μSより短い幅のホール信号HIN1のレベルがノイズとして除去される。
【0012】
なお、上述の説明はホール信号HIN1で説明したが、ホール信号HIN2及びHIN3においても同一構成のフィルター回路が接続され、同様に4μSより短い幅のノイズが除去される。
【0013】
【発明が解決しようとする課題】
しかし、3相のホール信号HIN1、HIN2及びHIN3のそれぞれにフィルターを付加すると、フィルター回路が3個必要となり、素子数が大幅に増加してしまう。
【0014】
このため、本発明の課題は、素子数の増加を抑えて、簡単な構成のフィルター回路を提供することを目的とする。
【0015】
【課題を解決するための手段】
本発明は、上述した点に鑑みて、創作されたものであり、その特徴とするところは、3相モータの回転位置検出信号に応じて3相合成信号を発生する合成信号発生手段と、クロック信号に応じて前記合成信号が安定したことを判別するとともに、前記回転位置検出信号のサンプリングタイミング信号を発生するタイミング信号発生手段と、前記サンプリングタイミング信号に応じて前記回転位置検出信号を格納出力する信号保持手段とを備えることを特徴とする。
【0016】
また、前記回転位置検出信号はホール素子によって発生される3相のホール信号であることを特徴とする。
【0017】
更に、前記回転位置検出信号はホールICによって検出された回転子の位置を示す信号であることを特徴とする。
【0018】
また、前記回転位置検出信号はモータの逆起電圧のゼロクロスに応じて回転子の位置を検出した信号であることを特徴とする。
【0019】
更に、前記3相合成信号は互いに120°位相が異なる3相の回転位置検出信号に基づいて60°の位相周期でレベルが変化する信号であることを特徴とする。
【0020】
本発明によれば、3相のホール信号を合成した3相合成パルス信号を用いてホール信号HIN1、HIN2及びHIN3をサンプリングするフィルター構成としたので、一つのフィルター回路で3相のホール信号のいずれかにノイズが入った場合でも出力ロジック回路にはノイズを伝えないフィルター効果が得られる。また、フィルター回路が一つで済むので、従来の3相のホール信号それぞれにフィルター回路を設ける場合に比べ、素子数の増加が従来のほぼ3分の1で済む。
【0021】
【発明の実施の形態】
本発明の詳細を図面に従って具体的に説明する。図1は本発明のフィルター回路の構成を示す図である。図2は図1のフィルター回路4の各部の信号波形を示す図である。図3は図1の3相合成パルス発生回路3の3相合成パルス信号の波形を示す図である。
【0022】
図1において、1はDフリップフロップであって、クロック信号MCLKを分周し、その分周した信号がフィルター動作に用いるタイミングクロック信号MFCLKとして出力される。尚、クロック信号MCLKは、例えば、1MHzの非同期のクロック信号である。そして、タイミングクロック信号MFCLKは、クロック信号MCLKが分周された500KHzのタイミングクロック信号である。尚、タイミングクロック信号MFCLKの500KHzは、フィルター回路4のフィルター動作に用いるクロック信号であり、除去するノイズの幅の最大値が決まるものであり、フィルター特性に依存する周波数である。
【0023】
2は第1レジスタ回路であって、Dフリップフロップ21、22、23から成り、ホール信号HIN1、HIN2及びHIN3がクロック信号MFCLKの立ち上りに応じて格納される。そして、その格納されたホール信号HIN1、HIN2及びHIN3のレベル値が第2のホール信号IN1S、IN2S及びIN3Sとして出力される。この第1レジスタ回路2は、ホール信号HIN1、HIN2及びHIN3をフィルター処理に用いるサンプリングクロック信号MFCLKとの同期化のために設けられている。また、この第1レジスタ回路2では、ホール信号HIN1、HIN2及びHIN3がタイミングクロック信号MFCLKの立ち上りで格納されるため、タイミングクロック信号MFCLKの1サイクル分である2μ以下の幅のノイズがある程度除去される。
【0024】
3は3相合成信号発生回路であって、ゲートOR31、32、及び33とゲートAND34とから成る。ゲートOR31は、第2のホール信号IN1S及びIN2Sが入力され、信号IN1S及びIN2Sの少なくとも何れか一方がHレベルであると、出力信号がHレベルとして出力される。ゲートOR32は、第2のホール信号IN2S及びIN3Sが入力され、信号IN2S及び信号IN3Sの少なくとも何れか一方がHレベルであると、出力信号がHレベルとして出力される。ゲートOR33は、第2のホール信号IN1S及びIN3Sが入力され、信号IN1S及び信号IN3Sの少なくとも何れか一方がHレベルであると、出力信号がHレベルとして出力される。そして、ゲートAND34は、ゲートOR31、32及び33が入力され、ゲートOR31、32及び33の出力信号が全てHレベルであると、出力信号HPがHレベルとして出力される。この3相合成信号発生回路3は、図3に示すように第2のホール信号IN1S、IN2S及びIN3Sの何れか2つの信号がHレベルであると、図3のケに示すように3相合成パルス信号HPがHレベルとして出力される。
【0025】
4はフィルター回路であって、Dフリップフロップ41、42、43、44、45とゲートAND1、AND2、OR1とから成る。Dフリップフロップ41、42及び43では、タイミングクロック信号MFCLKの立下りに応じて3相合成パルス信号HPが順次格納される。ゲートAND1では、Dフリップフロップ41、42及び43に順次格納された3相合成パルス信号HPの値が全てHレベルであるとDフリップフロップ41、42及び43のQ出力がHレベルとなるので、出力信号AAがHレベルとして出力される。ゲートAND2では、Dフリップフロップ41、42及び43に順次格納された3相合成パルス信号HPの値が全てLレベルであるとDフリップフロップ41、42及び43のQX出力がHレベルとなるので、出力信号ABがHレベルとして出力される。
Dフリップフロップ44では、ゲートAND1の出力信号AAがクロック信号MCLKの立下りに応じて格納され、その格納された信号AAの値がQ出力から出力信号DAとして出力される。Dフリップフロップ45では、ゲートAND2の出力信号ABがクロック信号MCLKの立下りに応じて格納され、その格納された信号ABの値がQ出力から出力信号DBとして出力される。そして、ゲートOR1では、信号DA及びDBに応じてサンプリングクロック信号SPCLKが出力される。
【0026】
5は第2レジスタ回路であって、Dフリップフロップ51、52、53から成り、サンプリングクロック信号SPCLKの立ち上りに応じて第2のホール信号IN1S、IN2S及びIN3Sが格納されるとともに、その格納されたホール信号IN1S、IN2S及びIN3Sの値が位置検出信号IN1F、IN2F及びIN3Fとして出力される。
【0027】
次に、3相合成信号発生回路3の動作を図3を用いて具体的に説明する。まず、第1レジスタ回路2では、ホール信号HIN1、HIN2及びHIN3がタイミングクロック信号MFCLKの立ち上りによって格納されるとともに、第2のホール信号IN1S、IN2S及びIN3Sとして出力される。そして、図3のカ、キ及びクに示すように期間T1で、信号IN1S及びIN3SがHレベル、信号IN2SがLレベルであると信号IN1Sが入力されるORゲート31及び33では、信号IN1SのHレベルに応じて出力信号がHレベルとして出力され、また、信号IN3Sが入力されるORゲート32及び33では、信号IN3SのHレベルに応じて出力信号がHレベルとして出力される。よって、ORゲート31、32及び33の出力がHレベルとなり、ANDゲート34では、出力信号HPがHレベルとして出力される。
【0028】
そして、図3のカ、キ及びクに示すように期間T2で、信号IN3SのみがLレベルに変化すると、信号IN1Sが入力されるORゲート31及び33では、信号IN1SのHレベルに応じて出力信号がHレベルとして継続出力されるが、信号IN2S及びIN3Sが入力されるORゲート33では、信号IN2S及びIN3SのLレベルに応じて出力信号がLレベルとして出力される。よって、ANDゲート34では、出力信号HPがLレベルとして出力される。このように、互いに位相が120ーずれた3相のホール信号に対応した60ーの位相毎に信号のレベルが変化する3相合成パルス信号HPが3相合成信号発生回路3によって発生される。
【0029】
次に、フィルター回路4の動作を図3を用いて具体的に説明する。3相合成パルス信号HPがDフリップフロップ41、42及び43にクロック信号MFCLKの立下りに応じて順次格納される。そして、図3のウに示すように3相合成パルス信号HPがクロック信号MFCLKの2サイクル分以上の期間においてHレベルで安定しているとDフリップフロップ41、42及び43のQ出力から出力される信号が全てHレベルとして出力される。そして、ゲートAND1では、そのDフリップフロップ41、42及び43の全てのQ出力から出力されるHレベルの信号に応じて図3のエに示すように出力信号AAがHレベルとして出力される。そして、Hレベルの信号AAがクロック信号MCLKの立下りに応じてDフリップフロップ44に格納されるとともに、出力信号DAがHレベルとして出力される。これより、ゲートOR1では、信号DAのHレベルに応じて図3のクに示すようにサンプリングクロック信号SPCLKがLレベルからHレベルに遷移する。
【0030】
この出力信号SPCLKが、第2レジスタ回路5を構成するDフリップフロップ51、52及び53のクロック入力に接続されている。そして、信号SPCLKの立ち上りに応じて、第2レジスタ回路5では、ホール入力信号IN1S、IN2S及びIN3Sが格納されると共に、その格納された値が位置検出信号IN1F、IN2F及びIN3Fとして出力される。
【0031】
ところで、図2のウに示すように、3相合成パルス信号HPがHレベルからLレベルに遷移するときにノイズが入ると、その3相合成パルス信号HPがDフリップフロップ41、42及び43にクロック信号MFCLKの立下りに応じて順次格納されても、Dフリップフロップ41、42及び43のQ出力から出力される出力信号が全てLレベルとならず、よって、ゲートAND1及びAND2では、図2のエ、オに示すように信号AA及びABがLレベルとして出力される。従って、Dフリップフロップ44、45では、図2のカ、キに示すように信号DA、DBがLレベルとして出力される。これより、ゲートOR1では、信号DA、DBのLレベルによって、出力信号SPCLKがLレベルとして出力されるので、第2レジスタ回路5では、第2ホール信号IN1S、IN2S及びIN3Sが格納されず、ホール信号のノイズが図4の出力ロジック回路3に伝わることがない。
【0032】
本発明の実施形態の特徴とするところは、ホール信号HIN1、HIN2及びHIN3を用いて3相合成パルス信号HPを生成する3相合成信号発生回路を備え、3相合成パルス信号HPをフィルター回路に入力フィルター処理し、そのノイズが除去された信号の変化タイミングでホール信号をモータ回路の出力ロジック回路へ伝えるようにしたことにある。
【0033】
ホール信号HIN1、HIN2及びHIN3は、図5に示すように互いに120°位相がずれた信号であり、また、図6の真理値表に示すように駆動電流の切換えタイミングは、そのホール信号HIN1、HIN2及びHIN3の何れかのレベルが変化するホール信号の位相差の半分である60°の位相に相当する周期である。よって、この60°の位相に相当する周期毎にホール信号がサンプリングされれば良いことが判る。そして、互いに位相が120°ずれた3相のホール信号に対応した60°の位相毎に信号のレベルが変化する3相合成パルス信号HPが3相合成信号発生回路によって発生されるのである。
【0034】
このように、3相のホール信号より3相合成パルス信号HPを作成し、その3相合成パルス信号HPが変化した後、信号HPが安定して同じレベルであることを検出して、その検出結果に応じてホール信号HIN1、HIN2及びHIN3の信号が出力ロジック回路へ伝えるようにしたので、一つのフィルター回路を備えるだけで、ホール信号の何れかにノイズが入った場合でも、出力ロジック回路には確実にノイズを伝えないという効果が得られる。
【0035】
なお、上述の3相合成パルス信号HPは、フィルターされていないホール信号を用いて作成されているので、3相合成パルス信号HPにも3相のホール入力信号のそれぞれに入ったノイズが全て重畳されている。従って、3相合成パルス信号HPのレベルの変化が安定したことを検出して、この検出タイミングによってホール信号をサンプリング出力することにより、図4に示すモータ回路のロジック回路3にノイズを伝えないというフィルター回路を構成した。
【0036】
なお、実施例の説明では、3相合成パルス信号HPを作成する合成信号作成回路は、ホール信号の何れか2つの信号がHレベルであることを判別することによって作成したが、図3及び図5から明らかなように何れか2つの信号がLレベルであることを判別して作成しても良く、また、3相合成パルス信号の極性が逆極性であっても良い。
【0037】
また、フィルター回路によって除去したいノイズの最大幅は、サンプリングクロック信号MFCLKの周期を変更することで対応できる。
【0038】
なお、本実施例のフィルター回路を用いて、ホール信号HIN1、HIN2及びHIN3のノイズ除去されたホール信号である位置検出信号IN1F、IN2F及びIN3Fが出力ロジック回路3までに伝達されるまでの時間は、クロック信号MFCLKの略3サイクル分の遅延量である10μS程度遅延するが、ホール信号の周期は、一般的には、早くとも2KHz(0.5mS)程度であるので、フィルター処理による遅延量は問題とならない。
【0039】
このように本発明は、3相のホール信号より3相合成パルス信号HPを作成し、3相合成パルス信号をフィルター回路に入力するので、フィルター回路が一つで済み、従来の3相のホール信号それぞれに対してフィルター回路を備える構成に比べ、素子数の増加が従来のほぼ3分の1で済む。
【0040】
なお、本発明は、3相のモータの位置検出信号を合成した3相合成パルスで説明したが、位置検出信号を用いてモータの駆動電流の切換え制御を行う駆動回路において、位置検出信号から駆動電流の切換えタイミングで信号レベルが変化する合成パルス信号を作成できるものであれば、他の多相のモータに対しても適用することができることはいうまでもない。
【0041】
【発明の効果】
上述の如く、本発明によれば、3相のホール信号を合成した3相合成パルス信号を作成し、その作成した3相合成パルス信号をフィルター処理するフィルター構成としたので、一つのフィルター回路で3相のホール信号のいずれかにノイズが入った場合でも出力ロジック回路にはノイズを伝えないフィルター効果を奏する。
【0042】
また、フィルター回路が一つで済むので、従来の3相のホール信号それぞれにフィルター回路の設ける場合に比べ、素子数の増加が従来の略3分の1で済むという有利な効果が得られる。
【図面の簡単な説明】
【図1】本発明の3相ホール信号のノイズフィルター回路の構成を示す図である。
【図2】本発明の3相合成パルス信号HPを説明するための波形図である。
【図3】本発明のフィルター回路4の各部の信号波形図である。
【図4】本発明に用いたモータ回路の一例を示す図である。
【図5】図4のホール信号を説明するための波形図である。
【図6】図4のモータの駆動信号の真理値表を示す図である。
【図7】従来の一つのホール信号に用いるフィルター回路の一例を示す図である。
【図8】図7のフィルター回路の各部の信号波形図である。
【符号の説明】
2 第1レジスタ回路
3 3相合成信号発生回路
4 フィルター回路
5 第2レジスタ回路
Claims (8)
- 3相モータの回転位置検出信号に応じて3相合成信号を発生する合成信号発生手段と、
フィルター特性に応じた周波数のタイミングクロック信号の所定サイクル以上の期間において前記3相合成信号が安定したことを判別すると、前記回転位置検出信号のサンプリングタイミング信号を発生するタイミング信号発生手段と、
前記サンプリングタイミング信号に応じて前記回転位置検出信号を格納出力する信号保持手段とを備えることを特徴とするフィルター回路。 - 前記タイミング信号発生手段は、第1のDフリップフロップ、第2のDフリップフロップ及び第3のDフリップフロップを含んで構成され、
前記3相合成信号は、前記タイミングクロック信号に応じて、前記第1乃至3のDフリップフロップに順次格納され、
前記第1乃至第3のDフリップフロップの各出力に応じて、前記3相合成信号が安定したことが判別されることと特徴とする請求項1記載のフィルター回路。 - 前記タイミング信号発生手段は、前記第1乃至第3のDフリップ信号の各出力が全てHレベルであることを判別する第1のゲートANDと、前記第1乃至第3のDフリップ信号の各出力が全てLレベルであることを判別する第2のゲートANDと、含んで構成され、
前記サンプリングタイミング信号は、前記第1及び第2のゲートANDの出力に応じて発生されることを特徴とする請求項2に記載のフィルター回路。 - 前記タイミングクロック信号は、クロック信号が分周された信号であり、
前記サンプルタイミング信号は、前記クロック信号のタイミングに応じて発生されることを特徴とする請求項3に記載にフィルター回路。 - 前記回転位置検出信号はホール素子によって発生される3相のホール信号であることを特徴とする請求項1〜4のいずれかに記載のフィルター回路。
- 前記回転位置検出信号はホールICによって検出された回転子の位置を示す信号であることを特徴とする請求項1〜4のいずれかに記載のフィルター回路。
- 前記回転位置検出信号はモータの逆起電圧のゼロクロスに応じて回転子の位置を検出した信号であることを特徴とする請求項1〜4のいずれかに記載のフィルター回路。
- 前記3相合成信号は互いに120°位相が異なる3相の回転位置検出信号に基づいて60°の位相周期でレベルが変化する信号であることを特徴とする請求項5〜7のいずれかに記載のフィルター回路。
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