JP2003116296A

JP2003116296A - フィルター回路

Info

Publication number: JP2003116296A
Application number: JP2001310170A
Authority: JP
Inventors: Kouichirou Ougino; 広一郎扇野; Kohei Sakurazawa; 康平櫻澤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-10-05
Filing date: 2001-10-05
Publication date: 2003-04-18
Anticipated expiration: 2021-10-05
Also published as: JP4243052B2

Abstract

(57)【要約】【課題】モータの位置検出信号を用いて、モータの駆
動信号を発生するモータ回路において、位置検出信号の
ノイズを除去するフィルター回路の素子数を低減するこ
とを目的とする。【解決手段】３相合成信号発生回路を備え、モータの
回転位置を検出する３相の位置検出信号に応じて３相合
成パルス信号ＨＰを作成する。そして、３相合成パルス
信号ＨＰの値が変化した後、その３相合成パルスが所定
時間以上同じ値であることを判定して、３相の位置検出
信号がモータ回路の出力ロジック回路へ伝わるようにし
た。これにより、一つのフィルター回路で３相のホール
信号の何れかにノイズが入っても出力ロジック回路へノ
イズを伝えないというフィルター効果を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、モータの回転子位
置検出手段の位置検出信号を用いてモータ駆動信号を発
生するモータ駆動回路に関し、特に、位置検出信号のノ
イズを除去するフィルター回路に関する。

【０００２】

【従来の技術】図４は、モータ回路の一例を示す図であ
る。図４において、１ａ、１ｂ、１ｃはホール素子であ
って、モータの回転子の位置が検出されて、その検出出
力された信号がＨＩＮ１＋とＨＩＮ１−、ＨＩＮ２＋と
ＨＩＮ２−、ＨＩＮ３＋とＨＩＮ３−として出力され
る。なお、ホール素子から出力される信号は、差動信号
となっていて、例えば、ホール素子１ａから出力される
差動信号がＨＩＮ１＋、ＨＩＮ１−である。２ａ、２
ｂ、２ｃはコンパレータであって、信号ＨＩＮ１＋とＨ
ＩＮ１−、ＨＩＮ２＋とＨＩＮ２−、ＨＩＮ３＋とＨＩ
Ｎ３−がそれぞれ処理され、その処理された信号がホー
ル信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３として出力され
る。３は出力ロジック回路３であって、ホール信号ＨＩ
Ｎ１、ＨＩＮ２及びＨＩＮ３に応じた制御信号が出力さ
れる。４は駆動回路であって、出力トランジスタから成
り、出力ロジック回路３から出力される制御信号によっ
て出力トランジスタがオン／オフ制御される。これよ
り、駆動回路４から出力される電流駆動信号ＯＵＴ１、
ＯＵＴ２及びＯＵＴ３によって、駆動コイル５ａ、５ｂ
及び５ｃに順次駆動電流が供給される。この駆動コイル
５ａ、５ｂ及び５ｃに供給される駆動電流が順次切換え
られることによりモータが回転する。具体的には、図６
の真理値表に示すように、例えば、ホール信号ＨＩＮ
１、ＨＩＮ３がＨレベルであって、ホール信号ＨＩＮ２
がＬレベルであると電流駆動信号ＯＵＴ２からＯＵＴ１
の方向へ駆動電流が供給される。そして、電流駆動信号
ＯＵＴ２に接続されたコイル５ｂからコイル５ａ、５ｂ
及び５ｃの中点Ａを経由して電流駆動信号ＯＵＴ１に接
続されたコイル５ａの方向に電流が流れる。次に、ホー
ル信号ＨＩＮ１がＨレベルであって、ホール信号ＨＩＮ
２、ＨＩＮ３がＬレベルであると電流駆動信号ＯＵＴ３
からＯＵＴ１の方向へ駆動電流が切換え供給されと、電
流駆動信号ＯＵＴ３に接続されたコイル５ｃから中点Ａ
を経由して電流駆動信号ＯＵＴ１に接続されたコイル５
ａの方向に電流が流れる。

【０００３】なお、駆動コイル５ａ、５ｂ及び５ｃは、
位相が０°、１２０°、２４０°の位相位置にそれぞれ
配されている。また、ホール素子で検出された差動信号
ＨＩＮ１＋とＨＩＮ１−、ＨＩＮ２＋とＨＩＮ２−、Ｈ
ＩＮ３＋とＨＩＮ３−は、図５に示すようにそれぞれ位
相が１２０°ずれた信号である。よって、コンパレータ
２ａ、２ｂ及び２ｃによって処理されたホール信号ＨＩ
Ｎ１、ＨＩＮ２及びＨＩＮ３もそれぞれ位相が１２０°
ずれた信号である。

【０００４】また、電流駆動信号ＯＵＴ１、ＯＵＴ２、
ＯＵＴ３からコイル５ａ、５ｂ、５ｃに供給される駆動
電流は、図６の真理値表に示すように、ホール信号ＨＩ
Ｎ１、ＨＩＮ２、ＨＩＮ３のいずれかの信号のレベルが
変化する位相が６０°毎に、順次切換えられている。即
ち、図５に示すホール素子で検出された差動信号ＨＩＮ
１＋とＨＩＮ１−、ＨＩＮ２＋とＨＩＮ２−、ＨＩＮ３
＋とＨＩＮ３−のそれぞれの何れかの傾斜が大きいゼロ
クロス点で、電流駆動信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ
３の変化量が最も大きくなり、電源等に大きなノイズが
発生するのである。このゼロクロス点で大きなノイズが
あるとホール素子が誤動作を起したり、ホール素子又は
コンパレータの出力信号にノイズが重畳されて、出力ロ
ジック回路が誤動作を起すという問題が発生する。

【０００５】尚、ホール素子で検出出力される差動信号
ＨＩＮ１＋とＨＩＮ１−、ＨＩＮ２＋とＨＩＮ２−、Ｈ
ＩＮ３＋とＨＩＮ３−は、一般的に、図５に示す傾斜が
最も小さい点で１００ｍＶｐ−ｐの振幅である。また、
コンパレータ２ａ、２ｂ、２ｃの入力は、ヒステリシス
入力となっているが、一般的には、このヒステリシス値
は±１５ｍＶ程度である。しかし、上述したゼロクロス
点で発生するノイズは、そのヒステリシス値より大きい
レベルとなる。そこで、従来においては、コンパレータ
２ａ、２ｂ、２ｃの出力と、ロジック回路３との間にそ
れぞれにフィルター回路６を設けて、ノイズを除去して
いた。

【０００６】図７は、従来のフィルター回路６の一例を
示す図であり、このフィルター回路６が、出力ＨＩＮ１
に対するフィルター回路であって、信号ＨＩＮ２、ＨＩ
Ｎ３にも同じフィルター回路６が接続されるが、説明を
簡単とするため信号ＨＩＮ１のみ説明する。図７に示す
フィルター回路は、クロック信号ＭＦＣＬＫを用いて、
コンパレータ２ａから出力されたホール信号ＨＩＮ１の
信号レベルがクロック信号ＭＦＣＬＫの２サイクル分の
周期以上安定して同じ状態（Ｈレベル又はＬレベル）で
あることを判別し、その判別した結果の判別信号に応じ
てホール信号ＨＩＮ１の信号レベルと同レベルの信号Ｉ
Ｎ１Ｆが出力される。

【０００７】具体的に、コンパレータ２ａの出力に接続
されたフィルター回路の動作を説明する。図７におい
て、クロック信号ＭＦＣＬＫは、例えば、５００ＫＨｚ
の非同期のクロック信号である。

【０００８】まず、ホール信号ＨＩＮ１が、クロックＭ
ＦＣＬＫに応じてＤフリップフロップ１６ａ、１６ｂ、
１６ｃに順次格納される。そして、ホール信号ＨＩＮ１
が、図８のウに示すようにＬレベルからＨレベルに遷移
し、Ｄフリップフロップ１６ａ、１６ｂ及び１６ｃにホ
ール信号ＨＩＮ１のＨレベルが順次格納されると図８の
エに示すようにゲートＡＮＤ１からＨレベルの信号が出
力される。そして、ゲートＡＮＤ１から出力されるＨレ
ベルの信号がクロックＭＦＣＬＫの立下りに応じてＤフ
リップフロップ１７に格納されるとともに、図８のカに
示すようにＤフリップフロップ１７のＱ出力から出力さ
れる信号がＬレベルからＨレベルに遷移する。これよ
り、Ｄフリップフロップ１７のＱ出力信号の立ち上りに
応じてＤフリップフロップ１９では、電源に接続される
データ入力ＤのＨレベルを格納するとともに、その格納
された値のＨレベルが図８のキに示すように信号ＩＮ１
ＦとしてＱ出力から出力される。この信号ＩＮ１Ｆが、
図４の出力ロジック回路３に入力されるのである。

【０００９】なお、図８のイに示すように、ホール信号
ＨＩＮ１のＨレベルがＤフリップフロップ１６ａ、１６
ｂ及び１６ｃに順次格納されるクロック信号ＭＦＣＬＫ
の２サイクル分以上、つまり、４μＳ以上安定した状態
が保持されると、ゲートＡＮＤ１からＨレベルが出力さ
れる。

【００１０】また、図８のウに示すようにホール信号Ｈ
ＩＮ１が、ＨベルからＬベルに遷移し、Ｄフリップフロ
ップ１６ａ、１６ｂ、１６ｃにホール信号ＨＩＮ１のＬ
レベルが順次格納されると、図８のオに示すようにゲー
トＡＮＤ２から信号がＨレベルとして出力される。そし
て、ゲートＡＮＤ２から出力されたＨレベルの信号が、
クロックＭＦＣＬＫの立下りに応じてＤフリップフロッ
プ１８で格納されると、その格納されたＬレベルの値が
ＱＸ出力から出力される。これより、Ｄフリップフロッ
プ１８のＱＸ出力のＬレベルに応じて、ゲートＡＮＤ３
では出力信号ＲＤがＬレベルとして出力される。そし
て、ゲートＡＮＤ３の出力信号のＬレベルに応じてＤフ
リップフロップ１９はリセットされ、Ｑ出力から信号Ｉ
Ｎ１ＦがＬレベルとして出力される。

【００１１】上述の如く、ホール信号ＨＩＮ１が図８に
示すようにクロックＭＦＣＬＫの２クロック分である４
μＳ以上の期間、安定して同じレベル（Ｈレベル又はＬ
レベル）であるとホール信号ＨＩＮ１の信号レベルが信
号ＩＮ１Ｆとして出力されるので、４μＳより短い幅の
ホール信号ＨＩＮ１のレベルがノイズとして除去され
る。

【００１２】なお、上述の説明はホール信号ＨＩＮ１で
説明したが、ホール信号ＨＩＮ２及びＨＩＮ３において
も同一構成のフィルター回路が接続され、同様に４μＳ
より短い幅のノイズが除去される。

【００１３】

【発明が解決しようとする課題】しかし、３相のホール
信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３のそれぞれにフィ
ルターを付加すると、フィルター回路が３個必要とな
り、素子数が大幅に増加してしまう。

【００１４】このため、本発明の課題は、素子数の増加
を抑えて、簡単な構成のフィルター回路を提供すること
を目的とする。

【００１５】

【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、その特徴とするところ
は、３相モータの回転位置検出信号に応じて３相合成信
号を発生する合成信号発生手段と、クロック信号に応じ
て前記合成信号が安定したことを判別するとともに、前
記回転位置検出信号のサンプリングタイミング信号を発
生するタイミング信号発生手段と、前記サンプリングタ
イミング信号に応じて前記回転位置検出信号を格納出力
する信号保持手段とを備えることを特徴とする。

【００１６】また、前記回転位置検出信号はホール素子
によって発生される３相のホール信号であることを特徴
とする。

【００１７】更に、前記回転位置検出信号はホールＩＣ
によって検出された回転子の位置を示す信号であること
を特徴とする。

【００１８】また、前記回転位置検出信号はモータの逆
起電圧のゼロクロスに応じて回転子の位置を検出した信
号であることを特徴とする。

【００１９】更に、前記３相合成信号は互いに１２０°
位相が異なる３相の回転位置検出信号に基づいて６０°
の位相周期でレベルが変化する信号であることを特徴と
する。

【００２０】本発明によれば、３相のホール信号を合成
した３相合成パルス信号を用いてホール信号ＨＩＮ１、
ＨＩＮ２及びＨＩＮ３をサンプリングするフィルター構
成としたので、一つのフィルター回路で３相のホール信
号のいずれかにノイズが入った場合でも出力ロジック回
路にはノイズを伝えないフィルター効果が得られる。ま
た、フィルター回路が一つで済むので、従来の３相のホ
ール信号それぞれにフィルター回路を設ける場合に比
べ、素子数の増加が従来のほぼ３分の１で済む。

【００２１】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のフィルター回路の構成を
示す図である。図２は図１の３相合成パルス発生回路３
の３相合成パルス信号の波形を示す図である。図３は図
１のフィルター回路４の各部の信号波形を示す図であ
る。

【００２２】図１において、１はＤフリップフロップで
あって、クロック信号ＭＣＬＫを分周し、その分周した
信号がフィルター動作に用いるタイミングクロック信号
ＭＦＣＬＫとして出力される。尚、クロック信号ＭＣＬ
Ｋは、例えば、１ＭＨｚの非同期のクロック信号であ
る。そして、タイミングクロック信号ＭＦＣＬＫは、ク
ロック信号ＭＣＬＫが分周された５００ＫＨｚのタイミ
ングクロック信号である。尚、タイミングクロック信号
ＭＦＣＬＫの５００ＫＨｚは、フィルター回路４のフィ
ルター動作に用いるクロック信号であり、除去するノイ
ズの幅の最大値が決まるものであり、フィルター特性に
依存する周波数である。

【００２３】２は第１レジスタ回路であって、Ｄフリッ
プフロップ２１、２２、２３から成り、ホール信号ＨＩ
Ｎ１、ＨＩＮ２及びＨＩＮ３がクロック信号ＭＦＣＬＫ
の立ち上りに応じて格納される。そして、その格納され
たホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３のレベル
値が第２のホール信号ＩＮ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓ
として出力される。この第１レジスタ回路２は、ホール
信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３をフィルター処理
に用いるサンプリングクロック信号ＭＦＣＬＫとの同期
化のために設けられている。また、この第１レジスタ回
路２では、ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３
がタイミングクロック信号ＭＦＣＬＫの立ち上りで格納
されるため、タイミングクロック信号ＭＦＣＬＫの１サ
イクル分である２μ以下の幅のノイズがある程度除去さ
れる。

【００２４】３は３相合成信号発生回路であって、ゲー
トＯＲ３１、３２、及び３３とゲートＡＮＤ３４とから
成る。ゲートＯＲ３１は、第２のホール信号ＩＮ１Ｓ及
びＩＮ２Ｓが入力され、信号ＩＮ１Ｓ及びＩＮ２Ｓの少
なくとも何れか一方がＨレベルであると、出力信号がＨ
レベルとして出力される。ゲートＯＲ３２は、第２のホ
ール信号ＩＮ２Ｓ及びＩＮ３Ｓが入力され、信号ＩＮ２
Ｓ及び信号ＩＮ３Ｓの少なくとも何れか一方がＨレベル
であると、出力信号がＨレベルとして出力される。ゲー
トＯＲ３３は、第２のホール信号ＩＮ１Ｓ及びＩＮ３Ｓ
が入力され、信号ＩＮ１Ｓ及び信号ＩＮ３Ｓの少なくと
も何れか一方がＨレベルであると、出力信号がＨレベル
として出力される。そして、ゲートＡＮＤ３４は、ゲー
トＯＲ３１、３２及び３３が入力され、ゲートＯＲ３
１、３２及び３３の出力信号が全てＨレベルであると、
出力信号ＨＰがＨレベルとして出力される。この３相合
成信号発生回路３は、図２に示すように第２のホール信
号ＩＮ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓの何れか２つの信号
がＨレベルであると、図２のケに示すように３相合成パ
ルス信号ＨＰがＨレベルとして出力される。

【００２５】４はフィルター回路であって、Ｄフリップ
フロップ４１、４２、４３、４４、４５とゲートＡＮＤ
１、ＡＮＤ２、ＯＲ１とから成る。Ｄフリップフロップ
４１、４２及び４３では、タイミングクロック信号ＭＦ
ＣＬＫの立下りに応じて３相合成パルス信号ＨＰが順次
格納される。ゲートＡＮＤ１では、Ｄフリップフロップ
４１、４２及び４３に順次格納された３相合成パルス信
号ＨＰの値が全てＨレベルであるとＤフリップフロップ
４１、４２及び４３のＱ出力がＨレベルとなるので、出
力信号ＡＡがＨレベルとして出力される。ゲートＡＮＤ
２では、Ｄフリップフロップ４１、４２及び４３に順次
格納された３相合成パルス信号ＨＰの値が全てＬレベル
であるとＤフリップフロップ４１、４２及び４３のＱＸ
出力がＨレベルとなるので、出力信号ＡＢがＨレベルと
して出力される。Ｄフリップフロップ４４では、ゲート
ＡＮＤ１の出力信号ＡＡがクロック信号ＭＣＬＫの立下
りに応じて格納され、その格納された信号ＡＡの値がＱ
出力から出力信号ＤＡとして出力される。Ｄフリップフ
ロップ４５では、ゲートＡＮＤ２の出力信号ＡＢがクロ
ック信号ＭＣＬＫの立下りに応じて格納され、その格納
された信号ＡＢの値がＱ出力から出力信号ＤＢとして出
力される。そして、ゲートＯＲ１では、信号ＤＡ及びＤ
Ｂに応じてサンプリングクロック信号ＳＰＣＬＫが出力
される。

【００２６】５は第２レジスタ回路であって、Ｄフリッ
プフロップ５１、５２、５３から成り、サンプリングク
ロック信号ＳＰＣＬＫの立ち上りに応じて第２のホール
信号ＩＮ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓが格納されるとと
もに、その格納されたホール信号ＩＮ１Ｓ、ＩＮ２Ｓ及
びＩＮ３Ｓの値が位置検出信号ＩＮ１Ｆ、ＩＮ２Ｆ及び
ＩＮ３Ｆとして出力される。

【００２７】次に、３相合成信号発生回路３の動作を図
２を用いて具体的に説明する。まず、第１レジスタ回路
２では、ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３が
タイミングクロック信号ＭＦＣＬＫの立ち上りによって
格納されるとともに、第２のホール信号ＩＮ１Ｓ、ＩＮ
２Ｓ及びＩＮ３Ｓとして出力される。そして、図２の
カ、キ及びクに示すように期間Ｔ１で、信号ＩＮ１Ｓ及
びＩＮ３ＳがＨレベル、信号ＩＮ２ＳがＬレベルである
と信号ＩＮ１Ｓが入力されるＯＲゲート３１及び３３で
は、信号ＩＮ１ＳのＨレベルに応じて出力信号がＨレベ
ルとして出力され、また、信号ＩＮ３Ｓが入力されるＯ
Ｒゲート３２及び３３では、信号ＩＮ３ＳのＨレベルに
応じて出力信号がＨレベルとして出力される。よって、
ＯＲゲート３１、３２及び３３の出力がＨレベルとな
り、ＡＮＤゲート３４では、出力信号ＨＰがＨレベルと
して出力される。

【００２８】そして、図２のカ、キ及びクに示すように
期間Ｔ２で、信号ＩＮ３ＳのみがＬレベルに変化する
と、信号ＩＮ１Ｓが入力されるＯＲゲート３１及び３３
では、信号ＩＮ１ＳのＨレベルに応じて出力信号がＨレ
ベルとして継続出力されるが、信号ＩＮ２Ｓ及びＩＮ３
Ｓが入力されるＯＲゲート３３では、信号ＩＮ２Ｓ及び
ＩＮ３ＳのＬレベルに応じて出力信号がＬレベルとして
出力される。よって、ＡＮＤゲート３４では、出力信号
ＨＰがＬレベルとして出力される。このように、互いに
位相が１２０°ずれた３相のホール信号に対応した６０
°の位相毎に信号のレベルが変化する３相合成パルス信
号ＨＰが３相合成信号発生回路３によって発生される。

【００２９】次に、フィルター回路４の動作を図３を用
いて具体的に説明する。３相合成パルス信号ＨＰがＤフ
リップフロップ４１、４２及び４３にクロック信号ＭＦ
ＣＬＫの立下りに応じて順次格納される。そして、図３
のウに示すように３相合成パルス信号ＨＰがクロック信
号ＭＦＣＬＫの２サイクル分以上の期間においてＨレベ
ルで安定しているとＤフリップフロップ４１、４２及び
４３のＱ出力から出力される信号が全てＨレベルとして
出力される。そして、ゲートＡＮＤ１では、そのＤフリ
ップフロップ４１、４２及び４３の全てのＱ出力から出
力されるＨレベルの信号に応じて図３のエに示すように
出力信号ＡＡがＨレベルとして出力される。そして、Ｈ
レベルの信号ＡＡがクロック信号ＭＣＬＫの立下りに応
じてＤフリップフロップ４４に格納されるとともに、出
力信号ＤＡがＨレベルとして出力される。これより、ゲ
ートＯＲ１では、信号ＤＡのＨレベルに応じて図３のク
に示すように出力信号ＳＰＣＬＫがＬレベルからＨレベ
ルに遷移する。

【００３０】この出力信号ＳＰＣＬＫが、第２レジスタ
回路５を構成するＤフリップフロップ５１、５２及び５
３のクロック入力に接続されている。そして、信号ＳＰ
ＣＬＫの立ち上りに応じて、第２レジスタ回路５では、
ホール入力信号ＩＮ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓが格納
されると共に、その格納された値が位置検出信号ＩＮ１
Ｆ、ＩＮ２Ｆ及びＩＮ３Ｆとして出力される。

【００３１】ところで、図３のウに示すように、３相合
成パルス信号ＨＰがＨレベルからＬレベルに遷移すると
きにノイズが入ると、その３相合成パルス信号ＨＰがＤ
フリップフロップ４１、４２及び４３にクロック信号Ｍ
ＦＣＬＫの立下りに応じて順次格納されても、Ｄフリッ
プフロップ４１、４２及び４３のＱ出力から出力される
出力信号が全てＬレベルとならず、よって、ゲートＡＮ
Ｄ１及びＡＮＤ２では、図３のエ、オに示すように信号
ＡＡ及びＡＢがＬレベルとして出力される。従って、Ｄ
フリップフロップ４４、４５では、図３のカ、キに示す
ように信号ＤＡ、ＤＢがＬレベルとして出力される。こ
れより、ゲートＯＲ１では、信号ＤＡ、ＤＢのＬレベル
によって、出力信号ＳＰＣＬＫがＬレベルとして出力さ
れるので、第２レジスタ回路５では、第２ホール信号Ｉ
Ｎ１Ｓ、ＩＮ２Ｓ及びＩＮ３Ｓが格納されず、ホール信
号のノイズが図４の出力ロジック回路３に伝わることが
ない。

【００３２】本発明の実施形態の特徴とするところは、
ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３を用いて３
相合成パルス信号ＨＰを生成する３相合成信号発生回路
を備え、３相合成パルス信号ＨＰをフィルター回路に入
力フィルター処理し、そのノイズが除去された信号の変
化タイミングでホール信号をモータ回路の出力ロジック
回路へ伝えるようにしたことにある。

【００３３】ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ
３は、図５に示すように互いに１２０°位相がずれた信
号であり、また、図６の真理値表に示すように駆動電流
の切換えタイミングは、そのホール信号ＨＩＮ１、ＨＩ
Ｎ２及びＨＩＮ３の何れかのレベルが変化するホール信
号の位相差の半分である６０°の位相に相当する周期で
ある。よって、この６０°の位相に相当する周期毎にホ
ール信号がサンプリングされれば良いことが判る。そし
て、互いに位相が１２０°ずれた３相のホール信号に対
応した６０°の位相毎に信号のレベルが変化する３相合
成パルス信号ＨＰが３相合成信号発生回路によって発生
されるのである。

【００３４】このように、３相のホール信号より３相合
成パルス信号ＨＰを作成し、その３相合成パルス信号Ｈ
Ｐが変化した後、信号ＨＰが安定して同じレベルである
ことを検出して、その検出結果に応じてホール信号ＨＩ
Ｎ１、ＨＩＮ２及びＨＩＮ３の信号が出力ロジック回路
へ伝えるようにしたので、一つのフィルター回路を備え
るだけで、ホール信号の何れかにノイズが入った場合で
も、出力ロジック回路には確実にノイズを伝えないとい
う効果が得られる。

【００３５】なお、上述の３相合成パルス信号ＨＰは、
フィルターされていないホール信号を用いて作成されて
いるので、３相合成パルス信号ＨＰにも３相のホール入
力信号のそれぞれに入ったノイズが全て重畳されてい
る。従って、３相合成パルス信号ＨＰのレベルの変化が
安定したことを検出して、この検出タイミングによって
ホール信号をサンプリング出力することにより、図４に
示すモータ回路の出力ロジック回路１２にノイズを伝え
ないというフィルター回路を構成した。

【００３６】なお、実施例の説明では、３相合成パルス
信号ＨＰを作成する合成信号作成回路は、ホール信号の
何れか２つの信号がＨレベルであることを判別すること
によって作成したが、図２及び図５から明らかなように
何れか２つの信号がＬレベルであることを判別して作成
しても良く、また、３相合成パルス信号の極性が逆極性
であっても良い。

【００３７】また、フィルター回路によって除去したい
ノイズの最大幅は、サンプリングクロック信号ＭＦＣＬ
Ｋの周期を変更することで対応できる。

【００３８】なお、本実施例のフィルター回路を用い
て、ホール信号ＨＩＮ１、ＨＩＮ２及びＨＩＮ３のノイ
ズ除去されたホール信号である位置検出信号ＩＮ１Ｆ、
ＩＮ２Ｆ及びＩＮ３Ｆが出力ロジック回路３までに伝達
されるまでの時間は、クロック信号ＭＦＣＬＫの略３サ
イクル分の遅延量である１０μＳ程度遅延するが、ホー
ル信号の周期は、一般的には、早くとも２ＫＨｚ（０．
５ｍＳ）程度であるので、フィルター処理による遅延量
は問題とならない。

【００３９】このように本発明は、３相のホール信号よ
り３相合成パルス信号ＨＰを作成し、３相合成パルス信
号をフィルター回路に入力するので、フィルター回路が
一つで済み、従来の３相のホール信号それぞれに対して
フィルター回路を備える構成に比べ、素子数の増加が従
来のほぼ３分の１で済む。

【００４０】なお、本発明は、３相のモータの位置検出
信号を合成した３相合成パルスで説明したが、位置検出
信号を用いてモータの駆動電流の切換え制御を行う駆動
回路において、位置検出信号から駆動電流の切換えタイ
ミングで信号レベルが変化する合成パルス信号を作成で
きるものであれば、他の多相のモータに対しても適用す
ることができることはいうまでもない。

【００４１】

【発明の効果】上述の如く、本発明によれば、３相のホ
ール信号を合成した３相合成パルス信号を作成し、その
作成した３相合成パルス信号をフィルター処理するフィ
ルター構成としたので、一つのフィルター回路で３相の
ホール信号のいずれかにノイズが入った場合でも出力ロ
ジック回路にはノイズを伝えないフィルター効果を奏す
る。

【００４２】また、フィルター回路が一つで済むので、
従来の３相のホール信号それぞれにフィルター回路の設
ける場合に比べ、素子数の増加が従来の略３分の１で済
むという有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の３相ホール信号のノイズフィルター回
路の構成を示す図である。

【図２】本発明の３相合成パルス信号ＨＰを説明するた
めの波形図である。

【図３】本発明のフィルター回路４の各部の信号波形図
である。

【図４】本発明に用いたモータ回路の一例を示す図であ
る。

【図５】図４のホール信号を説明するための波形図であ
る。

【図６】図４のモータの駆動信号の真理値表を示す図で
ある。

【図７】従来の一つのホール信号に用いるフィルター回
路の一例を示す図である。

【図８】図７のフィルター回路の各部の信号波形図であ
る。

【符号の説明】

２第１レジスタ回路３３相合成信号発生回路４フィルター回路５第２レジスタ回路

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5H550 BB06 BB08 DD08 JJ02 JJ12 JJ14 KK04 LL35 5H560 BB04 BB07 DA02 DA03 DC13 EB01 RR03 TT04 TT07 TT08 TT11

Claims

【特許請求の範囲】

【請求項１】３相モータの回転位置検出信号に応じて
３相合成信号を発生する合成信号発生手段と、クロック信号に応じて前記合成信号が安定したことを判
別するとともに、前記回転位置検出信号のサンプリング
タイミング信号を発生するタイミング信号発生手段と、前記サンプリングタイミング信号に応じて前記回転位置
検出信号を格納出力する信号保持手段とを備えることを
特徴とするフィルター回路。
【請求項２】前記回転位置検出信号はホール素子によ
って発生される３相のホール信号であることを特徴とす
る請求項１記載のフィルター回路。
【請求項３】前記回転位置検出信号はホールＩＣによ
って検出された回転子の位置を示す信号であることを特
徴とする請求項１記載のフィルター回路。
【請求項４】前記回転位置検出信号はモータの逆起電
圧のゼロクロスに応じて回転子の位置を検出した信号で
あることを特徴とする請求項１記載のフィルター回路。
【請求項５】前記３相合成信号は互いに１２０°位相
が異なる３相の回転位置検出信号に基づいて６０°の位
相周期でレベルが変化する信号であることを特徴とする
請求項２又は３又は４記載のフィルター回路。