JPH08223448A - Ｐｌｌ回路及びこれを用いた画像表示装置 - Google Patents

Abstract

(57)【要約】 【目的】入力される複合ビデオ信号の周波数が変動して
も表示される画像への影響を抑制する。 【構成】複合同期信号Ｃ−Ｓｙｎｃから水平同期信号Ｈ
Ｄを分離する水平同期分離回路３１と、この水平同期分
離回路３１で得た水平同期信号とフィードバック入力さ
れる位相信号ＰＨの反転信号とを比較してその誤差信号
ＰＤを出力する位相比較器１３と、この位相比較器１３
の出力する誤差信号ＰＤの高周波成分を除去して直流制
御電圧Ｖｃを得、この直流制御電圧Ｖｃを次段のＶＣＯ
１５に供給すると共に、上記水平同期分離回路３１に水
平同期信号ＨＤのパルス幅を制御する信号として供給す
るローパスフィルタ１４とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ回路及びこれを
用いたテレビ受信装置等の画像表示装置に関する。

【０００２】

【従来の技術】従来、液晶テレビ装置等において、映像
の表示制御を行なう回路では、表示する映像信号に同期
させてＶＣＯで発振させた基本クロックを用いて動作す
る。その際に回路側の信号を映像信号の周波数に正確に
一致させ、ある一定の位相にロックさせる回路としてＰ
ＬＬ回路が用いられる。

【０００３】図５は液晶テレビ装置のＰＬＬ回路周辺の
構成を例示するものである。同図で、複合ビデオ信号は
同期分離回路１１に入力され、ここで複合同期信号Ｃ−
Ｓｙｎｃと映像信号とに分離されて、複合同期信号Ｃ−
Ｓｙｎｃは水平同期分離回路１２及び表示コントローラ
１６へ、映像信号は液晶表示パネル及びその駆動回路で
なる表示回路１７へそれぞれ送出される。

【０００４】水平同期分離回路１２は、その構成及び詳
細な動作は後述するが、送られてきた複合同期信号Ｃ−
Ｓｙｎｃから外乱要素としての垂直同期信号を除去して
水平同期信号ＨＤを得、これを位相比較器１３に送出す
る。

【０００５】この位相比較器１３は、図６に示すような
スイッチング回路２０を用いた構成をとっており、水平
同期分離回路１２からの水平同期信号ＨＤと、上記表示
コントローラ１６から送られてくる位相信号ＰＨの反転
信号とを比較することで、周波数を一致させ、位相をあ
る一定の値にロックさせるような誤差信号ＰＤを発生し
てローパスフィルタ（ＬＰＦ）１４へ送出する。

【０００６】ローパスフィルタ１４は、図７に示すよう
にコンデンサＣ１と抵抗Ｒ１とからなるもので、誤差信
号ＰＤの高周波成分を除去することで直流制御電圧Ｖｃ
を生成し、ＶＣＯ１５に印加する。

【０００７】ＶＣＯ１５は、例えば図８に示すようにバ
リキャップ（ｖａｒｉａｂｌｅ ｃａｐａｃｉｔａｎｃ
ｅ ｄｉｏｄｅ）ＶＣ１、可変抵抗ＶＲ１、抵抗Ｒ２〜
Ｒ４、コンデンサＣ２〜Ｃ４、コイルＬ１及びインバー
タ２１，２２を用いて構成されるもので、ローパスフィ
ルタ１４からの直流制御電圧Ｖｃに応じた周波数の基本
クロックＯＳＣを発振し、表示コントローラ１６に供給
する。

【０００８】表示コントローラ１６は、図９に示す如く
１Ｈカウンタ２３と制御回路を含むデコーダ２４とを有
し、ＶＣＯ１５からの基本クロックＯＳＣを分周して上
記位相信号ＰＨの反転信号を得、これを上記位相比較器
１３にフィードバックさせるもので、これら位相比較器
１３から表示コントローラ１６に至る一連のループによ
りＰＬＬ回路が構成されるものである。

【０００９】しかるに、上記表示コントローラ１６はま
た、上記位相信号ＰＨの反転信号の他に、映像信号のど
の部分を表示するかを決定するサンプリング信号ＴＳや
その他表示に必要な様々な制御信号を生成し、上記表示
回路１７へ供する。

【００１０】表示回路１７では、同期分離回路１１から
の映像信号をサンプリング信号ＴＳによってサンプリン
グし、デジタル化して内部の表示ドライバにより映像を
表示出力する。

【００１１】しかるに、上記水平同期分離回路１２は図
１０に示すように２つのワンショットマルチバイブレー
タ２５，２６、アンド回路２７、抵抗ＲW ，ＲM 及びコ
ンデンサＣW ，ＣM で構成される。

【００１２】すなわち、ワンショットマルチバイブレー
タ２５の入力端子Ａに複合同期信号Ｃ−Ｓｙｎｃが入力
され、反転入力端子Ｂ，ＣＤに電圧Ｖccが印加される。
そして、このワンショットマルチバイブレータ２５の時
定数端子Ｔ2 に一端に電圧Ｖccが印加された抵抗ＲW の
他端が接続され、同時定数端子Ｔ2 ，Ｔ1 間にコンデン
サＣW が接続されて、同出力端子Ｑからの信号がアンド
回路２７に入力される。

【００１３】このアンド回路２７の出力がワンショット
マルチバイブレータ２６の反転入力端子Ｂに与えられる
と共に、水平同期信号ＨＤとして次段の位相比較器１３
に送出される。

【００１４】ワンショットマルチバイブレータ２６の入
力端子Ａは接地され、反転入力端子ＣＤは電圧Ｖccが印
加される。そして、このワンショットマルチバイブレー
タ２６の時定数端子Ｔ2 に一端に電圧Ｖccが印加された
抵抗ＲM の他端が接続され、同時定数端子Ｔ2 ，Ｔ1 間
にコンデンサＣM が接続されて、同反転出力端子Ｑから
の信号がアンド回路２７に入力される。

【００１５】上述した如く水平同期分離回路１２は、複
合同期信号Ｃ−Ｓｙｎｃから外乱要素としての垂直同期
信号を除去して水平同期信号ＨＤを得るためのもので、
特に映像信号が第２フィールドから次のフレームの第１
フィールドに移行する垂直同期期間での複合同期信号Ｃ
−Ｓｙｎｃを図１１（ａ）に、同水平同期信号ＨＤを図
１１（ｂ）に示す。

【００１６】ここで、ワンショットマルチバイブレータ
２５に接続された抵抗ＲW 及びコンデンサＣW の値が水
平同期信号ＨＤのパルス幅Ｗを決定し、ワンショットマ
ルチバイブレータ２６に接続された抵抗ＲM 及びコンデ
ンサＣM の垂直同期期間の等化パルス、切込みパルスの
不要部をマスクする信号の幅を決定するものである。

【００１７】水平同期信号ＨＤの標準周波数ｆH は、Ｎ
ＴＳＣ方式で約１５．７５［ＫＨｚ］であるが、複合ビ
デオ信号はビデオテープレコーダ等の特殊再生等で該周
波数ｆH が変動する場合があり、上述したＰＬＬ回路は
その変動をある程度吸収して良好にロックする特性が要
求される。

【００１８】図１２は上記ＰＬＬ回路における標準状態
でのロックの様子を示すものである。図１２（１）に示
す複合同期信号Ｃ−Ｓｙｎｃに対し、水平同期分離回路
１２は図１２（２）に示す如くパルス幅Ｗの水平同期信
号ＨＤを作成して位相比較器１３に送出する。

【００１９】このとき位相比較器１３には、表示コント
ローラ１６から図１２（３）に示すように水平同期信号
ＨＤに対してロック位相時間ｔPHだけ遅れた位相信号Ｐ
Ｈの反転信号が入力され、その比較結果として得られる
図１２（４）に示す誤差信号ＰＤをローパスフィルタ１
４に送出する。

【００２０】この誤差信号ＰＤがローパスフィルタ１４
を介して図１２（５）に示すような直流制御電圧Ｖｃと
してＶＣＯ１５に印加される。ＶＣＯ１５では直流制御
電圧Ｖｃが（１／２）Ｖcc付近となるように上記図８で
示した可変抵抗ＶＲ１を調整し、標準信号時のＰＬＬを
かける。このとき、図１２（６）に示すサンプリング信
号ＴＳの期間の中央と画像信号のセンタ位置とがちょう
ど一致し、画像が表示画面の中央に表示されることとな
る。

【００２１】

【発明が解決しようとする課題】次に、複合ビデオ信号
が上記標準時に対して１０％速くなった場合の上記ＰＬ
Ｌ回路でのロックの様子を図１３に示す。この場合、図
１３（１）に示す複合同期信号Ｃ−Ｓｙｎｃが速く（間
隔が短く）なるため、図１３（２）に示す水平同期信号
ＨＤのパルス幅は標準時より小さくなり、図１３（３）
に示すように位相信号ＰＨの反転信号のロック位相時間
ｔPHは逆に大きくなる。

【００２２】その結果、誤差信号ＰＤが図１３（４）
に、直流制御電圧Ｖｃが図１３（５）にそれぞれ示すよ
うになり、図１３（６）に実線で示す画像信号のセンタ
位置に対して、サンプリング信号ＴＳの期間が標準時よ
り遅れ、表示される画像が画面の右側にずれることとな
る。

【００２３】反対に、複合ビデオ信号が上記標準時に対
して１０％遅くなった場合の上記ＰＬＬ回路でのロック
の様子を図１４に示す。この場合、図１４（１）に示す
複合同期信号Ｃ−Ｓｙｎｃが遅く（間隔が長く）なるた
め、図１４（２）に示す水平同期信号ＨＤのパルス幅は
標準時より大きくなり、図１４（３）に示すように位相
信号ＰＨの反転信号のロック位相時間ｔPHは逆に小さく
なる。

【００２４】その結果、誤差信号ＰＤが図１４（４）
に、直流制御電圧Ｖｃが図１４（５）にそれぞれ示すよ
うになり、図１４（６）に実線で示す画像信号のセンタ
位置に対して、サンプリング信号ＴＳの期間が標準時よ
り早まり、表示される画像が画面の左側にずれることと
なる。

【００２５】このように液晶テレビ装置に使用される従
来のＰＬＬ回路では、複合ビデオ信号の周波数の変動に
よって表示される画像が左右にずれてしまうという不具
合を生じていた。

【００２６】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、入力される複合ビ
デオ信号の周波数が変動しても表示される画像に影響を
及ぼすことのないＰＬＬ回路及びこれを用いたテレビ受
信装置を提供することにある。

【００２７】

【課題を解決するための手段】すなわち本発明は、テレ
ビ受信機に用いられるＰＬＬ回路であって、複合同期信
号から水平同期信号を分離する水平同期分離回路と、こ
の水平同期分離回路で得た水平同期信号とフィードバッ
ク入力される位相信号とを比較してその誤差信号を出力
する位相比較器と、この位相比較器の出力する誤差信号
の高周波成分を除去して直流制御電圧を得、この直流制
御電圧を次段のＶＣＯ（電圧制御発信器）に供給すると
共に、上記水平同期分離回路に水平同期信号のパルス幅
を制御する信号として供給するローパスフィルタとを備
えるようにしたものである。

【００２８】

【作用】上記のような構成とすることにより、入力され
る複合ビデオ信号の周波数が変動してもこれを充分に吸
収し、表示される画像が左右にずれてしまうのを防止す
ることができる。

【００２９】

【実施例】以下本発明を液晶テレビ装置のＰＬＬ回路に
適用した場合の一実施例について図面を参照して説明す
る。図１はその回路構成を示すもので、基本的な構成は
上記図５に示したものと同様であるので、同一部分には
同一符号を付してその説明は省略する。

【００３０】しかして、同期分離回路１１で得られた複
合同期信号Ｃ−Ｓｙｎｃに対して、水平同期分離回路３
１が垂直同期信号の部分を除去して水平同期信号ＨＤを
得、これを位相比較器１３に送出する。このとき水平同
期分離回路３１は、ローパスフィルタ１４から送られて
くる直流制御電圧Ｖｃに基づいて水平同期信号ＨＤのパ
ルス幅を加減制御する。

【００３１】図２はこの水平同期分離回路３１の詳細な
回路構成を例示するもので、やはり基本的な構成は上記
図１０に示したものと同様であるので、同一部分には同
一符号を付してその説明は省略する。

【００３２】しかるに、ワンショットマルチバイブレー
タ２５の時定数端子Ｔ2 には図１０の抵抗ＲW に代えて
回路３２が接続される。この回路３２は、ＮＰＮタイプ
のトランジスタＴｒ１、ＰＮＰタイプのトランジスタＴ
ｒ２及び抵抗ＲW ′，ＲE ，Ｒ１１，Ｒ１２から構成さ
れる。

【００３３】すなわち、トランジスタＴｒ１のベースに
上記ローパスフィルタ１４からの直流制御電圧Ｖｃが、
同コレクタに電圧Ｖccがそれぞれ印加され、同エミッタ
が一端を接地した抵抗ＲE の他端と抵抗Ｒ１１の一端と
に接続される。抵抗Ｒ１１の他端は、一端を接地した抵
抗Ｒ１２の他端とトランジスタＴｒ２のベースとに接続
される。そして、同トランジスタＴｒ２のエミッタに抵
抗ＲW ′を介して電圧Ｖccが印加され、同コレクタが上
記ワンショットマルチバイブレータ２５の時定数端子Ｔ
2 に接続される。

【００３４】水平同期分離回路３１をこのような構成と
することにより、トランジスタＴｒ１のベースに印加さ
れた直流制御電圧Ｖｃは、トランジスタＴｒ１によるエ
ミッタフォロワを介した後にＲ１１，Ｒ１２によって適
宜電圧に変換され、それからトランジスタＴｒ２と抵抗
ＲW ′とによる定電流回路に入力される。

【００３５】したがって、直流制御電圧Ｖｃの値に応じ
てワンショットマルチバイブレータ２５の時定数端子Ｔ
2 に流れ込む電流ｉの量を制御することで、コンデンサ
ＣWへの充電時間を加減して、水平同期信号ＨＤのパル
ス幅を調整することができるようになるものである。

【００３６】次に上記のようなＰＬＬ回路の構成とした
場合の動作について説明する。図３は同期分離回路１１
に入力される複合ビデオ信号が標準時に対して１０％速
くなった場合の上記ＰＬＬ回路でのロックの様子を示す
ものである。

【００３７】この場合、図３（１）に示す複合同期信号
Ｃ−Ｓｙｎｃが速く（間隔が短く）なると、一時的に上
記図１３で示した如くローパスフィルタ１４の出力する
直流制御電圧Ｖｃの値が低下する。

【００３８】そのため水平同期分離回路３１では、この
直流制御電圧Ｖｃによりワンショットマルチバイブレー
タ２５の上記端子Ｔ2 に流れ込む電流ｉの量が増大し、
コンデンサＣW への充電時間が短くなるので、図３
（２）に示す如く水平同期信号ＨＤのパルス幅が小さく
なる。

【００３９】この水平同期信号ＨＤのパルス幅の変化に
より、ある割合で図３（３）に示す位相信号ＰＨの反転
信号のロック位相時間ｔPHも減少する。その結果、誤差
信号ＰＤが図３（４）に、直流制御電圧Ｖｃが図３
（５）にそれぞれ示すようになり、図３（６）に実線で
示す画像信号のセンタ位置に対して、サンプリング信号
ＴＳの期間が標準時と同じくほぼ一致し、表示される画
像が画面の中央に正しく位置することとなる。

【００４０】また、図４は、上記とは反対に同期分離回
路１１に入力される複合ビデオ信号が標準時に対して１
０％遅くなった場合の上記ＰＬＬ回路でのロックの様子
を示すものである。

【００４１】この場合、図４（１）に示す複合同期信号
Ｃ−Ｓｙｎｃが遅く（間隔が長く）なると、一時的に上
記図１４で示した如くローパスフィルタ１４の出力する
直流制御電圧Ｖｃの値が上昇する。

【００４２】そのため水平同期分離回路３１では、この
直流制御電圧Ｖｃによりワンショットマルチバイブレー
タ２５の上記端子Ｔ2 に流れ込む電流ｉの量が減少し、
コンデンサＣW への充電時間が長くなるので、図４
（２）に示す如く水平同期信号ＨＤのパルス幅が大きく
なる。

【００４３】この水平同期信号ＨＤのパルス幅の変化に
より、ある割合で図４（３）に示す位相信号ＰＨの反転
信号のロック位相時間ｔPHも増加する。その結果、誤差
信号ＰＤが図４（４）に、直流制御電圧Ｖｃが図４
（５）にそれぞれ示すようになり、図４（６）に実線で
示す画像信号のセンタ位置に対して、サンプリング信号
ＴＳの期間が標準時と同じくほぼ一致し、表示される画
像が画面の中央に正しく位置することとなる。

【００４４】なお、上記実施例では液晶テレビ装置に適
用した場合について例示したが、他にも例えばビデオテ
ープレコーダのモニタ装置等の画像表示装置にも容易に
適用可能であることは勿論である。

【００４５】

【発明の効果】以上詳記した如く本発明によれば、複合
ビデオ信号の周波数に変動を生じたとしても充分にこれ
を吸収し、表示される画像が左右にずれてしまうことな
く、常に画面の中央に位置するように制御することが可
能なＰＬＬ回路及びこれを用いた画像表示装置を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る回路構成を示すブロッ
ク図。

【図２】図１の水平同期分離回路の詳細な回路構成を例
示する図。

【図３】同実施例に係る動作を説明するためのタイミン
グチャート。

【図４】同実施例に係る動作を説明するためのタイミン
グチャート。

【図５】従来の液晶テレビ装置のＰＬＬ回路周辺の構成
を例示するブロック図。

【図６】図５の位相比較器の具体回路構成を例示する
図。

【図７】図５のローパスフィルタの具体回路構成を例示
する図。

【図８】図５のＶＣＯの具体回路構成を例示する図。

【図９】図５の表示コントローラの具体回路構成を例示
する図。

【図１０】図５の水平同期分離回路の詳細な回路構成を
例示する図。

【図１１】図１０の回路の動作を説明するためのタイミ
ングチャート。

【図１２】図５の回路の動作を説明するためのタイミン
グチャート。

【図１３】図５の回路の動作を説明するためのタイミン
グチャート。

【図１４】図５の回路の動作を説明するためのタイミン
グチャート。

【符号の説明】

１１…同期分離回路 １２，３１…水平同期分離回路 １３…位相比較器 １４…ローパスフィルタ（ＬＰＦ） １５…ＶＣＯ（電圧制御発振器） １６…表示コントローラ １７…表示回路 ２０…スイッチング回路 ２３…１Ｈカウンタ ２４…デコーダ ２５，２６…ワンショットマルチバイブレータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 画像表示装置に用いられるＰＬＬ回路で
   あって、 複合同期信号から水平同期信号を分離する水平同期分離
   回路と、 この水平同期分離回路で得た水平同期信号とフィードバ
   ック入力される位相信号とを比較してその誤差信号を出
   力する位相比較器と、 この位相比較器の出力する誤差信号の高周波成分を除去
   して直流制御電圧を得、この直流制御電圧を次段のＶＣ
   Ｏ（電圧制御発信器）に供給すると共に、上記水平同期
   分離回路に水平同期信号のパルス幅を制御する信号とし
   て供給するローパスフィルタとを具備したことを特徴と
   するＰＬＬ回路。
2. 【請求項２】 複合ビデオ信号から複合同期信号を分離
   する同期分離回路と、 この同期分離回路で得た複合同期信号から水平同期信号
   を分離する水平同期分離回路と、 この水平同期分離回路で得た水平同期信号とフィードバ
   ック入力される位相信号とを比較してその誤差信号を出
   力する位相比較器と、 この位相比較器の出力する誤差信号の高周波成分を除去
   して直流制御電圧を得、この直流制御電圧を次段のＶＣ
   Ｏ（電圧制御発信器）に供給すると共に、上記水平同期
   分離回路に水平同期信号のパルス幅を制御する信号とし
   て供給するローパスフィルタとを具備したことを特徴と
   するＰＬＬ回路を用いた画像表示装置。