JP2649229B2 - 位相ロックループ装置 - Google Patents
位相ロックループ装置Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/45—Generation or recovery of colour sub-carriers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/12—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a scanning signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/14—Preventing false-lock or pseudo-lock of the PLL
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Processing Of Color Television Signals (AREA)
- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、周波数および位相が複合ビデオ信号の色同
期バースト信号成分に固定されている信号を発生し、か
つ間違った周波数に固定されることが防止される位相ロ
ックループ・システムに関する。
期バースト信号成分に固定されている信号を発生し、か
つ間違った周波数に固定されることが防止される位相ロ
ックループ・システムに関する。
発明の背景 PAL標準方式およびNTSC標準方式のカラーテレビジョ
ン信号は、ベースバンドのルミナンス信号により占有さ
れる周波数の帯域内にある周波数を有する抑圧色副搬送
波信号に位相変調されている色情報信号を含んでいる。
従来のPAL方式あるいはNTSC方式のテレビジョン受像機
においては変調された副搬送波信号は、色情報の信号を
復元するためにルミナンス信号から分離され、次いで同
期復調される。同期復調処理における１つの段階とし
て、抑圧色副搬送信号を再生することが望ましい。これ
は、通常、周波数および位相が複合ビデオ信号の色同期
バースト信号成分に固定されている持続振動信号を発生
する位相ロックループ（以下、PLLという。）により実
行される。バースト信号成分は、抑圧副搬送波信号と等
しい周波数を有する信号を８〜10サイクル含んでいる。
このバースト信号は、ビデオ信号の各水平ラインの小さ
な部分、すなわちバースト期間を占有する。
ン信号は、ベースバンドのルミナンス信号により占有さ
れる周波数の帯域内にある周波数を有する抑圧色副搬送
波信号に位相変調されている色情報信号を含んでいる。
従来のPAL方式あるいはNTSC方式のテレビジョン受像機
においては変調された副搬送波信号は、色情報の信号を
復元するためにルミナンス信号から分離され、次いで同
期復調される。同期復調処理における１つの段階とし
て、抑圧色副搬送信号を再生することが望ましい。これ
は、通常、周波数および位相が複合ビデオ信号の色同期
バースト信号成分に固定されている持続振動信号を発生
する位相ロックループ（以下、PLLという。）により実
行される。バースト信号成分は、抑圧副搬送波信号と等
しい周波数を有する信号を８〜10サイクル含んでいる。
このバースト信号は、ビデオ信号の各水平ラインの小さ
な部分、すなわちバースト期間を占有する。
これらのPLLシステムに存在する１つの潜在的な問題
点はサイドロッキング（side−locking）である。サイ
ドロッキングは、PLLが水平ライン走査信号の周波数fH
に等しい量だけ色副搬送波信号の周波数fCと異なる周波
数に間違って固定するとき生じる。サイドロッキング
は、PLLが、副搬送波信号を再生するために、各水平ラ
インの比較的小さな部分だけを使用することに因り生じ
る。
点はサイドロッキング（side−locking）である。サイ
ドロッキングは、PLLが水平ライン走査信号の周波数fH
に等しい量だけ色副搬送波信号の周波数fCと異なる周波
数に間違って固定するとき生じる。サイドロッキング
は、PLLが、副搬送波信号を再生するために、各水平ラ
インの比較的小さな部分だけを使用することに因り生じ
る。
サイドロック（side−lock）の状態を防止する１つの
方法は、PLL中に共振水晶発振器を使用することであ
る。この種の発振器を使用することにより、PLLにより
発生される周波数の範囲がサイドロックされた周波数の
どれをも除外するように制限される。しかしながら、こ
の方法は望ましくない。その理由は、共振水晶が比較的
高価であり、また共振水晶発振器は、一般に手動で調整
する必要があり、これは消費者用のテレビジョン受像機
あるいはビデオテープレコーダーの組み立てにおいて比
較的費用の掛かるステップであるからである。
方法は、PLL中に共振水晶発振器を使用することであ
る。この種の発振器を使用することにより、PLLにより
発生される周波数の範囲がサイドロックされた周波数の
どれをも除外するように制限される。しかしながら、こ
の方法は望ましくない。その理由は、共振水晶が比較的
高価であり、また共振水晶発振器は、一般に手動で調整
する必要があり、これは消費者用のテレビジョン受像機
あるいはビデオテープレコーダーの組み立てにおいて比
較的費用の掛かるステップであるからである。
共振水晶を必要とせず、また手動による調整操作を必
要としない１つの方法が米国特許第4,255,759号明細書
に開示されている。このシステムでは、制御回路による
粗い周波数が、自動位相制御回路（１つのPLL）により
発生される信号を、サイドロック周波数を除外する範囲
内に保持するために使用される。
要としない１つの方法が米国特許第4,255,759号明細書
に開示されている。このシステムでは、制御回路による
粗い周波数が、自動位相制御回路（１つのPLL）により
発生される信号を、サイドロック周波数を除外する範囲
内に保持するために使用される。
このシステムは、事実上二重のPLLである。内部のPL
L、すなわち自動位相制御回路は、複合ビデオ信号の色
基準バースト信号成分に固定し、一方、外部のPLL、す
なわち、粗い周波数制御回路は、複合ビデオ信号の水平
ライン周期信号成分に固定する。このシステムは残りの
定数fCとfHの比によって決まる。例えば、NTSC方式の場
合、色副搬送波信号はライン走査周波数（すなわち、fC
＝227.5fH）の1/2の455番目の高調波である。放送およ
び他の“標準”信号については、この比のままである。
しかしながら、ビデオテープレコーダー、ビデオディス
クプレーヤーおよび家庭用コンピュータのような“非標
準”信号源により発生される信号については、fCとfHの
比は公称値を中心とする或る値の範囲にわたって変化す
る。この値の範囲の比較的小さな部分だけが望ましくな
いサイドロッキングの状態に対応する。前記米国特許の
明細書に記載されているシステムは、先に述べたような
非標準信号源が使われるとき十分な動作を実行しない。
その理由は、２つのループが合成された結果により、何
の変化も必要とされない時に再生された副搬送波信号の
周波数が変えられるからである。
L、すなわち自動位相制御回路は、複合ビデオ信号の色
基準バースト信号成分に固定し、一方、外部のPLL、す
なわち、粗い周波数制御回路は、複合ビデオ信号の水平
ライン周期信号成分に固定する。このシステムは残りの
定数fCとfHの比によって決まる。例えば、NTSC方式の場
合、色副搬送波信号はライン走査周波数（すなわち、fC
＝227.5fH）の1/2の455番目の高調波である。放送およ
び他の“標準”信号については、この比のままである。
しかしながら、ビデオテープレコーダー、ビデオディス
クプレーヤーおよび家庭用コンピュータのような“非標
準”信号源により発生される信号については、fCとfHの
比は公称値を中心とする或る値の範囲にわたって変化す
る。この値の範囲の比較的小さな部分だけが望ましくな
いサイドロッキングの状態に対応する。前記米国特許の
明細書に記載されているシステムは、先に述べたような
非標準信号源が使われるとき十分な動作を実行しない。
その理由は、２つのループが合成された結果により、何
の変化も必要とされない時に再生された副搬送波信号の
周波数が変えられるからである。
発明の概要 発明の目的 カラーバースト信号の位相ロックループにおいて生じ
るサイドロックの状態を防止することにある。
るサイドロックの状態を防止することにある。
発明の構成 色同期バースト信号成分と水平ライン同期信号成分を
含むテレビジョン信号を処理するシステムにおける位相
ロックループ装置であって、 前記色同期バースト信号源と、 前記信号源に結合され、前記色同期バースト信号に位
相が実質上固定されている振動信号を発生する位相ロッ
クループ回路であって、望ましくないサイドロックの状
態になりやすい前記位相ロックループ回路と、 前記振動信号と前記水平ライン同期信号成分に応答
し、前記水平ライン同期信号の１周期中に発生する前記
振動信号の周波数を計数する計数手段と、 前記計数手段の出力に応答し、エラー信号を発生する
エラー信号発生手段であって、前記計数手段の出力値が
所定の範囲の計数値から外れた値をとる時、前記エラー
信号は第１の状態にあり、そうでない時は第２の状態に
ある、前記エラー信号発生手段と、 前記エラー信号発生手段に結合され、かつ前記第１の
状態にある前記エラー信号に応答し、前記計数手段の出
力値が前記所定の範囲の計数値に戻る方向に前記位相ロ
ックループ回路により発生される信号の周波数を変える
修正手段であって、前記エラー信号が前記第２の状態に
ある時は前記位相ロックループ回路により発生される信
号の周波数に実質上影響を及ぼさない前記修正手段とを
含んでいる。
含むテレビジョン信号を処理するシステムにおける位相
ロックループ装置であって、 前記色同期バースト信号源と、 前記信号源に結合され、前記色同期バースト信号に位
相が実質上固定されている振動信号を発生する位相ロッ
クループ回路であって、望ましくないサイドロックの状
態になりやすい前記位相ロックループ回路と、 前記振動信号と前記水平ライン同期信号成分に応答
し、前記水平ライン同期信号の１周期中に発生する前記
振動信号の周波数を計数する計数手段と、 前記計数手段の出力に応答し、エラー信号を発生する
エラー信号発生手段であって、前記計数手段の出力値が
所定の範囲の計数値から外れた値をとる時、前記エラー
信号は第１の状態にあり、そうでない時は第２の状態に
ある、前記エラー信号発生手段と、 前記エラー信号発生手段に結合され、かつ前記第１の
状態にある前記エラー信号に応答し、前記計数手段の出
力値が前記所定の範囲の計数値に戻る方向に前記位相ロ
ックループ回路により発生される信号の周波数を変える
修正手段であって、前記エラー信号が前記第２の状態に
ある時は前記位相ロックループ回路により発生される信
号の周波数に実質上影響を及ぼさない前記修正手段とを
含んでいる。
発明の効果 サイドロックの状態が検出されないとき、位相ロック
ループの動作に何の影響も及ぼすことなく、位相ロック
ループにおけるサイドロックの状態を確実に防止するこ
とができる。
ループの動作に何の影響も及ぼすことなく、位相ロック
ループにおけるサイドロックの状態を確実に防止するこ
とができる。
実施例 図において、太い矢印は多ビットの並列ディジタル信
号を伝達するバスを表わし、細い矢印はアナログ信号ま
たは単一ビットのディジタル信号を伝達するための結線
を表わす。各装置の処理速度により、ある信号経路には
補償用遅延が必要である。個々のシステムにおいて、こ
のような遅延がどこで必要であるかは、位相ロックルー
プのシステムを設計する分野の技術者には容易に分るこ
とである。
号を伝達するバスを表わし、細い矢印はアナログ信号ま
たは単一ビットのディジタル信号を伝達するための結線
を表わす。各装置の処理速度により、ある信号経路には
補償用遅延が必要である。個々のシステムにおいて、こ
のような遅延がどこで必要であるかは、位相ロックルー
プのシステムを設計する分野の技術者には容易に分るこ
とである。
図に示したPLLのシステムにおいて、例えば、普通の
テレビジョン受像機のチューナ、IF増幅器、ビデオ検波
器およびバーストゲート回路を含んでいる色バースト信
号源10は、分離された色バースト信号を位相検出器12の
一方の入力端子に供給する。通常設計のものである位相
検出器12は、分周期20により発生される振動信号FCと色
バースト信号とを比較する。信号FCは色バースト信号と
ほぼ同じ周波数を有する。位相検出器12により供給され
る出力信号は、バースト信号および分周期20から供給さ
れる信号間の位相差に比例する。位相検出器12の出力信
号は、低域通過フィルタ、すなわち抵抗14およびコンデ
ンサ16を含んでいるPLLのシステム・ループフィルタに
供給される。この低域通過フィルタは、幾つかの水平ラ
イン期間にわたって位相エラー信号を積分し、電圧制御
発振器（以下、VCOという。）18の入力端子に供給され
る周波数制御信号を発生する。VCO18は、例えば、抵抗
−コンデンサ（RC）共振回路を含んでいる比較的安価な
広帯域回路である。このVCO18の自走周波数は、色副搬
送波信号の周波数fCのほぼ４倍すなわち4fCである。VCO
18から発生される出力信号は信号CKであり、この信号CK
は、例えば、前記の米国特許第4,255,759号明細書に示
されるようなテレビジョン受像機で使用される。信号CK
は、その周波数を４で割り、位相検出器12に供給される
信号FCを発生する分周期20に供給される。
テレビジョン受像機のチューナ、IF増幅器、ビデオ検波
器およびバーストゲート回路を含んでいる色バースト信
号源10は、分離された色バースト信号を位相検出器12の
一方の入力端子に供給する。通常設計のものである位相
検出器12は、分周期20により発生される振動信号FCと色
バースト信号とを比較する。信号FCは色バースト信号と
ほぼ同じ周波数を有する。位相検出器12により供給され
る出力信号は、バースト信号および分周期20から供給さ
れる信号間の位相差に比例する。位相検出器12の出力信
号は、低域通過フィルタ、すなわち抵抗14およびコンデ
ンサ16を含んでいるPLLのシステム・ループフィルタに
供給される。この低域通過フィルタは、幾つかの水平ラ
イン期間にわたって位相エラー信号を積分し、電圧制御
発振器（以下、VCOという。）18の入力端子に供給され
る周波数制御信号を発生する。VCO18は、例えば、抵抗
−コンデンサ（RC）共振回路を含んでいる比較的安価な
広帯域回路である。このVCO18の自走周波数は、色副搬
送波信号の周波数fCのほぼ４倍すなわち4fCである。VCO
18から発生される出力信号は信号CKであり、この信号CK
は、例えば、前記の米国特許第4,255,759号明細書に示
されるようなテレビジョン受像機で使用される。信号CK
は、その周波数を４で割り、位相検出器12に供給される
信号FCを発生する分周期20に供給される。
以上説明した回路は、従来のバーストロックのPLLで
ある。しかしながら、先に述べたように、このPLLは比
較的広帯域のVCOを使用するから、サイドロッキングを
受けやすい。サイドロッキングは、信号FCの周波数がfH
もしくはfHの倍数にほぼ等しい量だけfCと異なるとき生
じる。バースト信号が、各水平ラインのバースト期間の
間だけ位相検出器12に供給されるから、位相検出器12か
ら発生される出力信号は、FCの周波数がfC−fH、fC、お
よびfC＋fHにほぼ等しいとき、局所的な極小を示す。こ
れら３つの周波数は、このPLLについて安定した動作点
を表わす。
ある。しかしながら、先に述べたように、このPLLは比
較的広帯域のVCOを使用するから、サイドロッキングを
受けやすい。サイドロッキングは、信号FCの周波数がfH
もしくはfHの倍数にほぼ等しい量だけfCと異なるとき生
じる。バースト信号が、各水平ラインのバースト期間の
間だけ位相検出器12に供給されるから、位相検出器12か
ら発生される出力信号は、FCの周波数がfC−fH、fC、お
よびfC＋fHにほぼ等しいとき、局所的な極小を示す。こ
れら３つの周波数は、このPLLについて安定した動作点
を表わす。
このPLLが、サイドロックの周波数fC−fHあるいはfC
＋fHの中の一方で安定化しないようにするために、図に
示す回路の残りの部分は、サイドロックの状態を検出
し、また検出と同時にPLLをfCにほぼ等しい周波数に再
固定させる方向でPLLを非安定化させる。
＋fHの中の一方で安定化しないようにするために、図に
示す回路の残りの部分は、サイドロックの状態を検出
し、また検出と同時にPLLをfCにほぼ等しい周波数に再
固定させる方向でPLLを非安定化させる。
VCO18から発生される4fCの信号CKは、検出回路への入
力信号の中の１つである。この信号は、10ビットのカウ
ンタ22の入力端子に供給される。水平同期信号源28から
供給される水平同期信号HSは、検出回路の第２の入力端
子に供給される。信号HSは、遅延要素26を介してカウン
タ22のリセット入力端子に供給される。カウンタ22は、
信号CKの各パルス毎にその値を増加する。標準信号が受
信され、かつ、PLLがサイドロックされていないとき、
カウンタ22から発生される値は、信号HSのパルスによっ
て０にリセットされ、909まで増加し、その後、信号HS
の次に続くパルスによって０にリセットされる。
力信号の中の１つである。この信号は、10ビットのカウ
ンタ22の入力端子に供給される。水平同期信号源28から
供給される水平同期信号HSは、検出回路の第２の入力端
子に供給される。信号HSは、遅延要素26を介してカウン
タ22のリセット入力端子に供給される。カウンタ22は、
信号CKの各パルス毎にその値を増加する。標準信号が受
信され、かつ、PLLがサイドロックされていないとき、
カウンタ22から発生される値は、信号HSのパルスによっ
て０にリセットされ、909まで増加し、その後、信号HS
の次に続くパルスによって０にリセットされる。
カウンタ22から発生される10ビットの出力値は、各水
平ライン期間の間にカウンタの値を取り込むように非遅
延信号HSにより制御されるラッチ24に供給される。遅延
要素26は、信号CKの１周期の分数の遅延を与える。従っ
て、ラッチ24に入力される値は、カウンタ22がリセット
される直前にカウンタ22から発生される値にほぼ等し
い。
平ライン期間の間にカウンタの値を取り込むように非遅
延信号HSにより制御されるラッチ24に供給される。遅延
要素26は、信号CKの１周期の分数の遅延を与える。従っ
て、ラッチ24に入力される値は、カウンタ22がリセット
される直前にカウンタ22から発生される値にほぼ等し
い。
ラッチ24に貯えられた値は、読出し専用メモリ（以
下、ROMという。）30のアドレス入力ポートに供給され
る。ROM30は、そのアドレス入力ポートに供給される種
々の値に応じて出力信号SC,SEおよび別の実施例におい
ては出力信号SIを発生するようにプログラムされてい
る。次の表Ｉは、計数値信号CVの種々の値に応答して発
生される信号SCおよびSEの値を示す。この表において、
“x"の値は“どっちでもいい”状態を示す。 表 Ｉ CV SC SE 905 １ ０ 906−912 ｘ １ 913 ０ ０ 信号SCおよびSEは、３状態ゲート32の信号入力端子お
よび制御入力端子にそれぞれ供給される。ゲート32は、
抵抗14およびコンデンサ16の相互接続点に抵抗14を介し
て供給される出力信号を発生する。信号SEは、PLLがサ
イドロック状態にあることを示すエラー信号である。信
号SCは、サイドロックの種類が望ましい周波数より高い
かあるいは低いかの何れであるかを示す。信号SEが論理
“0"のとき、３状態ゲート32は信号SCにほぼ等しい信号
を抵抗34に供給するように作動される。しかしながら、
信号SEが論理“1"のとき、３状態ゲート32はPLLからサ
イドロック防止回路を実質的に取り除くような高インピ
ーダンスをその出力端子において示す。本発明のこの実
施例において、信号SEは、906〜912の範囲にある計数値
に対してゲート32が高インピーダンスを示すように条件
付ける。この範囲の計数値は、サイドロックの状態に対
応しないfCとfHの比の変動に対応する。これらの変動
は、例えば、PLLシステムに供給されるビデオ信号が、
ビデオテープレコーダー、ビデオディスクプレーヤーあ
るいは家庭用コンピュータからのものであるときに生じ
る。
下、ROMという。）30のアドレス入力ポートに供給され
る。ROM30は、そのアドレス入力ポートに供給される種
々の値に応じて出力信号SC,SEおよび別の実施例におい
ては出力信号SIを発生するようにプログラムされてい
る。次の表Ｉは、計数値信号CVの種々の値に応答して発
生される信号SCおよびSEの値を示す。この表において、
“x"の値は“どっちでもいい”状態を示す。 表 Ｉ CV SC SE 905 １ ０ 906−912 ｘ １ 913 ０ ０ 信号SCおよびSEは、３状態ゲート32の信号入力端子お
よび制御入力端子にそれぞれ供給される。ゲート32は、
抵抗14およびコンデンサ16の相互接続点に抵抗14を介し
て供給される出力信号を発生する。信号SEは、PLLがサ
イドロック状態にあることを示すエラー信号である。信
号SCは、サイドロックの種類が望ましい周波数より高い
かあるいは低いかの何れであるかを示す。信号SEが論理
“0"のとき、３状態ゲート32は信号SCにほぼ等しい信号
を抵抗34に供給するように作動される。しかしながら、
信号SEが論理“1"のとき、３状態ゲート32はPLLからサ
イドロック防止回路を実質的に取り除くような高インピ
ーダンスをその出力端子において示す。本発明のこの実
施例において、信号SEは、906〜912の範囲にある計数値
に対してゲート32が高インピーダンスを示すように条件
付ける。この範囲の計数値は、サイドロックの状態に対
応しないfCとfHの比の変動に対応する。これらの変動
は、例えば、PLLシステムに供給されるビデオ信号が、
ビデオテープレコーダー、ビデオディスクプレーヤーあ
るいは家庭用コンピュータからのものであるときに生じ
る。
905より小さいか、または等しい計数値は、PLLが周波
数fC−fHで固定したことを示す。この場合、ROM30は、
信号SCおよびSEにより、VCO18がその出力信号の周波数
を高めるように抵抗34に論理“1"を供給するようゲート
32を条件付ける。高められた周波数の量は、PLLを非安
定化させ、PLLをfCの周波数に再固定させるのに十分で
ある。
数fC−fHで固定したことを示す。この場合、ROM30は、
信号SCおよびSEにより、VCO18がその出力信号の周波数
を高めるように抵抗34に論理“1"を供給するようゲート
32を条件付ける。高められた周波数の量は、PLLを非安
定化させ、PLLをfCの周波数に再固定させるのに十分で
ある。
逆に、913より大きいかまたは等しい計数値は、PLLが
周波数fC＋fHで固定したことを示す。この場合、ROM30
から発生される信号は、抵抗34に論理“0"の値を供給す
るようにゲート32を条件付ける。これによりVCO18は、P
LLを周波数fCで固定するように条件付けるのに十分な量
だけその出力信号の周波数を低くさせる。
周波数fC＋fHで固定したことを示す。この場合、ROM30
から発生される信号は、抵抗34に論理“0"の値を供給す
るようにゲート32を条件付ける。これによりVCO18は、P
LLを周波数fCで固定するように条件付けるのに十分な量
だけその出力信号の周波数を低くさせる。
破線で示すフリップフロップ36は本発明の別の実施例
において含まれる。このフリップフロップ36は、例え
ば、１つの水平同期パルスを欠落させたり、あるいはfC
とfHの比に何の変化もないまま水平同期信号における突
然の位相シフトを生じさせる入力ビデオ信号中のエラー
を補償するためのものである。このようなエラーの第１
番目のものは、水平同期信号の１パルスが記録されない
ようにするVTRのテープ中の欠陥により発生される。第
２番目のエラーは、ビデオ信号が少なくとも２つのヘッ
ドから得られるとき、多数ヘッドのVTRにおけるヘッド
切換えの間に生じる。
において含まれる。このフリップフロップ36は、例え
ば、１つの水平同期パルスを欠落させたり、あるいはfC
とfHの比に何の変化もないまま水平同期信号における突
然の位相シフトを生じさせる入力ビデオ信号中のエラー
を補償するためのものである。このようなエラーの第１
番目のものは、水平同期信号の１パルスが記録されない
ようにするVTRのテープ中の欠陥により発生される。第
２番目のエラーは、ビデオ信号が少なくとも２つのヘッ
ドから得られるとき、多数ヘッドのVTRにおけるヘッド
切換えの間に生じる。
これらの各エラーは、後に続くライン期間の間では生
じないfCとfHの比の変化を１つの水平ライン期間の間に
発生させる。フリップフロップ36は、この種の単独のエ
ラーを無視するためにPLLシステムに入れられる。フリ
ップフロップ36は、例えば、普通のセットリセット型の
フリップフロップである。
じないfCとfHの比の変化を１つの水平ライン期間の間に
発生させる。フリップフロップ36は、この種の単独のエ
ラーを無視するためにPLLシステムに入れられる。フリ
ップフロップ36は、例えば、普通のセットリセット型の
フリップフロップである。
例示の実施例において、フリップフロップ36は、論理
“1"の値がセットおよびリセットの入力端子の両方に供
給されると、セット入力が優先する型式のものである。
ROM30から供給される信号SIは、フリップフロップ36の
セット入力端子に供給され、また信号SEはリセット入力
端子Ｒに供給される。出力端子Ｑは、例えば、アドレス
値の最下位ビットとしてROM30のアドレス入力ポートに
結合される。表IIはROM30およびフリップフロップ36の
動作を示す。フリップフロップ36の出力信号ＱはROM30
により変えられ、また信号ＱはROM30へのアドレス入力
信号であり、信号CVとは別であるから表IIには入力
（Qi）および出力（Qi+1）として両方が示されている。 表 II CV Qi SC SE SI Qi+1 905 ０ ｘ １ １ １ 905 １ １ ０ １ １ 906−912 ０ ｘ １ ０ ０ 906−912 １ ｘ １ ０ ０ 913 ０ ｘ １ １ １ 913 １ ０ ０ １ １ 表IIに示すように、起こりうるサイドロックの状態が
検出されるときフリッフプロップ36がリセットされる
と、フリップフロップ36はセットされるが、信号SCおよ
びSEは変わらない。次に続くライン期間の間におけるサ
イドロック状態の指示によりサイドロック防止回路が作
動され、この状態が修正される。しかしながら、フリッ
プフロップ36が１つの水平ライン期間の間セットされ、
またROM30の出力が次の水平ライン期間の間起こりうる
サイドロックの状態を示さなければ、フリップフロップ
36はリセットされる。
“1"の値がセットおよびリセットの入力端子の両方に供
給されると、セット入力が優先する型式のものである。
ROM30から供給される信号SIは、フリップフロップ36の
セット入力端子に供給され、また信号SEはリセット入力
端子Ｒに供給される。出力端子Ｑは、例えば、アドレス
値の最下位ビットとしてROM30のアドレス入力ポートに
結合される。表IIはROM30およびフリップフロップ36の
動作を示す。フリップフロップ36の出力信号ＱはROM30
により変えられ、また信号ＱはROM30へのアドレス入力
信号であり、信号CVとは別であるから表IIには入力
（Qi）および出力（Qi+1）として両方が示されている。 表 II CV Qi SC SE SI Qi+1 905 ０ ｘ １ １ １ 905 １ １ ０ １ １ 906−912 ０ ｘ １ ０ ０ 906−912 １ ｘ １ ０ ０ 913 ０ ｘ １ １ １ 913 １ ０ ０ １ １ 表IIに示すように、起こりうるサイドロックの状態が
検出されるときフリッフプロップ36がリセットされる
と、フリップフロップ36はセットされるが、信号SCおよ
びSEは変わらない。次に続くライン期間の間におけるサ
イドロック状態の指示によりサイドロック防止回路が作
動され、この状態が修正される。しかしながら、フリッ
プフロップ36が１つの水平ライン期間の間セットされ、
またROM30の出力が次の水平ライン期間の間起こりうる
サイドロックの状態を示さなければ、フリップフロップ
36はリセットされる。
図は、本発明を具体化する位相ロックループ・システム
のブロック図であり、一部が略図形式のブロック図であ
る。 10……色バースト信号源、12……位相検出器、18……電
圧制御発振器（VCO）、20……分周器、22……カウン
タ、24……ラッチ、26……遅延要素、28……水平同期信
号源、30……読出し専用メモリ（ROM）、32……３状態
ゲート、36……フリップフロップ。
のブロック図であり、一部が略図形式のブロック図であ
る。 10……色バースト信号源、12……位相検出器、18……電
圧制御発振器（VCO）、20……分周器、22……カウン
タ、24……ラッチ、26……遅延要素、28……水平同期信
号源、30……読出し専用メモリ（ROM）、32……３状態
ゲート、36……フリップフロップ。
Claims (3)
- 【請求項１】色同期バースト信号成分と水平ライン同期
信号成分を含むテレビジョン信号を処理するシステムに
おける位相ロックループ装置であって、 前記色同期バースト信号源と、 前記信号源に結合され、前記色同期バースト信号に位相
が実質上固定されている振動信号を発生する位相ロック
ループ回路であって、望ましくないサイドロックの状態
になりやすい前記位相ロックループ回路と、 前記振動信号と前記水平ライン同期信号成分に応答し、
前記水平ライン同期信号の１周期中に発生する前記振動
信号の周波数を計数する計数手段と、 前記計数手段の出力に応答し、エラー信号を発生するエ
ラー信号発生手段であって、前記計数手段の出力値が所
定の範囲の計数値から外れた値をとる時、前記エラー信
号は第１の状態にあり、そうでない時は第２の状態にあ
る、前記エラー信号発生手段と、 前記エラー信号発生手段に結合され、かつ前記第１の状
態にある前記エラー信号に応答し、前記計数手段の出力
値が前記所定の範囲の計数値に戻る方向に前記位相ロッ
クループ回路により発生される信号の周波数を変える修
正手段であって、前記エラー信号が前記第２の状態にあ
る時は前記位相ロックループ回路により発生される信号
の周波数に実質上影響を及ぼさない前記修正手段とを含
んでいる、前記位相ロックループ装置。 - 【請求項２】前記位相ロックループ回路は、前記振動信
号の周波数が望ましい範囲の周波数よりも高い第１のサ
イドロック状態および望ましい範囲の周波数よりも低い
第２のサイドロック状態になりやすく、 前記位相ロックループ装置は更に、前記計数手段の出力
に応答してエラーの種類信号を発生する回路を含み、前
記振動信号の周波数が前記望ましい範囲の周波数よりも
高いことを前記計数手段の出力値が示すと前記エラーの
種類信号は第１の状態にあり、前記振動信号の周波数が
前記望ましい範囲の周波数よりも低いことを前記計数手
段の出力値が示すと前記エラーの種類信号は第２の状態
にあり、 前記修正手段は前記エラー信号と前記エラーの種類信号
に応答して、前記位相ロックループ回路に供給するため
の修正電位を発生し、該修正電位は、前記エラー信号が
第１の状態にあり且つ前記エラーの種類信号が第１の状
態にある時、基準値に関して第１の極性を有し、前記エ
ラー信号が第１の状態にあり且つ前記エラーの種類信号
が第２の状態にある時、基準値に関して第２の極性を有
し、また前記エラー信号が第２の状態にある時にゼロ値
を有する、特許請求の範囲第１項記載の位相ロックルー
プ装置。 - 【請求項３】前記修正手段は、前記計数手段から供給さ
れる値が前記水平ライン同期信号の２つの連続する周期
の間前記所定の範囲の計数値を外れたのちにのみ、前記
修正電位が前記ゼロ値から離れられるようにする手段を
含んでいる、特許請求の範囲第２項記載の位相ロックル
ープ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20984 | 1987-03-02 | ||
| US07/020,984 US4769691A (en) | 1987-03-02 | 1987-03-02 | Burst locked oscillator with side-lock protection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217890A JPS63217890A (ja) | 1988-09-09 |
| JP2649229B2 true JP2649229B2 (ja) | 1997-09-03 |
Family
ID=21801692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273665A Expired - Lifetime JP2649229B2 (ja) | 1987-03-02 | 1987-10-30 | 位相ロックループ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4769691A (ja) |
| EP (1) | EP0280809B1 (ja) |
| JP (1) | JP2649229B2 (ja) |
| KR (1) | KR970009066B1 (ja) |
| DE (1) | DE3786658T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2896901B2 (ja) * | 1989-05-26 | 1999-05-31 | アールシーエー トムソン ライセンシング コーポレーション | 位相固定された副搬送波再生回路 |
| JPH0787525A (ja) * | 1993-09-13 | 1995-03-31 | Matsushita Electric Ind Co Ltd | 自動位相制御装置 |
| US5767915A (en) * | 1995-12-12 | 1998-06-16 | Trw Inc. | Digital color burst phase switch for pal video systems |
| US6646964B1 (en) * | 2000-03-27 | 2003-11-11 | Hewlett-Packard Development Company, L.P. | Harmonic correction in phase-locked loops |
| JP4648719B2 (ja) * | 2005-02-04 | 2011-03-09 | リーダー電子株式会社 | ログ機能及び警告機能を持つゲンロック装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3578902A (en) * | 1968-08-28 | 1971-05-18 | Rca Corp | Apparatus for synchronized generation of a signal from a composite color video signal subjected to signal perturbations |
| US3532819A (en) * | 1968-10-03 | 1970-10-06 | T O Paine | Burst synchronization detection system |
| JPS5469018A (en) * | 1977-11-11 | 1979-06-02 | Sony Corp | Color demodulator circuit |
| JPS5835428B2 (ja) * | 1978-12-27 | 1983-08-02 | 日本電気株式会社 | 搬送波再生回路 |
| US4366451A (en) * | 1979-10-19 | 1982-12-28 | Leonard Kowal | Chrominance subcarrier regeneration network |
| JPS5717292A (en) * | 1980-07-04 | 1982-01-28 | Hitachi Ltd | Chroma signal processing reproducing device |
| DE3136522A1 (de) * | 1981-09-15 | 1983-03-24 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zur digitalen regelung der phase des systemtaktes eines digitalen signalverarbeitungssystems |
| US4456884A (en) * | 1981-11-16 | 1984-06-26 | Sri International | Phase-lock loop and Miller decoder employing the same |
| US4500909A (en) * | 1982-01-21 | 1985-02-19 | Victor Company Of Japan, Ltd. | Synchronizing signal generating apparatus |
| FR2538656B1 (fr) * | 1982-12-23 | 1985-06-07 | Thomson Csf | Procede et circuit d'asservissement en frequence et en phase d'un oscillateur local en television |
| US4544943A (en) * | 1983-12-02 | 1985-10-01 | Sony Corp | Stabilized color television subcarrier regenerator circuit |
| US4617520A (en) * | 1984-01-03 | 1986-10-14 | Motorola, Inc. | Digital lock detector for a phase-locked loop |
-
1987
- 1987-03-02 US US07/020,984 patent/US4769691A/en not_active Expired - Lifetime
- 1987-10-30 EP EP87309648A patent/EP0280809B1/en not_active Expired - Lifetime
- 1987-10-30 DE DE87309648T patent/DE3786658T2/de not_active Expired - Fee Related
- 1987-10-30 JP JP62273665A patent/JP2649229B2/ja not_active Expired - Lifetime
- 1987-10-31 KR KR1019870012200A patent/KR970009066B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4769691A (en) | 1988-09-06 |
| DE3786658D1 (de) | 1993-08-26 |
| EP0280809A1 (en) | 1988-09-07 |
| DE3786658T2 (de) | 1994-02-17 |
| KR970009066B1 (ko) | 1997-06-03 |
| JPS63217890A (ja) | 1988-09-09 |
| KR880012103A (ko) | 1988-11-03 |
| EP0280809B1 (en) | 1993-07-21 |
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