JPH08204117A - 集積化表面素子間結線を備えた半導体チップおよび電子モジュールとその製作方法 - Google Patents
集積化表面素子間結線を備えた半導体チップおよび電子モジュールとその製作方法Info
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Abstract
(57)【要約】
【課題】 素子間結線とコンポーネントによって強化さ
れた１つまたは複数の表面を有する電子モジュールとそ
の製作方法を提供する。 【解決の手段】 その側面と一体の抵抗およびキャパシ
タなどを有する電子モジュールを開示する。さらに、側
面間または側面／端面間などを電気的に接続する素子間
結線を備えた電子モジュールについて説明する。さら
に、シリコン正面チップを有する電子モジュールに関す
る説明も記載する。作成方法、その結果得られる電子モ
ジュール、および関連のウェハ処理の詳細も示す。
れた１つまたは複数の表面を有する電子モジュールとそ
の製作方法を提供する。 【解決の手段】 その側面と一体の抵抗およびキャパシ
タなどを有する電子モジュールを開示する。さらに、側
面間または側面／端面間などを電気的に接続する素子間
結線を備えた電子モジュールについて説明する。さら
に、シリコン正面チップを有する電子モジュールに関す
る説明も記載する。作成方法、その結果得られる電子モ
ジュール、および関連のウェハ処理の詳細も示す。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、高密度電
子実装に関する。より具体的には、本発明は、複数の半
導体チップを稠密にスタックしたアレイを含む電子モジ
ュールの表面間を相互接続する技法に関する。また、本
発明は、電子モジュールの側面にコンポーネントを形成
する技法にも関する。
子実装に関する。より具体的には、本発明は、複数の半
導体チップを稠密にスタックしたアレイを含む電子モジ
ュールの表面間を相互接続する技法に関する。また、本
発明は、電子モジュールの側面にコンポーネントを形成
する技法にも関する。
【０００２】
【従来の技術】集積回路技術の開発以来、コンピュータ
およびコンピュータ記憶装置は、半導体材料のウェハか
ら形成される集積回路（「ＩＣ」）チップから作成され
てきた。ウェハの作成後、通常、チップは、ウェハをダ
イシングすることによって互いに分離される。このた
め、個々のチップは様々なタイプのキャリヤに接合さ
れ、ワイヤによって相互接続され、実装される。このよ
うなチップの「２次元」パッケージでは、所与の空間に
製作される回路の数を最適化することができず、また、
信号がチップ間を移動する際に不要な信号遅延、キャパ
シタンス、インダクタンスを取り込んでしまう。
およびコンピュータ記憶装置は、半導体材料のウェハか
ら形成される集積回路（「ＩＣ」）チップから作成され
てきた。ウェハの作成後、通常、チップは、ウェハをダ
イシングすることによって互いに分離される。このた
め、個々のチップは様々なタイプのキャリヤに接合さ
れ、ワイヤによって相互接続され、実装される。このよ
うなチップの「２次元」パッケージでは、所与の空間に
製作される回路の数を最適化することができず、また、
信号がチップ間を移動する際に不要な信号遅延、キャパ
シタンス、インダクタンスを取り込んでしまう。
【０００３】最近、重要な実装手法として、チップの３
次元アレイを含む電子モジュールが出現した。典型的な
３次元電子モジュールは、モノリシック構造（「スタッ
ク」）としてまとめて接着固定された複数の集積回路チ
ップから構成される。スタックないのチップ間を相互接
続し、スタックをモジュール外の回路に電気接続するた
めに、メタライゼーション・パターンが電子モジュール
の１つ（または複数）の側面に直接設けられることが多
い。このメタライゼーション・パターンは、個々の接点
とバス接点の両方を含むことができる。
次元アレイを含む電子モジュールが出現した。典型的な
３次元電子モジュールは、モノリシック構造（「スタッ
ク」）としてまとめて接着固定された複数の集積回路チ
ップから構成される。スタックないのチップ間を相互接
続し、スタックをモジュール外の回路に電気接続するた
めに、メタライゼーション・パターンが電子モジュール
の１つ（または複数）の側面に直接設けられることが多
い。このメタライゼーション・パターンは、個々の接点
とバス接点の両方を含むことができる。
【０００４】電子モジュール製作の重要な態様の１つ
は、モジュールの表面間の電気相互接続である。たとえ
ば、モジュールの正面（スタック内の半導体エンド・チ
ップのほぼ平面の主表面によって規定される）間の相互
接続は、通常、セラミック・エンド・キャップの使用に
よって行われる。セラミック・エンド・キャップの正面
は、外部接続用のメタライゼーション化した接点を含
む。これらの接点から発生する導電性バイアスは、キャ
ップの裏面まで完全にエッチングされる。次に、裏面の
メタライゼーションがバイアスからエンド・キャップの
エッジ（モジュールの側面に対応するもの）まで延び、
側面メタライゼーションに接続する。この相互接続方式
は、電子モジュールの製作に関しては複雑であり、費用
がかかる。
は、モジュールの表面間の電気相互接続である。たとえ
ば、モジュールの正面（スタック内の半導体エンド・チ
ップのほぼ平面の主表面によって規定される）間の相互
接続は、通常、セラミック・エンド・キャップの使用に
よって行われる。セラミック・エンド・キャップの正面
は、外部接続用のメタライゼーション化した接点を含
む。これらの接点から発生する導電性バイアスは、キャ
ップの裏面まで完全にエッチングされる。次に、裏面の
メタライゼーションがバイアスからエンド・キャップの
エッジ（モジュールの側面に対応するもの）まで延び、
側面メタライゼーションに接続する。この相互接続方式
は、電子モジュールの製作に関しては複雑であり、費用
がかかる。
【０００５】電子モジュールの製作において考慮すべき
もう１つの重要な点は、静電気放電（「ＥＳＤ」）の散
逸である。電子モジュール内のＥＳＤは高い電流密度を
発生し、それにより、ＥＳＤが抵抗エピタキシャル領域
を通過する際に局部加熱が起こる。このため、モジュー
ルのチップ内で回路および配線が破壊される場合もあ
る。
もう１つの重要な点は、静電気放電（「ＥＳＤ」）の散
逸である。電子モジュール内のＥＳＤは高い電流密度を
発生し、それにより、ＥＳＤが抵抗エピタキシャル領域
を通過する際に局部加熱が起こる。このため、モジュー
ルのチップ内で回路および配線が破壊される場合もあ
る。
【０００６】高密度電子モジュールのもう１つの重要な
問題は、リングバックの原因となるインピーダンスの不
整合である。具体的には、電子モジュールでは、モジュ
ール内のどのチップがアクセスされるかに応じて信号の
ローディングが異なるので、リングバックが問題にな
る。したがって、様々なインピーダンス不整合問題に対
処するため、電子モジュールの外部に重要な追加コンポ
ーネント（抵抗およびキャパシタなど）が必要になる。
さらに、電源電圧を減結合するには、相当な量の外部キ
ャパシタンスが必要である。
問題は、リングバックの原因となるインピーダンスの不
整合である。具体的には、電子モジュールでは、モジュ
ール内のどのチップがアクセスされるかに応じて信号の
ローディングが異なるので、リングバックが問題にな
る。したがって、様々なインピーダンス不整合問題に対
処するため、電子モジュールの外部に重要な追加コンポ
ーネント（抵抗およびキャパシタなど）が必要になる。
さらに、電源電圧を減結合するには、相当な量の外部キ
ャパシタンスが必要である。
【０００７】
【発明が解決しようとする課題】本発明は、上記の諸問
題の解決に関するものである。
題の解決に関するものである。
【０００８】
【課題を解決するための手段】簡単に説明すると、本発
明の第１の態様は、複数のスタック化集積回路（「Ｉ
Ｃ」）チップを有し、ほぼ平面の表面を有する電子モジ
ュールを含む、コンポーネント強化型電子モジュールを
含む。電子コンポーネントは、電子モジュールのほぼ平
面の表面に一体に形成される。強化策の１つとして、電
子モジュールのほぼ平面の表面が電子モジュールのほぼ
平面の側面を含むこともできる。
明の第１の態様は、複数のスタック化集積回路（「Ｉ
Ｃ」）チップを有し、ほぼ平面の表面を有する電子モジ
ュールを含む、コンポーネント強化型電子モジュールを
含む。電子コンポーネントは、電子モジュールのほぼ平
面の表面に一体に形成される。強化策の１つとして、電
子モジュールのほぼ平面の表面が電子モジュールのほぼ
平面の側面を含むこともできる。
【０００９】他の態様の本発明は、複数のスタック化半
導体チップを含む電子モジュールを含む、素子間結線強
化型電子モジュールを含む。この電子モジュールは、第
１のほぼ平面の表面と第２のほぼ平面の表面とを有し、
第２のほぼ平面の表面は第１の表面に対して垂直であ
る。
導体チップを含む電子モジュールを含む、素子間結線強
化型電子モジュールを含む。この電子モジュールは、第
１のほぼ平面の表面と第２のほぼ平面の表面とを有し、
第２のほぼ平面の表面は第１の表面に対して垂直であ
る。
【００１０】具体的には、素子間結線強化型電子モジュ
ールは、少なくとも一部が導体で充填されたノッチを含
む素子間結線を含む。この素子間結線は、電子モジュー
ルの第１および第２の両方のほぼ平面の表面と交差し、
第１の接点表面と第２の接点表面とを有する。第１の接
点表面は電子モジュールの第１のほぼ平面の表面と平行
であり、第２の接点表面は電子モジュールの第２のほぼ
平面の表面と平行である。したがって、この素子間結線
は、電子モジュールの第１のほぼ平面の表面と電子モジ
ュールの第２のほぼ平面の表面との電気相互接続を容易
にする。
ールは、少なくとも一部が導体で充填されたノッチを含
む素子間結線を含む。この素子間結線は、電子モジュー
ルの第１および第２の両方のほぼ平面の表面と交差し、
第１の接点表面と第２の接点表面とを有する。第１の接
点表面は電子モジュールの第１のほぼ平面の表面と平行
であり、第２の接点表面は電子モジュールの第２のほぼ
平面の表面と平行である。したがって、この素子間結線
は、電子モジュールの第１のほぼ平面の表面と電子モジ
ュールの第２のほぼ平面の表面との電気相互接続を容易
にする。
【００１１】他の態様の本発明は、素子間結線強化型半
導体チップを含む。このチップは、第１のほぼ平面の表
面と第２のほぼ平面の表面とを有し、第２のほぼ平面の
表面は第１の表面に対して垂直である。さらに、この素
子間結線強化型半導体チップは、少なくとも一部が導体
で充填されたノッチを含む素子間結線を含む。この素子
間結線は、半導体チップの第１および第２の両方のほぼ
平面の表面と交差する。
導体チップを含む。このチップは、第１のほぼ平面の表
面と第２のほぼ平面の表面とを有し、第２のほぼ平面の
表面は第１の表面に対して垂直である。さらに、この素
子間結線強化型半導体チップは、少なくとも一部が導体
で充填されたノッチを含む素子間結線を含む。この素子
間結線は、半導体チップの第１および第２の両方のほぼ
平面の表面と交差する。
【００１２】この素子間結線は、特に、第１および第２
の接点表面を有する。第１の接点表面は半導体チップの
第１のほぼ平面の表面と平行であり、第２の接点表面は
半導体チップの第２のほぼ平面の表面と平行である。こ
の素子間結線は、半導体チップの第１のほぼ平面の表面
と半導体チップの第２のほぼ平面の表面との電気相互接
続を容易にする。
の接点表面を有する。第１の接点表面は半導体チップの
第１のほぼ平面の表面と平行であり、第２の接点表面は
半導体チップの第２のほぼ平面の表面と平行である。こ
の素子間結線は、半導体チップの第１のほぼ平面の表面
と半導体チップの第２のほぼ平面の表面との電気相互接
続を容易にする。
【００１３】本発明の代替態様は、コンポーネント強化
型電子モジュールを形成する方法を含む。この方法は、
複数のスタック化集積回路（「ＩＣ」）を含み、ほぼ平
面の表面を有する電子モジュールを設けるステップを含
む。電子コンポーネントは、電子モジュールのほぼ平面
の表面に一体に形成される。
型電子モジュールを形成する方法を含む。この方法は、
複数のスタック化集積回路（「ＩＣ」）を含み、ほぼ平
面の表面を有する電子モジュールを設けるステップを含
む。電子コンポーネントは、電子モジュールのほぼ平面
の表面に一体に形成される。
【００１４】追加強化策の１つとして、電子コンポーネ
ントの形成は、ノッチ内に付着させた絶縁層の上に第１
の導体を付着させることを含み、この導体が電子コンポ
ーネントへの電気接続を容易にすることができる。導体
の上に誘電層を付着させることもできる。さらに、誘電
層の上に第２の導体を付着させ、第２の導体が電子コン
ポーネントとの電気接触を容易にすることもできる。
ントの形成は、ノッチ内に付着させた絶縁層の上に第１
の導体を付着させることを含み、この導体が電子コンポ
ーネントへの電気接続を容易にすることができる。導体
の上に誘電層を付着させることもできる。さらに、誘電
層の上に第２の導体を付着させ、第２の導体が電子コン
ポーネントとの電気接触を容易にすることもできる。
【００１５】他の態様の本発明は、素子間結線強化型電
子モジュールを形成する方法を含む。この方法は、複数
のスタック化半導体チップを含み、第１のほぼ平面の表
面と第２のほぼ平面の表面とを有する電子モジュールを
設けることを含む。
子モジュールを形成する方法を含む。この方法は、複数
のスタック化半導体チップを含み、第１のほぼ平面の表
面と第２のほぼ平面の表面とを有する電子モジュールを
設けることを含む。
【００１６】このプロセスは、電子モジュール内にノッ
チを形成することを含み、そのノッチが電子モジュール
の第１および第２の両方のほぼ平面の表面と交差する。
このノッチは少なくとも一部が導体で充填され、電子モ
ジュールの第１のほぼ平面の表面に対してほぼ平行の第
１の接点表面と、電子モジュールの第２のほぼ平面の表
面に対して平行の第２の接点表面とを有する素子間結線
を形成する。この素子間結線は、電子モジュールの第１
および第２のほぼ平面の表面間の電気相互接続を容易に
する。
チを形成することを含み、そのノッチが電子モジュール
の第１および第２の両方のほぼ平面の表面と交差する。
このノッチは少なくとも一部が導体で充填され、電子モ
ジュールの第１のほぼ平面の表面に対してほぼ平行の第
１の接点表面と、電子モジュールの第２のほぼ平面の表
面に対して平行の第２の接点表面とを有する素子間結線
を形成する。この素子間結線は、電子モジュールの第１
および第２のほぼ平面の表面間の電気相互接続を容易に
する。
【００１７】他の態様の本発明は、素子間結線強化型半
導体チップを形成する方法を含む。この方法は、ウェハ
上に半導体チップを設けることを含み、そのチップは第
１のほぼ平面の表面を有する。半導体チップ内には、第
１のほぼ平面の表面と交差するノッチが形成される。こ
のノッチは少なくとも一部が導体で充填され、半導体チ
ップの第１のほぼ平面の表面に対して平行の第１の接点
表面を有する素子間結線を形成する。
導体チップを形成する方法を含む。この方法は、ウェハ
上に半導体チップを設けることを含み、そのチップは第
１のほぼ平面の表面を有する。半導体チップ内には、第
１のほぼ平面の表面と交差するノッチが形成される。こ
のノッチは少なくとも一部が導体で充填され、半導体チ
ップの第１のほぼ平面の表面に対して平行の第１の接点
表面を有する素子間結線を形成する。
【００１８】次に、半導体チップはウェハからダイシン
グされ、半導体チップのエッジ表面を形成する。このエ
ッジ表面は平坦化され、その上に露出された素子間結線
の第２の接点表面を有するほぼ平面のエッジ表面を形成
する。この素子間結線は、半導体チップのほぼ平面のエ
ッジ表面と半導体チップの第１のほぼ平面の表面との電
気相互接続を容易にする。
グされ、半導体チップのエッジ表面を形成する。このエ
ッジ表面は平坦化され、その上に露出された素子間結線
の第２の接点表面を有するほぼ平面のエッジ表面を形成
する。この素子間結線は、半導体チップのほぼ平面のエ
ッジ表面と半導体チップの第１のほぼ平面の表面との電
気相互接続を容易にする。
【００１９】本発明の半導体構造および方法は数多くの
利点を含む。素子間結線強化型電子モジュールは、電子
モジュールの表面間の接続部が簡略化されている。たと
えば、２つの側面メタライゼーション・パターンは、本
発明による共通の素子間結線に付加することにより相互
接続することができる。同様に、端面メタライゼーショ
ン・パターンは、側面メタライゼーション・パターンに
相互接続することができる。このような技法により、変
更Ｔ接続部および電子モジュールの端面を「折り返す」
他の素子間結線に関連する、製作上および信頼性の問題
が解消される。
利点を含む。素子間結線強化型電子モジュールは、電子
モジュールの表面間の接続部が簡略化されている。たと
えば、２つの側面メタライゼーション・パターンは、本
発明による共通の素子間結線に付加することにより相互
接続することができる。同様に、端面メタライゼーショ
ン・パターンは、側面メタライゼーション・パターンに
相互接続することができる。このような技法により、変
更Ｔ接続部および電子モジュールの端面を「折り返す」
他の素子間結線に関連する、製作上および信頼性の問題
が解消される。
【００２０】半導体チップ上に主表面導体を配置し、本
明細書に提案するようにそれを素子間結線に電気接続す
ると、さらに利点が得られる。主表面導体は、静電気放
電（「ＥＳＤ」）インパルスをバルク基板に引き寄せ、
チップの抵抗エピタキシャル領域から引き離すので、Ｅ
ＳＤの除去を容易にする。
明細書に提案するようにそれを素子間結線に電気接続す
ると、さらに利点が得られる。主表面導体は、静電気放
電（「ＥＳＤ」）インパルスをバルク基板に引き寄せ、
チップの抵抗エピタキシャル領域から引き離すので、Ｅ
ＳＤの除去を容易にする。
【００２１】さらに、本発明の技法は、従来のセラミッ
ク・エンド・キャップとそれに関連する費用のかかる処
理の解消に対応するものである。本明細書に記載する素
子間結線は、側面を電子モジュールの端面に接続するた
めに使用する。したがって、この素子間結線はセラミッ
ク・エンド・キャップの機能に代わるものである。この
素子間結線は、電子モジュールの製作後または電子モジ
ュールに組み込むためにウェハをチップにダイシングす
る前のシリコン・ウェハ上に容易に形成することができ
る。
ク・エンド・キャップとそれに関連する費用のかかる処
理の解消に対応するものである。本明細書に記載する素
子間結線は、側面を電子モジュールの端面に接続するた
めに使用する。したがって、この素子間結線はセラミッ
ク・エンド・キャップの機能に代わるものである。この
素子間結線は、電子モジュールの製作後または電子モジ
ュールに組み込むためにウェハをチップにダイシングす
る前のシリコン・ウェハ上に容易に形成することができ
る。
【００２２】他の利点として、電子モジュールの表面と
一体に形成されるコンポーネントは、電子モジュールの
パフォーマンスの改良を容易にする。コンポーネント強
化型電子モジュールは、インピーダンスの不整合に関連
するリングバックを解消するために使用することができ
る。さらに、このコンポーネントは、電源減結合機能を
提供することもできる。これはいずれも、外部回路板に
コンポーネント（抵抗およびキャパシタ）を組み込む必
要がなく、電子モジュール上に直接設けられる。
一体に形成されるコンポーネントは、電子モジュールの
パフォーマンスの改良を容易にする。コンポーネント強
化型電子モジュールは、インピーダンスの不整合に関連
するリングバックを解消するために使用することができ
る。さらに、このコンポーネントは、電源減結合機能を
提供することもできる。これはいずれも、外部回路板に
コンポーネント（抵抗およびキャパシタ）を組み込む必
要がなく、電子モジュール上に直接設けられる。
【００２３】本発明の精神は、これまで一切記載されて
いなかった、電子モジュール内の半導体チップのエッジ
に素子間結線または電気素子あるいはその両方を設ける
ための汎用構造および方法を提供することにある。
いなかった、電子モジュール内の半導体チップのエッジ
に素子間結線または電気素子あるいはその両方を設ける
ための汎用構造および方法を提供することにある。
【００２４】本発明と見なされる主題については、特許
請求の範囲で具体的に指摘し、明確に主張する。しか
し、構成および実施方法ならびにその目的および利点に
ついては、添付図面とともに以下の詳細な説明を参照す
ることにより、本発明を最もよく理解できるであろう。
請求の範囲で具体的に指摘し、明確に主張する。しか
し、構成および実施方法ならびにその目的および利点に
ついては、添付図面とともに以下の詳細な説明を参照す
ることにより、本発明を最もよく理解できるであろう。
【００２５】
【発明の実施の形態】素子間結線およびコンポーネント
強化型電子モジュールを形成するための所与の好ましい
実施例について、本明細書に記載する。以下に示すよう
に、図２の流れ図に示す方法の諸ステップに関連して、
図１の素子間結線強化型電子モジュールの構造について
説明する。
強化型電子モジュールを形成するための所与の好ましい
実施例について、本明細書に記載する。以下に示すよう
に、図２の流れ図に示す方法の諸ステップに関連して、
図１の素子間結線強化型電子モジュールの構造について
説明する。
【００２６】図２に示すように、初期ステップは、複数
の半導体チップを「スタック」に組み立てることである
（１０１）。このスタック化した複数の半導体チップ
は、電子モジュールと呼ばれる。図１を参照すると、図
示の通り、チップ１１がスタックされて電子モジュール
を形成する。これらのチップにはトランスファ・メタル
１７が付随しており、このトランスファ・メタルはモジ
ュール内のチップ間を相互接続したり、外部回路への電
気接続を容易にするために使用することができる。スタ
ックすると、トランスファ・メタル１７は、モジュール
の少なくとも１つの指定の側面２３に向かって延びる。
それぞれのチップ間には絶縁層１３が配置され、その下
の能動回路層（図示せず）を保護し、トランスファ・メ
タル１７を収容している。また、チップ間は薄い接着層
（図示せず）によって互いに接合されている。それぞれ
の素子および層によるこのようなモジュールの組立て
は、当技術分野では周知である。
の半導体チップを「スタック」に組み立てることである
（１０１）。このスタック化した複数の半導体チップ
は、電子モジュールと呼ばれる。図１を参照すると、図
示の通り、チップ１１がスタックされて電子モジュール
を形成する。これらのチップにはトランスファ・メタル
１７が付随しており、このトランスファ・メタルはモジ
ュール内のチップ間を相互接続したり、外部回路への電
気接続を容易にするために使用することができる。スタ
ックすると、トランスファ・メタル１７は、モジュール
の少なくとも１つの指定の側面２３に向かって延びる。
それぞれのチップ間には絶縁層１３が配置され、その下
の能動回路層（図示せず）を保護し、トランスファ・メ
タル１７を収容している。また、チップ間は薄い接着層
（図示せず）によって互いに接合されている。それぞれ
の素子および層によるこのようなモジュールの組立て
は、当技術分野では周知である。
【００２７】これらのチップをまとめて「スタック」に
積層した後、モジュールの側面を研磨またはエッチング
して、ほぼ平面の表面を形成する（図１の表面２３、図
２のステップ１０３）。研磨またはエッチング・ステッ
プは、トランスファ・メタル１７の端部が研磨／エッチ
ングした側面と面一になるように行う。
積層した後、モジュールの側面を研磨またはエッチング
して、ほぼ平面の表面を形成する（図１の表面２３、図
２のステップ１０３）。研磨またはエッチング・ステッ
プは、トランスファ・メタル１７の端部が研磨／エッチ
ングした側面と面一になるように行う。
【００２８】続行するための次の処理ステップは、形成
すべき素子間結線の位置を特定して、モジュールの側面
にフォトリソグラフィによるマスキングを施すことであ
る（１０５）。このマスクは、当技術分野で既知の典型
的なフォトリソグラフィ・マスクを含むことができ、様
々なマスク形状を使用して、各種の様々な素子間結線を
形成することができる。たとえば、図１を参照すると、
素子間結線１９ａは側面間の小さい素子間結線であるの
に対し、素子間結線１９ｂは１つの側面上にある比較的
小さいもので、第１の側面とは垂直の第２の側面全体を
横切って延びている。
すべき素子間結線の位置を特定して、モジュールの側面
にフォトリソグラフィによるマスキングを施すことであ
る（１０５）。このマスクは、当技術分野で既知の典型
的なフォトリソグラフィ・マスクを含むことができ、様
々なマスク形状を使用して、各種の様々な素子間結線を
形成することができる。たとえば、図１を参照すると、
素子間結線１９ａは側面間の小さい素子間結線であるの
に対し、素子間結線１９ｂは１つの側面上にある比較的
小さいもので、第１の側面とは垂直の第２の側面全体を
横切って延びている。
【００２９】マスキングを施したモジュールの露光およ
び現像後、フォトリソグラフィ・プロセスは、露出した
素子間結線領域のエッチングを続行して、「ノッチ」を
形成する（１０７）。その後、ノッチを絶縁体で充填し
（図２のステップ１０８、図１の層４１）、さらに導体
で充填して（ステップ１０９）、基板から電気的に絶縁
された「素子間結線」（図１の１９ａ、１９ｂ）を形成
する。この導体は、金属または導電性ポリマーなどを含
むことができる。一般に「ノッチ」は、ピット、ウェ
ル、またはキャビティなど、１つまたは複数のモジュー
ル表面と交差する各種の開口部のいずれで構成してもよ
いことに留意されたい。
び現像後、フォトリソグラフィ・プロセスは、露出した
素子間結線領域のエッチングを続行して、「ノッチ」を
形成する（１０７）。その後、ノッチを絶縁体で充填し
（図２のステップ１０８、図１の層４１）、さらに導体
で充填して（ステップ１０９）、基板から電気的に絶縁
された「素子間結線」（図１の１９ａ、１９ｂ）を形成
する。この導体は、金属または導電性ポリマーなどを含
むことができる。一般に「ノッチ」は、ピット、ウェ
ル、またはキャビティなど、１つまたは複数のモジュー
ル表面と交差する各種の開口部のいずれで構成してもよ
いことに留意されたい。
【００３０】次に、素子間結線が交差するモジュールの
側面（図１の表面２３および２４）を研磨し、側面を平
坦化する（１１７）。その結果、２つの側面を電気接続
する素子間結線を有する「素子間結線強化型」電子モジ
ュールが製作される。具体的には、この素子間結線は、
２つのモジュール側面に対応する、電子モジュール上の
２つの接点表面を持つことになる。
側面（図１の表面２３および２４）を研磨し、側面を平
坦化する（１１７）。その結果、２つの側面を電気接続
する素子間結線を有する「素子間結線強化型」電子モジ
ュールが製作される。具体的には、この素子間結線は、
２つのモジュール側面に対応する、電子モジュール上の
２つの接点表面を持つことになる。
【００３１】プロセスは、電子モジュール製作の標準プ
ロセスの残りを続行する（１１９）。モジュールに対し
て側面メタライゼーションを施し、トランスファ・メタ
ル１７を介して様々なチップを相互接続する。本発明で
は、側面メタライゼーション（２１）が素子間結線に接
続している。たとえば、図１に示すように、素子間結線
１９ａには側面メタライゼーション（２１）が電気接続
されている。側面２４に付随するもう１つの側面メタラ
イゼーション・パターンは、素子間結線１９ａの関連接
点表面（明瞭にするため図示せず）に接続することがで
きる。したがって、２つの側面メタライゼーション・パ
ターンが容易に接続される。
ロセスの残りを続行する（１１９）。モジュールに対し
て側面メタライゼーションを施し、トランスファ・メタ
ル１７を介して様々なチップを相互接続する。本発明で
は、側面メタライゼーション（２１）が素子間結線に接
続している。たとえば、図１に示すように、素子間結線
１９ａには側面メタライゼーション（２１）が電気接続
されている。側面２４に付随するもう１つの側面メタラ
イゼーション・パターンは、素子間結線１９ａの関連接
点表面（明瞭にするため図示せず）に接続することがで
きる。したがって、２つの側面メタライゼーション・パ
ターンが容易に接続される。
【００３２】本発明の代替実施例では、素子間結線の各
部を絶縁することができる。素子間結線構造を含む電子
モジュールを形成する際に、素子間結線の各部を絶縁す
るかどうかの判断を行う（図２のステップ１１３）。絶
縁が必要な場合は、素子間結線の上にパターン化した絶
縁層を形成する（１１５）。図３に示すように、絶縁体
３３は、素子間結線１９ｄ上の小さい接点表面（３５）
を除くすべてを覆う。したがって、以降のプロセス・ス
テップで施される側面メタライゼーションは、素子間結
線の露出された接点表面に電気接続するはずである。素
子間結線の接点表面の１つの絶縁だけ示しているが、
（モジュールの他の表面上の）他の接点表面にも同様の
絶縁層を付着させることができる。
部を絶縁することができる。素子間結線構造を含む電子
モジュールを形成する際に、素子間結線の各部を絶縁す
るかどうかの判断を行う（図２のステップ１１３）。絶
縁が必要な場合は、素子間結線の上にパターン化した絶
縁層を形成する（１１５）。図３に示すように、絶縁体
３３は、素子間結線１９ｄ上の小さい接点表面（３５）
を除くすべてを覆う。したがって、以降のプロセス・ス
テップで施される側面メタライゼーションは、素子間結
線の露出された接点表面に電気接続するはずである。素
子間結線の接点表面の１つの絶縁だけ示しているが、
（モジュールの他の表面上の）他の接点表面にも同様の
絶縁層を付着させることができる。
【００３３】電子モジュール内の静電気放電（「ＥＳ
Ｄ」）の処理（すなわち、散逸）に関する本発明による
技法は、モジュールの半導体チップの主表面（裏面）上
に大きい導体を設けることである。本明細書で使用し、
当技術分野で既知のように、チップの「裏面」とは、通
常、能動回路のチップ・ボイドの平面状の主表面であ
る。これに対して、チップの「正面」とは、通常、トラ
ンスファ・メタルが到達する能動回路を含む平面状の主
表面である。接地すると、この大きい導体は、チップの
「能動」素子からＥＳＤインパルスを引き離すので有利
である。本発明の技法を使用すると、主表面導体への大
きい表面積の接点が得られる。
Ｄ」）の処理（すなわち、散逸）に関する本発明による
技法は、モジュールの半導体チップの主表面（裏面）上
に大きい導体を設けることである。本明細書で使用し、
当技術分野で既知のように、チップの「裏面」とは、通
常、能動回路のチップ・ボイドの平面状の主表面であ
る。これに対して、チップの「正面」とは、通常、トラ
ンスファ・メタルが到達する能動回路を含む平面状の主
表面である。接地すると、この大きい導体は、チップの
「能動」素子からＥＳＤインパルスを引き離すので有利
である。本発明の技法を使用すると、主表面導体への大
きい表面積の接点が得られる。
【００３４】主表面導体とそれに電気接続された素子間
結線を備えた半導体を有する電子モジュールを図４に示
し、それに対応する方法を図５の流れ図に示す。図５に
示すように、第１のプロセス・ステップとして、その上
に主表面導体が形成された半導体チップを用意する（１
２１）。次に、チップをスタックに組み立てる（１０
１）。一般に、モジュール内のすべてのチップに主表面
導体を設ける必要はないことに留意されたい。モジュー
ルからＥＳＤを安全に除去できるようにするために、必
要に応じて主表面導体を設けることができる。
結線を備えた半導体を有する電子モジュールを図４に示
し、それに対応する方法を図５の流れ図に示す。図５に
示すように、第１のプロセス・ステップとして、その上
に主表面導体が形成された半導体チップを用意する（１
２１）。次に、チップをスタックに組み立てる（１０
１）。一般に、モジュール内のすべてのチップに主表面
導体を設ける必要はないことに留意されたい。モジュー
ルからＥＳＤを安全に除去できるようにするために、必
要に応じて主表面導体を設けることができる。
【００３５】図４に示すように、主表面（裏面）導体３
１を有する半導体チップを備えた電子モジュールが用意
されている。一般に、この導体は、それが接続されてい
るチップの主表面全体を覆う（すなわち、主表面全体と
同一面積である）。主表面導体３１と側面メタライゼー
ション２１に接続された素子間結線１９ｃを形成するの
に必要な残りのプロセス・ステップは、図１の素子間結
線１９ａおよび１９ｂを形成するために前述したプロセ
スと同様である（すなわち、ステップ１０１、１０３、
１０５、１０７、１０９、１１３、１１５、１１７、お
よび１１９）。
１を有する半導体チップを備えた電子モジュールが用意
されている。一般に、この導体は、それが接続されてい
るチップの主表面全体を覆う（すなわち、主表面全体と
同一面積である）。主表面導体３１と側面メタライゼー
ション２１に接続された素子間結線１９ｃを形成するの
に必要な残りのプロセス・ステップは、図１の素子間結
線１９ａおよび１９ｂを形成するために前述したプロセ
スと同様である（すなわち、ステップ１０１、１０３、
１０５、１０７、１０９、１１３、１１５、１１７、お
よび１１９）。
【００３６】この特定の実施例については、主表面導体
３１に隣接して「ノッチ」が形成される。したがって、
ノッチを導体で充填すると、その結果得られる素子間結
線は、主表面導体３１と電気接触した状態になり、側面
２３からそれへの電気アクセスが可能になる。ただし、
主表面導体と素子間結線はいずれも基板から絶縁されて
いないことに留意されたい。この場合、ＥＳＤインパル
スを引き寄せ、散逸するために、（基板と同様）主表面
導体が地電位になっているので、絶縁は不要である。
３１に隣接して「ノッチ」が形成される。したがって、
ノッチを導体で充填すると、その結果得られる素子間結
線は、主表面導体３１と電気接触した状態になり、側面
２３からそれへの電気アクセスが可能になる。ただし、
主表面導体と素子間結線はいずれも基板から絶縁されて
いないことに留意されたい。この場合、ＥＳＤインパル
スを引き寄せ、散逸するために、（基板と同様）主表面
導体が地電位になっているので、絶縁は不要である。
【００３７】図６に示し、図５の流れ図の方法で説明す
るように、素子間結線の各部を絶縁層で覆うこともでき
る。導体を含むノッチを形成後、導体の一部を絶縁体で
覆うかどうかの判断を行う（１１３）。絶縁が必要な場
合は、素子間結線の上にパターン化した絶縁層を形成す
る（１１５）。図６に示すように、素子間結線１９ｅを
絶縁体３３で覆い、素子間結線の接点表面３５を露出す
る。したがって、側面メタライゼーションから素子間結
線１９ｅへの接続は、接点表面３５を介して行われる。
るように、素子間結線の各部を絶縁層で覆うこともでき
る。導体を含むノッチを形成後、導体の一部を絶縁体で
覆うかどうかの判断を行う（１１３）。絶縁が必要な場
合は、素子間結線の上にパターン化した絶縁層を形成す
る（１１５）。図６に示すように、素子間結線１９ｅを
絶縁体３３で覆い、素子間結線の接点表面３５を露出す
る。したがって、側面メタライゼーションから素子間結
線１９ｅへの接続は、接点表面３５を介して行われる。
【００３８】図７の断面図と図８の斜視図に示す本発明
の代替実施例では、「リング」状の素子間結線が形成さ
れる。図示の通り、この素子間結線は、チップの４つの
エッジ表面（チップが含まれている電子モジュールの４
つの側面に対応する）すべてにおける電気接続を容易に
する。裏面導体と組み合わせると、「リング」素子間結
線と裏面導体との間に非常に表面積が大きい電気接続部
が形成されるので有利である。したがって、このリング
は、電子モジュールの４つの側面すべてから裏面導体へ
の外部接続と同時に４つの側面同士の相互接続も可能に
する。
の代替実施例では、「リング」状の素子間結線が形成さ
れる。図示の通り、この素子間結線は、チップの４つの
エッジ表面（チップが含まれている電子モジュールの４
つの側面に対応する）すべてにおける電気接続を容易に
する。裏面導体と組み合わせると、「リング」素子間結
線と裏面導体との間に非常に表面積が大きい電気接続部
が形成されるので有利である。したがって、このリング
は、電子モジュールの４つの側面すべてから裏面導体へ
の外部接続と同時に４つの側面同士の相互接続も可能に
する。
【００３９】他の実施例における本発明の技法は、シリ
コンなどの半導体から構成される電子モジュール用の正
面を形成する際に有用である。この「シリコン正面」
（「ＳＦＦ」）は、電子モジュールの端部に位置し、端
面を介してモジュールへの接続を可能にする。ＳＦＦチ
ップと組み合わせた場合、本発明の技法により、従来の
セラミック・エンド・キャップを除去することができ
る。したがって、セラミック・エンド・キャップの形成
に関連する高価で時間を要するプロセスを解消すること
ができる。ＳＦＦ半導体チップを形成するプロセス実施
例とその結果得られる構造については、図９〜図１６に
示す。
コンなどの半導体から構成される電子モジュール用の正
面を形成する際に有用である。この「シリコン正面」
（「ＳＦＦ」）は、電子モジュールの端部に位置し、端
面を介してモジュールへの接続を可能にする。ＳＦＦチ
ップと組み合わせた場合、本発明の技法により、従来の
セラミック・エンド・キャップを除去することができ
る。したがって、セラミック・エンド・キャップの形成
に関連する高価で時間を要するプロセスを解消すること
ができる。ＳＦＦ半導体チップを形成するプロセス実施
例とその結果得られる構造については、図９〜図１６に
示す。
【００４０】図１１の流れ図（および図９〜図１３に示
す付随の素子間結線強化型ＳＦＦチップ）は、ウェハ・
レベルのプロセスから始まる、ＳＦＦチップの作成方法
を示している。まず、典型的なフォトリソグラフィ・マ
スキング／処理ステップを使用して、素子間結線が位置
すべき、（ウェハ上の）ＳＦＦチップの主表面の一部を
露出する（１２３）。次に、ＳＦＦチップをエッチング
し（１０７）、素子間結線を含むことになるノッチを形
成する。ノッチ内に絶縁体（たとえば、酸化物）を付着
させて、導電性素子間結線をＳＦＦチップから絶縁する
（１２５）。次に、絶縁層を備えたノッチを導体で充填
する（１０９）。本明細書に記載した前述の実施例のよ
うに、素子間結線の一部を絶縁するかどうかの判断を行
う（１１３）。絶縁が必要な場合は、素子間結線の上に
パターン化した絶縁層を形成する（１１５）。パターン
化した絶縁層を形成するかどうかにかかわらず、次のプ
ロセス・ステップでは、ＳＦＦチップの主表面の研磨が
必要になる（すなわち、ウェハ、ステップ１２７）。
す付随の素子間結線強化型ＳＦＦチップ）は、ウェハ・
レベルのプロセスから始まる、ＳＦＦチップの作成方法
を示している。まず、典型的なフォトリソグラフィ・マ
スキング／処理ステップを使用して、素子間結線が位置
すべき、（ウェハ上の）ＳＦＦチップの主表面の一部を
露出する（１２３）。次に、ＳＦＦチップをエッチング
し（１０７）、素子間結線を含むことになるノッチを形
成する。ノッチ内に絶縁体（たとえば、酸化物）を付着
させて、導電性素子間結線をＳＦＦチップから絶縁する
（１２５）。次に、絶縁層を備えたノッチを導体で充填
する（１０９）。本明細書に記載した前述の実施例のよ
うに、素子間結線の一部を絶縁するかどうかの判断を行
う（１１３）。絶縁が必要な場合は、素子間結線の上に
パターン化した絶縁層を形成する（１１５）。パターン
化した絶縁層を形成するかどうかにかかわらず、次のプ
ロセス・ステップでは、ＳＦＦチップの主表面の研磨が
必要になる（すなわち、ウェハ、ステップ１２７）。
【００４１】ＳＦＦチップの主表面研磨後、主表面に適
当なチップ・メタライゼーション層を施すことができる
（１２９）。これらの層は、単純な接点またはＳＦＦチ
ップ上の様々なポイントを相互接続する広範囲のメタラ
イゼーション・パターンを含んでもよい。このメタライ
ゼーション層は、標準のウェハ・レベルの処理技法を使
用して施す。その後、ウェハをダイシングし（１３
０）、モジュールに組み込むためのＳＦＦチップ（複数
も可）を得る。
当なチップ・メタライゼーション層を施すことができる
（１２９）。これらの層は、単純な接点またはＳＦＦチ
ップ上の様々なポイントを相互接続する広範囲のメタラ
イゼーション・パターンを含んでもよい。このメタライ
ゼーション層は、標準のウェハ・レベルの処理技法を使
用して施す。その後、ウェハをダイシングし（１３
０）、モジュールに組み込むためのＳＦＦチップ（複数
も可）を得る。
【００４２】したがって、図１１の方法により、対応す
る（任意の）正面メタライゼーション層を備えたＳＦＦ
チップを、電子モジュールを構成するチップのスタック
のエンド・チップとして含めることができる（１３
１）。ＳＦＦチップを含むモジュールの組立て後、指定
の側面（複数も可）を研磨し、表面を平坦化する（１１
７）。その結果、ＳＦＦチップのエッジ（およびモジュ
ールの側面）にある素子間結線の第２の接点表面が露出
される。その後、モジュール処理を完了することができ
る（１１９）。このステップは、モジュールの側面上に
メタライゼーション・パターンを形成することを含む。
る（任意の）正面メタライゼーション層を備えたＳＦＦ
チップを、電子モジュールを構成するチップのスタック
のエンド・チップとして含めることができる（１３
１）。ＳＦＦチップを含むモジュールの組立て後、指定
の側面（複数も可）を研磨し、表面を平坦化する（１１
７）。その結果、ＳＦＦチップのエッジ（およびモジュ
ールの側面）にある素子間結線の第２の接点表面が露出
される。その後、モジュール処理を完了することができ
る（１１９）。このステップは、モジュールの側面上に
メタライゼーション・パターンを形成することを含む。
【００４３】この時点までの処理の結果を図９〜図１３
に示す（明瞭にするため、側面および端面メタライゼー
ションは省略されている）。図９を参照すると、ＳＦＦ
チップ１１内に素子間結線１９ｆが形成されている。こ
の素子間結線１９ｆは、絶縁層４１によって基板１１か
ら分離されている（図１０）。あるいは、図１２のＳＦ
Ｆチップでは、素子間結線１９ｇの上に、主チップ表面
（正面）１５とエッジ・チップ表面１８の両方を絶縁す
るパターン化した絶縁層が形成されている。特に図１３
では、絶縁層４３内に開口部４５および４７が形成さ
れ、素子間結線１９ｇ上に２つの接点表面が設けられて
いる。
に示す（明瞭にするため、側面および端面メタライゼー
ションは省略されている）。図９を参照すると、ＳＦＦ
チップ１１内に素子間結線１９ｆが形成されている。こ
の素子間結線１９ｆは、絶縁層４１によって基板１１か
ら分離されている（図１０）。あるいは、図１２のＳＦ
Ｆチップでは、素子間結線１９ｇの上に、主チップ表面
（正面）１５とエッジ・チップ表面１８の両方を絶縁す
るパターン化した絶縁層が形成されている。特に図１３
では、絶縁層４３内に開口部４５および４７が形成さ
れ、素子間結線１９ｇ上に２つの接点表面が設けられて
いる。
【００４４】この特定の実施例では、側面メタライゼー
ションがＳＦＦ素子間結線に接続し、側面メタライゼー
ション・パターンから正面接点または素子間結線への電
気接続を容易にしている。例として、図１４および図１
５は、ＳＦＦチップを有する素子間結線強化型電子モジ
ュールの断面図を示している。素子間結線１９ｈは、側
面メタライゼーション２１をＳＦＦの正面メタライゼー
ション６３（正面絶縁層６１に含まれ、前述のウェハ処
理中に形成されたもの）に電気接続している。ただし、
図１４の素子間結線には絶縁「キャップ」４３があり、
図１５の素子間結線にはそれがないことに留意された
い。
ションがＳＦＦ素子間結線に接続し、側面メタライゼー
ション・パターンから正面接点または素子間結線への電
気接続を容易にしている。例として、図１４および図１
５は、ＳＦＦチップを有する素子間結線強化型電子モジ
ュールの断面図を示している。素子間結線１９ｈは、側
面メタライゼーション２１をＳＦＦの正面メタライゼー
ション６３（正面絶縁層６１に含まれ、前述のウェハ処
理中に形成されたもの）に電気接続している。ただし、
図１４の素子間結線には絶縁「キャップ」４３があり、
図１５の素子間結線にはそれがないことに留意された
い。
【００４５】本発明の他の実施例では、半導体チップの
スタックを含む電子モジュールにＳＦＦチップを組み込
んだ後、ＳＦＦチップ内の素子間結線の作成が行われ
る。図１６の流れ図に示す方法に記載するように、ＳＦ
Ｆ正面への入出力配線を有するＳＦＦチップを用意する
（１３３）。この正面入出力配線は、前述の技法による
ウェハ処理中に行う。図１４および図１５は、入出力メ
タライゼーション６３（絶縁層６１内に含まれるもの）
を有するＳＦＦチップを示している（ただし、この実施
例のプロセスのこの時点では、素子間結線（１９ｈ）が
まだ存在していないことに留意されたい）。
スタックを含む電子モジュールにＳＦＦチップを組み込
んだ後、ＳＦＦチップ内の素子間結線の作成が行われ
る。図１６の流れ図に示す方法に記載するように、ＳＦ
Ｆ正面への入出力配線を有するＳＦＦチップを用意する
（１３３）。この正面入出力配線は、前述の技法による
ウェハ処理中に行う。図１４および図１５は、入出力メ
タライゼーション６３（絶縁層６１内に含まれるもの）
を有するＳＦＦチップを示している（ただし、この実施
例のプロセスのこの時点では、素子間結線（１９ｈ）が
まだ存在していないことに留意されたい）。
【００４６】プロセスを続行するため、入出量配線を備
えたＳＦＦチップをエンド・チップとして、半導体チッ
プのスタック（電子モジュール）を形成する（１３
１）。次に、指定の側面（複数も可）を研磨する（１１
７）。この実施例では、ＳＦＦチップの主表面上の既存
の入出力配線によって電気接続するように、ＳＦＦチッ
プ内の所定の位置、たとえば、図１４および図１５に示
す位置に素子間結線を配置するように、マスクが設計さ
れている（１３５）。ノッチのエッチング（１０７）、
絶縁層の付着（１２５）、導体によるノッチの充填（１
０９）、任意のパターン化した絶縁層の付着（１１３、
１１５）、モジュールの側面の平坦化（１１７）、側面
メタライゼーションによるモジュール処理の完了（１１
９）という残りのプロセス・ステップは、前述のプロセ
スとほぼ同じである。このようにして、側面メタライゼ
ーションに相互接続されたＳＦＦエンド・チップを含む
素子間結線強化型電子モジュールが製作される。
えたＳＦＦチップをエンド・チップとして、半導体チッ
プのスタック（電子モジュール）を形成する（１３
１）。次に、指定の側面（複数も可）を研磨する（１１
７）。この実施例では、ＳＦＦチップの主表面上の既存
の入出力配線によって電気接続するように、ＳＦＦチッ
プ内の所定の位置、たとえば、図１４および図１５に示
す位置に素子間結線を配置するように、マスクが設計さ
れている（１３５）。ノッチのエッチング（１０７）、
絶縁層の付着（１２５）、導体によるノッチの充填（１
０９）、任意のパターン化した絶縁層の付着（１１３、
１１５）、モジュールの側面の平坦化（１１７）、側面
メタライゼーションによるモジュール処理の完了（１１
９）という残りのプロセス・ステップは、前述のプロセ
スとほぼ同じである。このようにして、側面メタライゼ
ーションに相互接続されたＳＦＦエンド・チップを含む
素子間結線強化型電子モジュールが製作される。
【００４７】本発明の技法は、電子モジュールの側面ま
たは端面での素子間結線構造の形成に限定されるわけで
はない。同様の製作技法を使用して、電子モジュールの
表面と一体の電子コンポーネントを形成することもでき
る。たとえば、電子モジュールのほぼ平面の表面と一体
に、抵抗およびキャパシタを形成することができる。電
源の減結合および回路のインピーダンス整合にこのよう
な抵抗およびキャパシタを使用することができ、外部回
路板上にこのようなコンポーネントを設ける必要がなく
なることは有利である。したがって、（より接近したコ
ンポーネント／モジュールの集積化により）回路密度の
上昇とパフォーマンスの向上が達成される。
たは端面での素子間結線構造の形成に限定されるわけで
はない。同様の製作技法を使用して、電子モジュールの
表面と一体の電子コンポーネントを形成することもでき
る。たとえば、電子モジュールのほぼ平面の表面と一体
に、抵抗およびキャパシタを形成することができる。電
源の減結合および回路のインピーダンス整合にこのよう
な抵抗およびキャパシタを使用することができ、外部回
路板上にこのようなコンポーネントを設ける必要がなく
なることは有利である。したがって、（より接近したコ
ンポーネント／モジュールの集積化により）回路密度の
上昇とパフォーマンスの向上が達成される。
【００４８】モジュールの側面と一体に形成した埋込み
キャパシタを含むコンポーネント強化型電子モジュール
を図１７に示す。これに応じて、図１７のコンポーネン
ト強化型電子モジュールの作成方法を図１８の流れ図に
示す。この特定の実施例のキャパシタは、外部電気接続
用に使用可能な１枚のプレート（接点表面として機能す
る）（５３ａ）を有する。もう１枚のプレートは、その
内部にキャパシタが形成されたチップの基板を含む。一
般に、基板は地電位になっているため、キャパシタの１
枚のプレートは本質的に接地される。
キャパシタを含むコンポーネント強化型電子モジュール
を図１７に示す。これに応じて、図１７のコンポーネン
ト強化型電子モジュールの作成方法を図１８の流れ図に
示す。この特定の実施例のキャパシタは、外部電気接続
用に使用可能な１枚のプレート（接点表面として機能す
る）（５３ａ）を有する。もう１枚のプレートは、その
内部にキャパシタが形成されたチップの基板を含む。一
般に、基板は地電位になっているため、キャパシタの１
枚のプレートは本質的に接地される。
【００４９】図１８の流れ図に示す、埋込みキャパシタ
構造を形成する方法は、素子間結線の形成に関して前述
した方法と同様である。このプロセスは、複数の集積回
路（「ＩＣ」）チップをスタックに組み立てることから
始まる（１０１）。次に、トランスファ・メタルが到達
しているモジュールの側面を研磨またはエッチングし、
トランスファ・メタルの端部を露出し、側面メタライゼ
ーション用にモジュールを調製する（１０３）。ただ
し、側面メタライゼーションを形成する前に、キャパシ
タ構造を形成する。この点については、標準のフォトリ
ソグラフィ・マスキング・プロセスを使用し、キャパシ
タが位置すべきところエッチングするためにモジュール
の側面の一部を露出する（１３７）。たとえば、図１７
には、一方が電子モジュールの１つの側面と一体であ
り、もう一方がモジュールの１つの側面と一体になって
いる、２つの埋込みキャパシタ構造が示されている。次
に、エッチング液を使用して、内部にキャパシタを形成
するモジュールの表面（複数も可）にノッチを設ける
（１３９）。
構造を形成する方法は、素子間結線の形成に関して前述
した方法と同様である。このプロセスは、複数の集積回
路（「ＩＣ」）チップをスタックに組み立てることから
始まる（１０１）。次に、トランスファ・メタルが到達
しているモジュールの側面を研磨またはエッチングし、
トランスファ・メタルの端部を露出し、側面メタライゼ
ーション用にモジュールを調製する（１０３）。ただ
し、側面メタライゼーションを形成する前に、キャパシ
タ構造を形成する。この点については、標準のフォトリ
ソグラフィ・マスキング・プロセスを使用し、キャパシ
タが位置すべきところエッチングするためにモジュール
の側面の一部を露出する（１３７）。たとえば、図１７
には、一方が電子モジュールの１つの側面と一体であ
り、もう一方がモジュールの１つの側面と一体になって
いる、２つの埋込みキャパシタ構造が示されている。次
に、エッチング液を使用して、内部にキャパシタを形成
するモジュールの表面（複数も可）にノッチを設ける
（１３９）。
【００５０】モジュールのノッチ内に誘電層を形成す
る。まず、絶縁層を付着させる（１２５）。次に、絶縁
層の上に窒化物層を付着させる（１４１）。図１７に示
す層５５は、絶縁層と窒化物層を表している。これらの
層は、キャパシタの誘電構造を形成する働きをする。任
意で、絶縁（誘電）層１つだけが必要になる。この実施
例では、２層構造を使用してキャパシタの信頼性を強化
している（一般に、２層誘電体の方が単層誘電体より信
頼性が高い）。
る。まず、絶縁層を付着させる（１２５）。次に、絶縁
層の上に窒化物層を付着させる（１４１）。図１７に示
す層５５は、絶縁層と窒化物層を表している。これらの
層は、キャパシタの誘電構造を形成する働きをする。任
意で、絶縁（誘電）層１つだけが必要になる。この実施
例では、２層構造を使用してキャパシタの信頼性を強化
している（一般に、２層誘電体の方が単層誘電体より信
頼性が高い）。
【００５１】次に、キャビティの残りを導体で充填し、
キャパシタのプレートを形成する（図１８のステップ１
０９、図１７のプレート５３ａ）。この場合もキャパシ
タのもう１枚のプレートは、本質的に基板になる。次
に、モジュールの側面（複数も可）を研磨し、以降のプ
ロセス・ステップのためにそれを平坦化する（１１
７）。その後、モジュールの標準的な処理を続行するこ
とができる（１１９）。この処理では、モジュール上に
側面メタライゼーションを形成する必要がある。形成さ
れたキャパシタ構造は、標準のバイア接続部により側面
メタライゼーションに接続される。一般的に言えば、こ
こに記載したキャパシタ構造と前述の素子間結線との重
要な違いは、金属プレートと基板との間に誘電層を作成
するために絶縁層（および窒化物層）を選択する点であ
る。前述の「素子間結線」の実施例では、誘電効果を除
去するために絶縁体が選択されている。
キャパシタのプレートを形成する（図１８のステップ１
０９、図１７のプレート５３ａ）。この場合もキャパシ
タのもう１枚のプレートは、本質的に基板になる。次
に、モジュールの側面（複数も可）を研磨し、以降のプ
ロセス・ステップのためにそれを平坦化する（１１
７）。その後、モジュールの標準的な処理を続行するこ
とができる（１１９）。この処理では、モジュール上に
側面メタライゼーションを形成する必要がある。形成さ
れたキャパシタ構造は、標準のバイア接続部により側面
メタライゼーションに接続される。一般的に言えば、こ
こに記載したキャパシタ構造と前述の素子間結線との重
要な違いは、金属プレートと基板との間に誘電層を作成
するために絶縁層（および窒化物層）を選択する点であ
る。前述の「素子間結線」の実施例では、誘電効果を除
去するために絶縁体が選択されている。
【００５２】ここに記載した埋込みキャパシタ構造とそ
れを製作するプロセスは、埋込み抵抗構造の形成にも対
応できるように容易に変更することができる。このよう
な抵抗構造を作成するプロセスを図１９の流れ図に示
す。その結果得られる構造の外観は、図１７に示すキャ
パシタ構造と同じである。ただし、導体の接点表面のあ
る部分（５３ａ'）から接点表面の別の部分（５３ａ"）
に所与の抵抗が発生するように、導体のサイズ、形状、
抵抗率を選択する。当技術分野で標準の技法を使って上
に付着させた絶縁層（図示せず）にエッチングされた２
つの導電性バイアを使用して、これらの部分のそれぞれ
に側面メタライゼーションを接続することができる。２
つのバイア接続部のそれぞれは、抵抗の２つの「端子」
として接点表面の２つの部分の一方に電気接続する。さ
らに、この抵抗構造では、導体が基板から絶縁され、誘
電効果が発生しないように、絶縁体が付着されている。
れを製作するプロセスは、埋込み抵抗構造の形成にも対
応できるように容易に変更することができる。このよう
な抵抗構造を作成するプロセスを図１９の流れ図に示
す。その結果得られる構造の外観は、図１７に示すキャ
パシタ構造と同じである。ただし、導体の接点表面のあ
る部分（５３ａ'）から接点表面の別の部分（５３ａ"）
に所与の抵抗が発生するように、導体のサイズ、形状、
抵抗率を選択する。当技術分野で標準の技法を使って上
に付着させた絶縁層（図示せず）にエッチングされた２
つの導電性バイアを使用して、これらの部分のそれぞれ
に側面メタライゼーションを接続することができる。２
つのバイア接続部のそれぞれは、抵抗の２つの「端子」
として接点表面の２つの部分の一方に電気接続する。さ
らに、この抵抗構造では、導体が基板から絶縁され、誘
電効果が発生しないように、絶縁体が付着されている。
【００５３】簡単に要約するため、埋込み抵抗構造を形
成するプロセスを図１９の流れ図に示す。まず、複数の
ＩＣチップをスタックに組み立てる（１０１）。次に、
このモジュールの指定の側面（複数も可）を研磨または
エッチングして、トランスファ・メタルを露出するほぼ
平面の表面を形成する（１０３）。フォトリソグラフィ
・マスキング・プロセスを使用して、モジュールのほぼ
平面の表面上に抵抗コンポーネントを配置し、適当なサ
イズにする（１３７ａ）。特に、そこに付着された導体
層で適切な抵抗を発生する形状を持つようにノッチを形
成する（すなわち、長く幅が狭いノッチでは抵抗が高く
なり、短く幅が広いノッチでは抵抗が低くなる）。それ
に応じて、ノッチをエッチングする（１３９）。基板か
ら抵抗を電気的に絶縁するためにノッチ内に絶縁体を付
着させ（１２５）、次に、ノッチを導体で充填して抵抗
を形成する（１０９）。この場合も、所望の抵抗が導体
で得られるように、適切な抵抗率を有する導体を選択す
る。次に、モジュール処理は、指定の側面（複数も可）
の標準の研磨／平坦化（１１７）と、標準のモジュール
側面処理（１１９）に続く。導体（抵抗を形成するも
の）の２つの位置（図１７の５３ａ'および５３ａ"）に
側面メタライゼーションを接続する。その結果、必要に
応じてこの２つの位置（すなわち、接点表面）の間で所
望の抵抗が得られる。
成するプロセスを図１９の流れ図に示す。まず、複数の
ＩＣチップをスタックに組み立てる（１０１）。次に、
このモジュールの指定の側面（複数も可）を研磨または
エッチングして、トランスファ・メタルを露出するほぼ
平面の表面を形成する（１０３）。フォトリソグラフィ
・マスキング・プロセスを使用して、モジュールのほぼ
平面の表面上に抵抗コンポーネントを配置し、適当なサ
イズにする（１３７ａ）。特に、そこに付着された導体
層で適切な抵抗を発生する形状を持つようにノッチを形
成する（すなわち、長く幅が狭いノッチでは抵抗が高く
なり、短く幅が広いノッチでは抵抗が低くなる）。それ
に応じて、ノッチをエッチングする（１３９）。基板か
ら抵抗を電気的に絶縁するためにノッチ内に絶縁体を付
着させ（１２５）、次に、ノッチを導体で充填して抵抗
を形成する（１０９）。この場合も、所望の抵抗が導体
で得られるように、適切な抵抗率を有する導体を選択す
る。次に、モジュール処理は、指定の側面（複数も可）
の標準の研磨／平坦化（１１７）と、標準のモジュール
側面処理（１１９）に続く。導体（抵抗を形成するも
の）の２つの位置（図１７の５３ａ'および５３ａ"）に
側面メタライゼーションを接続する。その結果、必要に
応じてこの２つの位置（すなわち、接点表面）の間で所
望の抵抗が得られる。
【００５４】本発明の他の実施例では、外部接続用に使
用可能な２枚のプレートを有する埋込みキャパシタ構造
を電子モジュールの側面と一体に形成することができ
る。このコンポーネント強化型電子モジュールを図２０
および図２１に示し、これに対応する形成プロセスを図
２２の流れ図に示す。
用可能な２枚のプレートを有する埋込みキャパシタ構造
を電子モジュールの側面と一体に形成することができ
る。このコンポーネント強化型電子モジュールを図２０
および図２１に示し、これに対応する形成プロセスを図
２２の流れ図に示す。
【００５５】図２２の流れ図を参照すると、所与のステ
ップは、図１７の前述のキャパシタ構造を形成するステ
ップと同様である。まず、チップをスタックに組み立て
（１０１）、側面を研磨またはエッチングし（１０
３）、フォトリソグラフィ技法を使用してマスキングを
施し（１３７）、側面をエッチングしてキャパシタ用の
ノッチを作成し（１３９）、ノッチ内に絶縁層を付着さ
せる（１２５）。
ップは、図１７の前述のキャパシタ構造を形成するステ
ップと同様である。まず、チップをスタックに組み立て
（１０１）、側面を研磨またはエッチングし（１０
３）、フォトリソグラフィ技法を使用してマスキングを
施し（１３７）、側面をエッチングしてキャパシタ用の
ノッチを作成し（１３９）、ノッチ内に絶縁層を付着さ
せる（１２５）。
【００５６】この時点で、この実施例の方法は前述の方
法からそれる。付着した（１２５）絶縁層の選択目的
は、誘電機能のためではなく、その上に形成したキャパ
シタを基板から電気的に絶縁するためである。ノッチ内
の絶縁層の上に、第１の導体を付着させる（１４３）。
この金属は、キャパシタの第１のプレートとして働くも
ので、接点表面として有する。これについては、図２０
および図２１にプレート５３ｂとして示す。次に、プレ
ート間に誘電構造を作成する。第１の導体またはプレー
トの上に絶縁体を付着させ（１４５）、絶縁層の上に窒
化物層を付着させる（１４７）。その結果、図２０およ
び図２１に層５５'として示す２層誘電構造が形成され
る。この場合も、この２層誘電体の代わりに単一誘電
（絶縁）層を使用してもよい。次に、ノッチの残りを導
体で充填することにより、キャパシタの第２のプレート
（すなわち、第２の接点表面）を形成する（ステップ１
４９、図２０および図２１のプレート５３ｃ）。
法からそれる。付着した（１２５）絶縁層の選択目的
は、誘電機能のためではなく、その上に形成したキャパ
シタを基板から電気的に絶縁するためである。ノッチ内
の絶縁層の上に、第１の導体を付着させる（１４３）。
この金属は、キャパシタの第１のプレートとして働くも
ので、接点表面として有する。これについては、図２０
および図２１にプレート５３ｂとして示す。次に、プレ
ート間に誘電構造を作成する。第１の導体またはプレー
トの上に絶縁体を付着させ（１４５）、絶縁層の上に窒
化物層を付着させる（１４７）。その結果、図２０およ
び図２１に層５５'として示す２層誘電構造が形成され
る。この場合も、この２層誘電体の代わりに単一誘電
（絶縁）層を使用してもよい。次に、ノッチの残りを導
体で充填することにより、キャパシタの第２のプレート
（すなわち、第２の接点表面）を形成する（ステップ１
４９、図２０および図２１のプレート５３ｃ）。
【００５７】前述の実施例と同様に、モジュール処理が
続行される。モジュールの側面を研磨してそれを平坦化
し（１１７）、モジュール上に側面メタライゼーション
を形成する（１１９）。側面メタライゼーション・パタ
ーンと２プレート・キャパシタとの相互接続は、当技術
分野で既知の標準のスタッド／金属接点により行われ
る。側面メタライゼーション（図示せず）に至る個別の
スタッドにキャパシタのそれぞれのプレート（接点表
面）を接続する。
続行される。モジュールの側面を研磨してそれを平坦化
し（１１７）、モジュール上に側面メタライゼーション
を形成する（１１９）。側面メタライゼーション・パタ
ーンと２プレート・キャパシタとの相互接続は、当技術
分野で既知の標準のスタッド／金属接点により行われ
る。側面メタライゼーション（図示せず）に至る個別の
スタッドにキャパシタのそれぞれのプレート（接点表
面）を接続する。
【００５８】本発明の他の実施例では、電子モジュール
の側面と一体に平面キャパシタが形成される。このよう
なキャパシタを形成するプロセスとその結果得られる構
造を図２４の流れ図と図２３の部分斜視図にそれぞれ示
す。
の側面と一体に平面キャパシタが形成される。このよう
なキャパシタを形成するプロセスとその結果得られる構
造を図２４の流れ図と図２３の部分斜視図にそれぞれ示
す。
【００５９】図２４の流れ図に示すプロセスに関して
は、複数のＩＣチップをスタックに組み立てる（電子モ
ジュール、ステップ１０１）。前述の実施例のように、
モジュールの指定の側面（複数も可）を研磨またはエッ
チングして、トランスファ・メタルの端部を露出する
（１０３）。この特定の実施例では、ここに記載する平
面キャパシタがモジュールの側面に一体に形成され、側
面の上に位置するので、側面にキャビティをエッチング
しない。したがって、キャパシタの指定の位置のモジュ
ールの側面上に誘電体（絶縁体）を付着させる（１５
１）。次に、誘電体の上に導体を付着させ、それによ
り、キャパシタの第２のプレートを形成する（すなわ
ち、接点表面を設ける）（１５３）。
は、複数のＩＣチップをスタックに組み立てる（電子モ
ジュール、ステップ１０１）。前述の実施例のように、
モジュールの指定の側面（複数も可）を研磨またはエッ
チングして、トランスファ・メタルの端部を露出する
（１０３）。この特定の実施例では、ここに記載する平
面キャパシタがモジュールの側面に一体に形成され、側
面の上に位置するので、側面にキャビティをエッチング
しない。したがって、キャパシタの指定の位置のモジュ
ールの側面上に誘電体（絶縁体）を付着させる（１５
１）。次に、誘電体の上に導体を付着させ、それによ
り、キャパシタの第２のプレートを形成する（すなわ
ち、接点表面を設ける）（１５３）。
【００６０】その結果得られる構造を図２３に示す。電
子モジュールの側面上に形成された誘電層５５の上にプ
レート５３ｄが形成されている。次に、標準の側面メタ
ライゼーション技法とスタッド／接点プロセスを使用し
てモジュール処理を続行し、形成されたキャパシタのプ
レート（５３ｄ）に側面メタライゼーションを接続する
（図２４のステップ１１９）。キャパシタのもう一方の
プレートは暗黙のうちに基板を含み、地電位に維持され
る。その結果、電子モジュールの側面と一体に平面キャ
パシタが形成される。
子モジュールの側面上に形成された誘電層５５の上にプ
レート５３ｄが形成されている。次に、標準の側面メタ
ライゼーション技法とスタッド／接点プロセスを使用し
てモジュール処理を続行し、形成されたキャパシタのプ
レート（５３ｄ）に側面メタライゼーションを接続する
（図２４のステップ１１９）。キャパシタのもう一方の
プレートは暗黙のうちに基板を含み、地電位に維持され
る。その結果、電子モジュールの側面と一体に平面キャ
パシタが形成される。
【００６１】前述の実施例と同様、代わりに抵抗を形成
することもできる。このように実施するには、絶縁（誘
電）層の代わりに非誘電絶縁体を使用する。既定の電気
抵抗の抵抗が形成されるように、特定の抵抗率の導体か
らプレートを形成し、プレートのサイズを決定する。前
述の「抵抗」実施例と同様、プレートへの２つの接続部
が必要になる。その結果、その間の所望の電気抵抗が影
響を受ける（図１７の接点表面部５３ａ'および５３ａ"
を参照）。
することもできる。このように実施するには、絶縁（誘
電）層の代わりに非誘電絶縁体を使用する。既定の電気
抵抗の抵抗が形成されるように、特定の抵抗率の導体か
らプレートを形成し、プレートのサイズを決定する。前
述の「抵抗」実施例と同様、プレートへの２つの接続部
が必要になる。その結果、その間の所望の電気抵抗が影
響を受ける（図１７の接点表面部５３ａ'および５３ａ"
を参照）。
【００６２】本発明の他の実施例では、電子モジュール
の側面と一体に、しかも側面メタライゼーション層の上
にスタック化キャパシタ構造を形成することができる。
この実施例と、その構造を製作するプロセスについて
は、図２５の部分斜視図と図２６の流れ図にそれぞれ示
す。
の側面と一体に、しかも側面メタライゼーション層の上
にスタック化キャパシタ構造を形成することができる。
この実施例と、その構造を製作するプロセスについて
は、図２５の部分斜視図と図２６の流れ図にそれぞれ示
す。
【００６３】モジュールの製作は、複数の集積回路チッ
プをスタックに組み立てることから始まる（図２６のス
テップ１０１）。その後、モジュールの指定の側面（複
数も可）を研磨またはエッチングして、トランスファ・
メタルの端部を露出する（１０３）。この時点では、前
述の実施例のようにキャパシタまたは抵抗構造を製作す
るのではなく、モジュール処理は指定の側面（複数も
可）の研磨および平坦化を続行する（１１７）。次に、
トランスファ・メタルを介してモジュールのＩＣチップ
を相互接続する側面メタライゼーションを平坦化した表
面（複数も可）にを施す（１１９）。次に、典型的な電
子モジュール処理により、側面メタライゼーションの上
に絶縁体を付着させる（１５５）。
プをスタックに組み立てることから始まる（図２６のス
テップ１０１）。その後、モジュールの指定の側面（複
数も可）を研磨またはエッチングして、トランスファ・
メタルの端部を露出する（１０３）。この時点では、前
述の実施例のようにキャパシタまたは抵抗構造を製作す
るのではなく、モジュール処理は指定の側面（複数も
可）の研磨および平坦化を続行する（１１７）。次に、
トランスファ・メタルを介してモジュールのＩＣチップ
を相互接続する側面メタライゼーションを平坦化した表
面（複数も可）にを施す（１１９）。次に、典型的な電
子モジュール処理により、側面メタライゼーションの上
に絶縁体を付着させる（１５５）。
【００６４】処理を続行するために、側面メタライゼー
ションを覆う絶縁層のキャパシタへの接続部が必要な位
置に導電性バイアを形成する（１５７）。このバイア
は、キャパシタに接続するように設計されたメタライゼ
ーション・パターン上の位置に対応する。その後、バイ
アを有するモジュールの指定の側面を研磨し、プレート
・キャパシタ製作用にモジュールを調製する（１３
５）。
ションを覆う絶縁層のキャパシタへの接続部が必要な位
置に導電性バイアを形成する（１５７）。このバイア
は、キャパシタに接続するように設計されたメタライゼ
ーション・パターン上の位置に対応する。その後、バイ
アを有するモジュールの指定の側面を研磨し、プレート
・キャパシタ製作用にモジュールを調製する（１３
５）。
【００６５】キャパシタ製作の第１のステップとして、
モジュールの研磨し絶縁した側面に導体を付着させる
（１６１）。図２５に示すように、側面メタライゼーシ
ョン層２１の上に第１のプレート５３ｃを配置する（た
だし、明瞭にするため、絶縁層は省略されていることに
留意されたい）。図２５に示すように、第１のプレート
５３ｃは、ポスト接続部５７（すなわち、絶縁層内の金
属充填バイア）を介して側面メタライゼーション２１に
接続される。次に、第１のプレートの上に、図２５に誘
電体５５として示されている誘電体を付着させる（１６
３）。この誘電層の上に導体から形成したキャパシタの
第２のプレートを付着させて、キャパシタを完成する
（図２６のステップ１６５、図２５のプレート５３
ｅ）。第２のプレートへの接続は、はんだバンプ、ワイ
ヤボンド、キャパシタの上に配置された追加のメタライ
ゼーション層などの様々な周知の接続手段によって達成
することができる。その結果、電子モジュールの側面と
一体に、しかも側面メタライゼーションの上に２プレー
ト・キャパシタが形成される。
モジュールの研磨し絶縁した側面に導体を付着させる
（１６１）。図２５に示すように、側面メタライゼーシ
ョン層２１の上に第１のプレート５３ｃを配置する（た
だし、明瞭にするため、絶縁層は省略されていることに
留意されたい）。図２５に示すように、第１のプレート
５３ｃは、ポスト接続部５７（すなわち、絶縁層内の金
属充填バイア）を介して側面メタライゼーション２１に
接続される。次に、第１のプレートの上に、図２５に誘
電体５５として示されている誘電体を付着させる（１６
３）。この誘電層の上に導体から形成したキャパシタの
第２のプレートを付着させて、キャパシタを完成する
（図２６のステップ１６５、図２５のプレート５３
ｅ）。第２のプレートへの接続は、はんだバンプ、ワイ
ヤボンド、キャパシタの上に配置された追加のメタライ
ゼーション層などの様々な周知の接続手段によって達成
することができる。その結果、電子モジュールの側面と
一体に、しかも側面メタライゼーションの上に２プレー
ト・キャパシタが形成される。
【００６６】本発明の他の実施例では、電子モジュール
の側面と一体に、しかも側面メタライゼーションの上に
抵抗を形成することができる。このような抵抗を有する
電子モジュールと、それを形成する方法については、図
２７の断面図と図２８の流れ図にそれぞれ示す。初期プ
ロセス・ステップでは、側面メタライゼーションを備え
た電子モジュールを形成する。簡単に要約すると、複数
のチップをスタックに組み立てる（１０１）。次に、指
定の側面を研磨またはエッチングして、トランスファ・
メタルの端部を露出する（１０３）。その後、標準の側
面処理により、モジュール内の各種チップとその上の保
護絶縁層とを相互接続する側面メタライゼーション・パ
ターンの付着が続行される（１１９）。
の側面と一体に、しかも側面メタライゼーションの上に
抵抗を形成することができる。このような抵抗を有する
電子モジュールと、それを形成する方法については、図
２７の断面図と図２８の流れ図にそれぞれ示す。初期プ
ロセス・ステップでは、側面メタライゼーションを備え
た電子モジュールを形成する。簡単に要約すると、複数
のチップをスタックに組み立てる（１０１）。次に、指
定の側面を研磨またはエッチングして、トランスファ・
メタルの端部を露出する（１０３）。その後、標準の側
面処理により、モジュール内の各種チップとその上の保
護絶縁層とを相互接続する側面メタライゼーション・パ
ターンの付着が続行される（１１９）。
【００６７】次に、特定のプロセス・ステップを実行し
て、コンポーネント（抵抗）強化型電子モジュールを製
作する。側面メタライゼーション・パターンを収容する
絶縁層（１３'）に複数の導電性バイア（図２７の素子
５７）を形成する（ステップ１６７）。次に、モジュー
ルの（絶縁済み）側面に導体を付着させる（１６９）。
その導体をエッチングして（１７１）、（側面メタライ
ゼーションに電気接続されている）導電性バイア間に抵
抗素子間結線を形成する。導体の組成、付着させる導体
の厚さ、エッチングする導体の幅が相互に作用し、導電
性バイア間の抵抗を形成する。
て、コンポーネント（抵抗）強化型電子モジュールを製
作する。側面メタライゼーション・パターンを収容する
絶縁層（１３'）に複数の導電性バイア（図２７の素子
５７）を形成する（ステップ１６７）。次に、モジュー
ルの（絶縁済み）側面に導体を付着させる（１６９）。
その導体をエッチングして（１７１）、（側面メタライ
ゼーションに電気接続されている）導電性バイア間に抵
抗素子間結線を形成する。導体の組成、付着させる導体
の厚さ、エッチングする導体の幅が相互に作用し、導電
性バイア間の抵抗を形成する。
【００６８】図２７に示すように、エッチングした導体
（抵抗）６１をパターン化し、それぞれの側面メタライ
ゼーションに接続する２つの導電性バイア５７に電気接
続する。次に、それらを保護する抵抗の上に保護絶縁層
（１３"）を形成する（図２８の１７３）。その結果、
電子モジュールの側面と一体で、しかも側面メタライゼ
ーションの上に抵抗が配置された、コンポーネント強化
型電子モジュールが形成される。
（抵抗）６１をパターン化し、それぞれの側面メタライ
ゼーションに接続する２つの導電性バイア５７に電気接
続する。次に、それらを保護する抵抗の上に保護絶縁層
（１３"）を形成する（図２８の１７３）。その結果、
電子モジュールの側面と一体で、しかも側面メタライゼ
ーションの上に抵抗が配置された、コンポーネント強化
型電子モジュールが形成される。
【００６９】当業者には明らかなように、本発明の半導
体構造および方法は数多くの利点を含む。素子間結線強
化型電子モジュールでは、電子モジュールの表面間の接
続部が単純化されている。たとえば、２つの側面メタラ
イゼーション・パターンは、本発明による共通の素子間
結線にそれを付加することにより、相互接続することが
できる。同様に、端面メタライゼーション・パターン
は、側面メタライゼーション・パターンに相互接続する
ことができる。このような技法により、変更Ｔ接続部お
よび電子モジュールのエッジ表面を「折り返す」他の素
子間結線に関連する、製作上および信頼性の問題が解消
される。
体構造および方法は数多くの利点を含む。素子間結線強
化型電子モジュールでは、電子モジュールの表面間の接
続部が単純化されている。たとえば、２つの側面メタラ
イゼーション・パターンは、本発明による共通の素子間
結線にそれを付加することにより、相互接続することが
できる。同様に、端面メタライゼーション・パターン
は、側面メタライゼーション・パターンに相互接続する
ことができる。このような技法により、変更Ｔ接続部お
よび電子モジュールのエッジ表面を「折り返す」他の素
子間結線に関連する、製作上および信頼性の問題が解消
される。
【００７０】さらに、半導体チップ上に主表面導体を配
置し、本明細書に提案するようにそれを素子間結線に電
気接続すると、いくつかの利点が得られる。主表面導体
は、静電気放電（「ＥＳＤ」）インパルスをバルク基板
に引き寄せ、チップの抵抗エピタキシャル領域から引き
離すので、ＥＳＤの除去を容易にする。
置し、本明細書に提案するようにそれを素子間結線に電
気接続すると、いくつかの利点が得られる。主表面導体
は、静電気放電（「ＥＳＤ」）インパルスをバルク基板
に引き寄せ、チップの抵抗エピタキシャル領域から引き
離すので、ＥＳＤの除去を容易にする。
【００７１】本発明の技法は、従来のセラミック・エン
ド・キャップとそれに関連する費用のかかる処理の解消
に対応するものである。本明細書に記載する素子間結線
は、側面を電子モジュールの端面に接続するために使用
する。したがって、この素子間結線はセラミック・エン
ド・キャップの機能に代わるものである。この素子間結
線は、電子モジュールの製作後または電子モジュールに
組み込むためにウェハをチップにダイシングする前のシ
リコン・ウェハ上に容易に形成することができる。
ド・キャップとそれに関連する費用のかかる処理の解消
に対応するものである。本明細書に記載する素子間結線
は、側面を電子モジュールの端面に接続するために使用
する。したがって、この素子間結線はセラミック・エン
ド・キャップの機能に代わるものである。この素子間結
線は、電子モジュールの製作後または電子モジュールに
組み込むためにウェハをチップにダイシングする前のシ
リコン・ウェハ上に容易に形成することができる。
【００７２】他の利点として、電子モジュールの表面と
一体に形成されるコンポーネントは、電子モジュールの
パフォーマンスの改良を容易にする。コンポーネント強
化型電子モジュールは、インピーダンスの不整合に関連
するリングバックを解消するために使用することができ
る。さらに、このコンポーネントは、電源減結合機能を
提供することもできる。これはいずれも、外部回路板に
コンポーネント（抵抗およびキャパシタ）を組み込む必
要がなく、電子モジュール上に直接設けられる。
一体に形成されるコンポーネントは、電子モジュールの
パフォーマンスの改良を容易にする。コンポーネント強
化型電子モジュールは、インピーダンスの不整合に関連
するリングバックを解消するために使用することができ
る。さらに、このコンポーネントは、電源減結合機能を
提供することもできる。これはいずれも、外部回路板に
コンポーネント（抵抗およびキャパシタ）を組み込む必
要がなく、電子モジュール上に直接設けられる。
【００７３】所与の好ましい実施例に従って本発明を詳
細に説明してきたが、当業者であれば、本発明に対し数
多くの変形および変更を加えることができる。したがっ
て、特許請求の範囲は、本発明の真の精神および範囲内
に含まれるこのような変形態様および変更態様のすべて
を網羅するものである。
細に説明してきたが、当業者であれば、本発明に対し数
多くの変形および変更を加えることができる。したがっ
て、特許請求の範囲は、本発明の真の精神および範囲内
に含まれるこのような変形態様および変更態様のすべて
を網羅するものである。
【００７４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００７５】（１）複数のスタック化集積回路（「Ｉ
Ｃ」）チップを含み、側面を有する電子モジュールと、
前記電子モジュールの前記側面に一体に形成された電子
コンポーネントとを含むことを特徴とする、コンポーネ
ント強化型電子モジュール。 （２）前記電子モジュールが前記複数のスタック化ＩＣ
チップのうちの第１のＩＣチップを含み、前記第１のＩ
Ｃチップが基板を有し、前記電子コンポーネントが少な
くとも部分的に前記第１のＩＣチップの前記基板内に含
まれることを特徴とする、上記（１）に記載のコンポー
ネント強化型電子モジュール。 （３）前記電子モジュールが前記側面と一体に形成され
た複数の電子コンポーネントを含み、前記第１のＩＣチ
ップの前記基板が少なくとも部分的にそれに含まれる前
記複数の電子コンポーネントを有することを特徴とす
る、上記（２）に記載のコンポーネント強化型電子モジ
ュール。 （４）電子モジュールの前記側面と前記電子コンポーネ
ントとの間に配置された絶縁層をさらに含むことを特徴
とする、上記（１）に記載のコンポーネント強化型電子
モジュール。 （５）前記絶縁層が誘電層を含み、前記電子モジュール
が前記誘電層の上に配置された電気導体を含み、前記電
気導体を第１のプレートとし、前記基板を第２のプレー
トとして有するキャパシタが形成されるようになってい
ることを特徴とする、上記（４）に記載のコンポーネン
ト強化型電子モジュール。 （６）前記電子モジュールが前記絶縁層の上に配置され
た電気導体を含み、前記電気導体の第１の部分と前記電
気導体の第２の部分との間に既定の電気抵抗が存在する
ように前記電気導体が既定の電気抵抗率を有することを
特徴とする、上記（４）に記載のコンポーネント強化型
電子モジュール。 （７）前記電子コンポーネントが２つの電気導体を含
み、それぞれの導体が前記側面とほぼ面一に配置された
電気接点表面を有し、それぞれの電気接点表面が前記電
子コンポーネントの端子として機能することを特徴とす
る、上記（１）に記載のコンポーネント強化型電子モジ
ュール。 （８）前記電子コンポーネントが前記２つの電気導体間
に配置された誘電層を含み、前記２つの電気導体と前記
誘電層からキャパシタが形成されるようになっているこ
とを特徴とする、上記（７）に記載のコンポーネント強
化型電子モジュール。 （９）前記側面に隣接して配置されたメタライゼーショ
ン層をさらに含み、前記電子コンポーネントが前記メタ
ライゼーション層の上に配置されるようになっており、
前記電子コンポーネントが前記メタライゼーション層に
電気的に結合された電気接点を含み、前記メタライゼー
ション層が前記電子コンポーネントに電気的に接続され
るようになっていることを特徴とする、上記（１）に記
載のコンポーネント強化型電子モジュール。 （１０）前記電子コンポーネントが電気接点表面を含
み、前記電気接点表面が前記電子モジュールの前記側面
と面一になっていることを特徴とする、上記（１）に記
載のコンポーネント強化型電子モジュール。 （１１）前記電子コンポーネントがキャパシタと抵抗の
うちの１つであることを特徴とする、上記（１）に記載
のコンポーネント強化型電子モジュール。 （１２）前記電子モジュールが２つの側面を含み、前記
電子コンポーネントが前記２つの側面と一体に形成され
ることを特徴とする、上記（１）に記載のコンポーネン
ト強化型電子モジュール。 （１３）複数のスタック化半導体チップを含む電子モジ
ュールであって、前記電子モジュールが第１のほぼ平面
の表面と第２のほぼ平面の表面とを有し、前記第２のほ
ぼ平面の表面が前記第１のほぼ平面の表面に垂直に配置
されている電子モジュールと、少なくとも一部が導体で
充填されたノッチを含む素子間結線であって、前記少な
くとも一部が導体で充填されたノッチが前記第１のほぼ
平面の表面と前記第２のほぼ平面の表面の両方と交差
し、前記素子間結線が第１の接点表面と第２の接点表面
とを有するようになっており、前記第１の接点表面が前
記第１のほぼ平面の表面と平行であり、前記第２の接点
表面が前記第２のほぼ平面の表面と平行である素子間結
線とを含み、前記素子間結線が、電子モジュールの前記
第１のほぼ平面の表面と電子モジュールの前記第２のほ
ぼ平面の表面との間の電気相互接続を容易にすることを
特徴とする、素子間結線強化型電子モジュール。 （１４）前記複数の半導体チップのうちの第１の半導体
チップがその上に配置された主表面導体を有するほぼ平
面の主表面を含み、前記素子間結線が前記半導体チップ
の前記主表面導体に電気的にかつ少なくとも一部が機械
的に接続することを特徴とする、上記（１３）に記載の
素子間結線強化型電子モジュール。 （１５）主表面導体が第１の半導体チップのほぼ平面の
主表面と同一面積であることを特徴とする、上記（１
４）に記載の素子間結線強化型電子モジュール。 （１６）前記電子モジュールの前記第１のほぼ平面の表
面が前記電子モジュールのほぼ平面の端面を含むことを
特徴とする、上記（１３）に記載の素子間結線強化型電
子モジュール。 （１７）前記電子モジュールが前記ほぼ平面の端面の上
に配置され、それに結合されたメタライゼーション層を
含み、前記メタライゼーション層が前記素子間結線の前
記第１の接点表面に電気接続されていることを特徴とす
る、上記（１６）に記載の素子間結線強化型電子モジュ
ール。 （１８）電子モジュールの前記第１のほぼ平面の表面が
第１のエッジと第２のエッジとを有し、前記第２のエッ
ジが前記第１のエッジと平行であり、前記素子間結線の
前記第１の接点表面が前記第１のエッジから前記第２の
エッジまで延びていることを特徴とする、上記（１３）
に記載の素子間結線強化型電子モジュール。 （１９）前記電子モジュールが３つのほぼ平面の側面を
含み、前記第１のほぼ平面の表面が前記３つのほぼ平面
の側面のうちの第１のほぼ平面の側面を含み、前記第２
のほぼ平面の表面が前記３つのほぼ平面の側面のうちの
第２のほぼ平面の側面を含み、前記素子間結線が前記３
つのほぼ平面の側面のうちの第３のほぼ平面の側面と平
行な第３の接点表面をさらに含み、前記素子間結線が前
記３つのほぼ平面の側面間の電気相互接続を容易にする
ことを特徴とする、上記（１３）に記載の素子間結線強
化型電子モジュール。 （２０）前記電子モジュールが４つのほぼ平面の側面を
含み、前記第１のほぼ平面の表面が前記４つのほぼ平面
の側面のうちの第１のほぼ平面の側面を含み、前記第２
のほぼ平面の表面が前記４つのほぼ平面の側面のうちの
第２のほぼ平面の側面を含み、前記素子間結線が前記４
つのほぼ平面の側面のうちの第３のほぼ平面の側面と平
行な第３の接点表面と前記４つのほぼ平面の側面のうち
の第４のほぼ平面の側面と平行な第４の接点表面とをさ
らに含み、前記素子間結線が前記４つのほぼ平面の側面
間の電気相互接続を容易にすることを特徴とする、上記
（１３）に記載の素子間結線強化型電子モジュール。 （２１）前記第１の接点表面上に配置されたパターン化
した絶縁層をさらに含み、前記第１の接点表面の第１の
部分が電気的に絶縁され、前記第１の接点表面の第２の
部分が電気接続のために露出されるようになっているこ
とを特徴とする、上記（１３）に記載の素子間結線強化
型電子モジュール。 （２２）第１のほぼ平面の表面と第２のほぼ平面の表面
とを有する半導体チップであって、前記第２のほぼ平面
の表面が前記第１のほぼ平面の表面に垂直に配置されて
いる半導体チップと、前記第１のほぼ平面の表面と前記
第２のほぼ平面の表面の両方と交差する少なくとも一部
が導体で充填されたノッチを含む素子間結線であって、
前記素子間結線が第１の接点表面と第２の接点表面とを
有し、前記第１の接点表面が前記第１のほぼ平面の表面
と平行であり、前記第２の接点表面が前記第２のほぼ平
面の表面と平行である素子間結線とを含み、前記素子間
結線が、半導体チップの前記第１のほぼ平面の表面と半
導体チップの前記第２のほぼ平面の表面との間の電気相
互接続を容易にすることを特徴とする、素子間結線強化
型半導体チップ。 （２３）前記第１のほぼ平面の表面が前記半導体チップ
のエッジ表面を含み、前記第２のほぼ平面の表面が前記
半導体チップの主表面を含むことを特徴とする、上記
（２２）に記載の素子間結線強化型半導体チップ。 （２４）前記主表面の上に配置され、それに機械的に結
合されたメタライゼーション層をさらに含み、前記メタ
ライゼーション層が前記素子間結線に電気的に結合され
ていることを特徴とする、上記（２３）に記載の素子間
結線強化型半導体チップ。 （２５）前記第１の接点表面上の第１のパターン化した
絶縁層をさらに含み、前記第１の接点表面の第１の部分
が電気的に絶縁され、前記第１の接点表面の第２の部分
が前記半導体チップの前記第１のほぼ平面の平面への電
気接触のために露出されるようになっていることを特徴
とする、上記（２２）に記載の素子間結線強化型半導体
チップ。 （２６）前記第２の接点表面上の第２のパターン化した
絶縁層をさらに含み、前記第２の接点表面の第１の部分
が絶縁され、前記第２の接点表面の第２の部分が前記半
導体チップの前記第２のほぼ平面の平面への電気接触の
ために露出されるようになっていることを特徴とする、
上記（２５）に記載の素子間結線強化型半導体チップ。 （２７）前記少なくとも一部が導体で充填されたノッチ
が絶縁層を含み、前記絶縁層が前記少なくとも一部が導
体で充填されたノッチの導体と内部にノッチが配置され
た前記半導体チップとの間に配置されていることを特徴
とする、上記（２２）に記載の素子間結線強化型半導体
チップ。 （２８）エッジ表面を有する半導体チップと、前記エッ
ジ表面と一体に形成された電子コンポーネントとを含む
ことを特徴とする、コンポーネント強化型半導体チッ
プ。 （２９）前記半導体チップが２つのエッジ表面を有し、
前記電子コンポーネントが前記２つのエッジ表面と一体
に形成されることを特徴とする、上記（２８）に記載の
コンポーネント強化型半導体チップ。 （３０）前記半導体チップが基板を含み、前記電子コン
ポーネントがキャパシタを含み、前記基板が前記キャパ
シタの第１のプレートを含むことを特徴とする、上記
（２８）に記載のコンポーネント強化型半導体チップ。 （３１）前記半導体チップが前記エッジ表面にノッチを
含み、前記電子コンポーネントが少なくとも部分的に前
記ノッチ内に含まれることを特徴とする、上記（２８）
に記載のコンポーネント強化型半導体チップ。 （３２）（ａ）複数のスタック化集積回路（「ＩＣ」）
チップを含む電子モジュールを用意するステップであっ
て、前記電子モジュールが側面を有するステップと、
（ｂ）電子モジュールの前記側面と一体に電子コンポー
ネントを形成するステップとを含むことを特徴とする、
コンポーネント強化型電子モジュールを形成する方法。 （３３）前記形成ステップ（ｂ）が、電子モジュールの
前記側面にノッチをエッチングすることと、少なくとも
一部が前記電子モジュールの前記ノッチ内に含まれる前
記電子コンポーネントを形成することを含むことを特徴
とする、上記（３２）に記載の方法。 （３４）前記用意ステップ（ａ）が、前記複数のスタッ
ク化ＩＣチップのうちの第１のＩＣチップを有する電子
モジュールを用意することを含み、前記第１のＩＣチッ
プが基板を有し、前記形成ステップ（ｂ）が、前記第１
のＩＣチップの前記基板にノッチをエッチングすること
を含むことを特徴とする、上記（３３）に記載の方法。 （３５）前記形成ステップ（ｂ）が、前記電子コンポー
ネントを形成する前に前記ノッチ内に絶縁層を付着させ
ることを含むことを特徴とする、上記（３３）に記載の
方法。 （３６）前記形成ステップ（ｂ）が、前記絶縁層の上に
第１の導体を付着させることを含み、前記第１の導体が
電子コンポーネントへの電気接続を容易にすることを特
徴とする、上記（３５）に記載の方法。 （３７）前記形成ステップ（ｂ）が、前記絶縁層として
誘電層を付着させて、第１のプレートとしての前記第１
の導体と前記誘電層と第２のプレートとしての前記基板
とを含むキャパシタを形成することを含むことを特徴と
する、上記（３６）に記載の方法。 （３８）前記形成ステップ（ｂ）が、前記第１の導体と
して既定の抵抗率を備えた導体を付着させて、前記第１
の導体の第１の部分と前記第１の導体の第２の部分との
間に電気抵抗を形成することを含むことを特徴とする、
上記（３６）に記載の方法。 （３９）前記形成ステップ（ｂ）が、キャパシタとして
の前記電子コンポーネントの形成を容易にするために前
記第１の導体の上に誘電層を付着させることを含むこと
を特徴とする、上記（３６）に記載の方法。 （４０）前記形成ステップ（ｂ）が、前記誘電層の上に
第２の導体を付着させることを含み、前記第２の導体が
電子コンポーネントとの電気接触を容易にし、前記電子
コンポーネントが、第１のプレートとしての前記第１の
導体と前記誘電層と第２のプレートとしての前記第２の
導体とを含むキャパシタとして形成されることを特徴と
する、上記（３９）に記載の方法。 （４１）前記ステップ（ａ）で用意された前記電子モジ
ュールが前記側面にほぼ隣接して配置されたメタライゼ
ーション層を含み、前記形成ステップ（ｂ）が、前記メ
タライゼーション層の上に電子コンポーネントを形成す
ることを含むことを特徴とする、上記（３２）に記載の
方法。 （４２）前記形成ステップ（ｂ）が、２つの導体表面を
有するように電子コンポーネントを形成することを含む
ことを特徴とする、上記（４１）に記載の方法。 （４３）前記形成ステップ（ｂ）が、前記２つの導体表
面のうちの１つの導体表面を前記メタライゼーション層
に電気的に結合することを含むことを特徴とする、上記
（４２）に記載の方法。 （４４）前記形成ステップ（ｂ）が、電子コンポーネン
トとして抵抗およびキャパシタのうちの１つを形成する
ことを含むことを特徴とする、上記（３２）に記載の方
法。 （４５）前記用意ステップ（ａ）が、２つの側面を有す
る電子モジュールを用意することを含み、前記形成ステ
ップ（ｂ）が、電子モジュールの前記２つの側面と一体
に前記電子コンポーネントを形成することを含むことを
特徴とする、上記（３２）に記載の方法。 （４６）（ａ）複数のスタック化半導体チップを含む電
子モジュールを用意するステップであって、前記電子モ
ジュールが第１のほぼ平面の表面と第２のほぼ平面の表
面とを有し、前記第１のほぼ平面の表面が前記第２のほ
ぼ平面の表面に垂直に配置されているステップと、
（ｂ）前記電子モジュール内にノッチを形成するステッ
プであって、前記ノッチが前記第１のほぼ平面の表面と
前記第２のほぼ平面の表面の両方と交差するステップ
と、（ｃ）少なくとも部分的に前記ノッチを導体で充填
して素子間結線を形成するステップであって、前記素子
間結線が第１の接点表面と第２の接点表面とを有し、前
記第１の接点表面が前記第１のほぼ平面の表面に平行で
あり、前記第２の接点表面が前記第２のほぼ平面の表面
と平行であり、前記素子間結線が電子モジュールの第１
のほぼ平面の表面と電子モジュールの第２のほぼ平面の
表面との間の電気相互接続を容易にするステップとを含
むことを特徴とする、素子間結線強化型電子モジュール
を形成する方法。 （４７）前記方法が、前記充填ステップ（ｃ）の前に、
前記電子モジュールの前記ノッチ内に絶縁層を付着させ
ることを含むことを特徴とする、上記（４６）に記載の
方法。 （４８）前記方法が、前記充填ステップ（ｃ）の後に、
前記第１の接点表面の上にパターン化した絶縁層を形成
することを含み、前記パターン化した絶縁層が、前記素
子間結線から電子モジュールの前記第１のほぼ平面の表
面への電気接触を容易にする開口部を有することを特徴
とする、上記（４６）に記載の方法。 （４９）前記第１のほぼ平面の表面が第１のエッジと第
２のエッジとを有し、前記第１のエッジが前記第２のエ
ッジと平行に方向付けられ、前記形成ステップ（ｂ）
が、前記第１のエッジから前記第２のエッジまで延びる
ように前記ノッチを形成することを含むことを特徴とす
る、上記（４６）に記載の方法。 （５０）前記ステップ（ａ）の前記複数のスタック化半
導体チップのうちの半導体チップが、その上に配置され
た主表面導体を有するほぼ平面の主表面を含み、前記形
成ステップ（ｂ）が、前記主表面導体に隣接して前記ノ
ッチを形成することを含み、前記充填ステップ（ｃ）
が、前記素子間結線が前記半導体チップの前記主表面導
体に電気接続するように前記ノッチを導体で充填するこ
とを含むことを特徴とする、上記（４６）に記載の方
法。 （５１）前記ステップ（ａ）で用意される前記電子モジ
ュールが４つのほぼ平面の側面を有し、前記形成ステッ
プ（ｂ）が、前記４つのほぼ平面の側面のうちの少なく
とも３つのほぼ平面の側面と交差するように前記ノッチ
を形成することを含むことを特徴とする、上記（５０）
に記載の方法。 （５２）前記形成ステップ（ｂ）が、前記ノッチをリン
グとして形成することを含み、前記リングが前記ほぼ平
面の主表面と同一面積であり、前記素子間結線が前記４
つのほぼ平面の側面間の電気相互接続を容易にすること
を特徴とする、上記（５１）に記載の方法。 （５３）（ａ）第１のほぼ平面の表面を有するウェハを
用意するステップと、（ｂ）前記ウェハ内にノッチを形
成するステップであって、前記ノッチが前記第１のほぼ
平面の表面と交差するステップと、（ｃ）少なくとも部
分的に前記ノッチを導体で充填して素子間結線を形成す
るステップであって、前記素子間結線が第１の接点表面
を有し、前記第１の接点表面が前記第１のほぼ平面の表
面と平行であるステップと、（ｄ）前記ウェハをダイシ
ングして、エッジ表面と主表面とを有する半導体チップ
を形成するステップであって、前記ノッチが前記主表面
と交差するステップと、（ｅ）前記エッジ表面を処理し
て前記素子間結線の第２の接点表面を形成するステップ
であって、前記第１の接点表面と前記第２の接点表面が
半導体チップの第１のほぼ平面の表面と半導体チップの
エッジ表面との間の電気相互接続を容易にするステップ
とを含むことを特徴とする、素子間結線強化型半導体チ
ップを形成する方法。 （５４）前記方法が、ステップ（ｃ）の後に、第１のほ
ぼ平面の表面の上に配置され、それに機械的に結合され
るメタライゼーション層を形成し、前記メタライゼーシ
ョン層が前記素子間結線に電気接続されるようにするこ
とを含むことを特徴とする、上記（５３）に記載の方
法。 （５５）前記充填ステップ（ｃ）が、前記少なくとも部
分的にノッチを充填する前に、前記半導体チップの前記
ノッチ内に絶縁層を付着させることを含むことを特徴と
する、上記（５３）に記載の方法。 （５６）（ａ）エッジ表面を有する半導体チップを用意
するステップと、（ｂ）前記エッジ表面と一体に電子コ
ンポーネントを形成するステップとを含むことを特徴と
する、コンポーネント強化型半導体チップを形成する方
法。 （５７）前記用意ステップ（ａ）が、２つのエッジ表面
を有する前記半導体チップを用意することを含み、前記
形成ステップ（ｂ）が、前記２つのエッジ表面と一体に
前記電子コンポーネントを形成することを含むことを特
徴とする、上記（５６）に記載の方法。 （５８）前記用意ステップ（ａ）が、基板を含む前記半
導体チップを用意することを含み、前記形成ステップ
（ｂ）が、前記基板を含む第１のプレートを有するキャ
パシタとして前記電子コンポーネントを形成することを
含むことを特徴とする、上記（５６）に記載の方法。 （５９）前記用意ステップ（ａ）が、基板を有する前記
半導体チップを用意することを含み、前記形成ステップ
（ｂ）が、前記エッジ表面にノッチを形成することと、
少なくとも部分的に前記ノッチ内に含まれるものとして
前記電子コンポーネントを形成することを含むことを特
徴とする、上記（５６）に記載の方法。
Ｃ」）チップを含み、側面を有する電子モジュールと、
前記電子モジュールの前記側面に一体に形成された電子
コンポーネントとを含むことを特徴とする、コンポーネ
ント強化型電子モジュール。 （２）前記電子モジュールが前記複数のスタック化ＩＣ
チップのうちの第１のＩＣチップを含み、前記第１のＩ
Ｃチップが基板を有し、前記電子コンポーネントが少な
くとも部分的に前記第１のＩＣチップの前記基板内に含
まれることを特徴とする、上記（１）に記載のコンポー
ネント強化型電子モジュール。 （３）前記電子モジュールが前記側面と一体に形成され
た複数の電子コンポーネントを含み、前記第１のＩＣチ
ップの前記基板が少なくとも部分的にそれに含まれる前
記複数の電子コンポーネントを有することを特徴とす
る、上記（２）に記載のコンポーネント強化型電子モジ
ュール。 （４）電子モジュールの前記側面と前記電子コンポーネ
ントとの間に配置された絶縁層をさらに含むことを特徴
とする、上記（１）に記載のコンポーネント強化型電子
モジュール。 （５）前記絶縁層が誘電層を含み、前記電子モジュール
が前記誘電層の上に配置された電気導体を含み、前記電
気導体を第１のプレートとし、前記基板を第２のプレー
トとして有するキャパシタが形成されるようになってい
ることを特徴とする、上記（４）に記載のコンポーネン
ト強化型電子モジュール。 （６）前記電子モジュールが前記絶縁層の上に配置され
た電気導体を含み、前記電気導体の第１の部分と前記電
気導体の第２の部分との間に既定の電気抵抗が存在する
ように前記電気導体が既定の電気抵抗率を有することを
特徴とする、上記（４）に記載のコンポーネント強化型
電子モジュール。 （７）前記電子コンポーネントが２つの電気導体を含
み、それぞれの導体が前記側面とほぼ面一に配置された
電気接点表面を有し、それぞれの電気接点表面が前記電
子コンポーネントの端子として機能することを特徴とす
る、上記（１）に記載のコンポーネント強化型電子モジ
ュール。 （８）前記電子コンポーネントが前記２つの電気導体間
に配置された誘電層を含み、前記２つの電気導体と前記
誘電層からキャパシタが形成されるようになっているこ
とを特徴とする、上記（７）に記載のコンポーネント強
化型電子モジュール。 （９）前記側面に隣接して配置されたメタライゼーショ
ン層をさらに含み、前記電子コンポーネントが前記メタ
ライゼーション層の上に配置されるようになっており、
前記電子コンポーネントが前記メタライゼーション層に
電気的に結合された電気接点を含み、前記メタライゼー
ション層が前記電子コンポーネントに電気的に接続され
るようになっていることを特徴とする、上記（１）に記
載のコンポーネント強化型電子モジュール。 （１０）前記電子コンポーネントが電気接点表面を含
み、前記電気接点表面が前記電子モジュールの前記側面
と面一になっていることを特徴とする、上記（１）に記
載のコンポーネント強化型電子モジュール。 （１１）前記電子コンポーネントがキャパシタと抵抗の
うちの１つであることを特徴とする、上記（１）に記載
のコンポーネント強化型電子モジュール。 （１２）前記電子モジュールが２つの側面を含み、前記
電子コンポーネントが前記２つの側面と一体に形成され
ることを特徴とする、上記（１）に記載のコンポーネン
ト強化型電子モジュール。 （１３）複数のスタック化半導体チップを含む電子モジ
ュールであって、前記電子モジュールが第１のほぼ平面
の表面と第２のほぼ平面の表面とを有し、前記第２のほ
ぼ平面の表面が前記第１のほぼ平面の表面に垂直に配置
されている電子モジュールと、少なくとも一部が導体で
充填されたノッチを含む素子間結線であって、前記少な
くとも一部が導体で充填されたノッチが前記第１のほぼ
平面の表面と前記第２のほぼ平面の表面の両方と交差
し、前記素子間結線が第１の接点表面と第２の接点表面
とを有するようになっており、前記第１の接点表面が前
記第１のほぼ平面の表面と平行であり、前記第２の接点
表面が前記第２のほぼ平面の表面と平行である素子間結
線とを含み、前記素子間結線が、電子モジュールの前記
第１のほぼ平面の表面と電子モジュールの前記第２のほ
ぼ平面の表面との間の電気相互接続を容易にすることを
特徴とする、素子間結線強化型電子モジュール。 （１４）前記複数の半導体チップのうちの第１の半導体
チップがその上に配置された主表面導体を有するほぼ平
面の主表面を含み、前記素子間結線が前記半導体チップ
の前記主表面導体に電気的にかつ少なくとも一部が機械
的に接続することを特徴とする、上記（１３）に記載の
素子間結線強化型電子モジュール。 （１５）主表面導体が第１の半導体チップのほぼ平面の
主表面と同一面積であることを特徴とする、上記（１
４）に記載の素子間結線強化型電子モジュール。 （１６）前記電子モジュールの前記第１のほぼ平面の表
面が前記電子モジュールのほぼ平面の端面を含むことを
特徴とする、上記（１３）に記載の素子間結線強化型電
子モジュール。 （１７）前記電子モジュールが前記ほぼ平面の端面の上
に配置され、それに結合されたメタライゼーション層を
含み、前記メタライゼーション層が前記素子間結線の前
記第１の接点表面に電気接続されていることを特徴とす
る、上記（１６）に記載の素子間結線強化型電子モジュ
ール。 （１８）電子モジュールの前記第１のほぼ平面の表面が
第１のエッジと第２のエッジとを有し、前記第２のエッ
ジが前記第１のエッジと平行であり、前記素子間結線の
前記第１の接点表面が前記第１のエッジから前記第２の
エッジまで延びていることを特徴とする、上記（１３）
に記載の素子間結線強化型電子モジュール。 （１９）前記電子モジュールが３つのほぼ平面の側面を
含み、前記第１のほぼ平面の表面が前記３つのほぼ平面
の側面のうちの第１のほぼ平面の側面を含み、前記第２
のほぼ平面の表面が前記３つのほぼ平面の側面のうちの
第２のほぼ平面の側面を含み、前記素子間結線が前記３
つのほぼ平面の側面のうちの第３のほぼ平面の側面と平
行な第３の接点表面をさらに含み、前記素子間結線が前
記３つのほぼ平面の側面間の電気相互接続を容易にする
ことを特徴とする、上記（１３）に記載の素子間結線強
化型電子モジュール。 （２０）前記電子モジュールが４つのほぼ平面の側面を
含み、前記第１のほぼ平面の表面が前記４つのほぼ平面
の側面のうちの第１のほぼ平面の側面を含み、前記第２
のほぼ平面の表面が前記４つのほぼ平面の側面のうちの
第２のほぼ平面の側面を含み、前記素子間結線が前記４
つのほぼ平面の側面のうちの第３のほぼ平面の側面と平
行な第３の接点表面と前記４つのほぼ平面の側面のうち
の第４のほぼ平面の側面と平行な第４の接点表面とをさ
らに含み、前記素子間結線が前記４つのほぼ平面の側面
間の電気相互接続を容易にすることを特徴とする、上記
（１３）に記載の素子間結線強化型電子モジュール。 （２１）前記第１の接点表面上に配置されたパターン化
した絶縁層をさらに含み、前記第１の接点表面の第１の
部分が電気的に絶縁され、前記第１の接点表面の第２の
部分が電気接続のために露出されるようになっているこ
とを特徴とする、上記（１３）に記載の素子間結線強化
型電子モジュール。 （２２）第１のほぼ平面の表面と第２のほぼ平面の表面
とを有する半導体チップであって、前記第２のほぼ平面
の表面が前記第１のほぼ平面の表面に垂直に配置されて
いる半導体チップと、前記第１のほぼ平面の表面と前記
第２のほぼ平面の表面の両方と交差する少なくとも一部
が導体で充填されたノッチを含む素子間結線であって、
前記素子間結線が第１の接点表面と第２の接点表面とを
有し、前記第１の接点表面が前記第１のほぼ平面の表面
と平行であり、前記第２の接点表面が前記第２のほぼ平
面の表面と平行である素子間結線とを含み、前記素子間
結線が、半導体チップの前記第１のほぼ平面の表面と半
導体チップの前記第２のほぼ平面の表面との間の電気相
互接続を容易にすることを特徴とする、素子間結線強化
型半導体チップ。 （２３）前記第１のほぼ平面の表面が前記半導体チップ
のエッジ表面を含み、前記第２のほぼ平面の表面が前記
半導体チップの主表面を含むことを特徴とする、上記
（２２）に記載の素子間結線強化型半導体チップ。 （２４）前記主表面の上に配置され、それに機械的に結
合されたメタライゼーション層をさらに含み、前記メタ
ライゼーション層が前記素子間結線に電気的に結合され
ていることを特徴とする、上記（２３）に記載の素子間
結線強化型半導体チップ。 （２５）前記第１の接点表面上の第１のパターン化した
絶縁層をさらに含み、前記第１の接点表面の第１の部分
が電気的に絶縁され、前記第１の接点表面の第２の部分
が前記半導体チップの前記第１のほぼ平面の平面への電
気接触のために露出されるようになっていることを特徴
とする、上記（２２）に記載の素子間結線強化型半導体
チップ。 （２６）前記第２の接点表面上の第２のパターン化した
絶縁層をさらに含み、前記第２の接点表面の第１の部分
が絶縁され、前記第２の接点表面の第２の部分が前記半
導体チップの前記第２のほぼ平面の平面への電気接触の
ために露出されるようになっていることを特徴とする、
上記（２５）に記載の素子間結線強化型半導体チップ。 （２７）前記少なくとも一部が導体で充填されたノッチ
が絶縁層を含み、前記絶縁層が前記少なくとも一部が導
体で充填されたノッチの導体と内部にノッチが配置され
た前記半導体チップとの間に配置されていることを特徴
とする、上記（２２）に記載の素子間結線強化型半導体
チップ。 （２８）エッジ表面を有する半導体チップと、前記エッ
ジ表面と一体に形成された電子コンポーネントとを含む
ことを特徴とする、コンポーネント強化型半導体チッ
プ。 （２９）前記半導体チップが２つのエッジ表面を有し、
前記電子コンポーネントが前記２つのエッジ表面と一体
に形成されることを特徴とする、上記（２８）に記載の
コンポーネント強化型半導体チップ。 （３０）前記半導体チップが基板を含み、前記電子コン
ポーネントがキャパシタを含み、前記基板が前記キャパ
シタの第１のプレートを含むことを特徴とする、上記
（２８）に記載のコンポーネント強化型半導体チップ。 （３１）前記半導体チップが前記エッジ表面にノッチを
含み、前記電子コンポーネントが少なくとも部分的に前
記ノッチ内に含まれることを特徴とする、上記（２８）
に記載のコンポーネント強化型半導体チップ。 （３２）（ａ）複数のスタック化集積回路（「ＩＣ」）
チップを含む電子モジュールを用意するステップであっ
て、前記電子モジュールが側面を有するステップと、
（ｂ）電子モジュールの前記側面と一体に電子コンポー
ネントを形成するステップとを含むことを特徴とする、
コンポーネント強化型電子モジュールを形成する方法。 （３３）前記形成ステップ（ｂ）が、電子モジュールの
前記側面にノッチをエッチングすることと、少なくとも
一部が前記電子モジュールの前記ノッチ内に含まれる前
記電子コンポーネントを形成することを含むことを特徴
とする、上記（３２）に記載の方法。 （３４）前記用意ステップ（ａ）が、前記複数のスタッ
ク化ＩＣチップのうちの第１のＩＣチップを有する電子
モジュールを用意することを含み、前記第１のＩＣチッ
プが基板を有し、前記形成ステップ（ｂ）が、前記第１
のＩＣチップの前記基板にノッチをエッチングすること
を含むことを特徴とする、上記（３３）に記載の方法。 （３５）前記形成ステップ（ｂ）が、前記電子コンポー
ネントを形成する前に前記ノッチ内に絶縁層を付着させ
ることを含むことを特徴とする、上記（３３）に記載の
方法。 （３６）前記形成ステップ（ｂ）が、前記絶縁層の上に
第１の導体を付着させることを含み、前記第１の導体が
電子コンポーネントへの電気接続を容易にすることを特
徴とする、上記（３５）に記載の方法。 （３７）前記形成ステップ（ｂ）が、前記絶縁層として
誘電層を付着させて、第１のプレートとしての前記第１
の導体と前記誘電層と第２のプレートとしての前記基板
とを含むキャパシタを形成することを含むことを特徴と
する、上記（３６）に記載の方法。 （３８）前記形成ステップ（ｂ）が、前記第１の導体と
して既定の抵抗率を備えた導体を付着させて、前記第１
の導体の第１の部分と前記第１の導体の第２の部分との
間に電気抵抗を形成することを含むことを特徴とする、
上記（３６）に記載の方法。 （３９）前記形成ステップ（ｂ）が、キャパシタとして
の前記電子コンポーネントの形成を容易にするために前
記第１の導体の上に誘電層を付着させることを含むこと
を特徴とする、上記（３６）に記載の方法。 （４０）前記形成ステップ（ｂ）が、前記誘電層の上に
第２の導体を付着させることを含み、前記第２の導体が
電子コンポーネントとの電気接触を容易にし、前記電子
コンポーネントが、第１のプレートとしての前記第１の
導体と前記誘電層と第２のプレートとしての前記第２の
導体とを含むキャパシタとして形成されることを特徴と
する、上記（３９）に記載の方法。 （４１）前記ステップ（ａ）で用意された前記電子モジ
ュールが前記側面にほぼ隣接して配置されたメタライゼ
ーション層を含み、前記形成ステップ（ｂ）が、前記メ
タライゼーション層の上に電子コンポーネントを形成す
ることを含むことを特徴とする、上記（３２）に記載の
方法。 （４２）前記形成ステップ（ｂ）が、２つの導体表面を
有するように電子コンポーネントを形成することを含む
ことを特徴とする、上記（４１）に記載の方法。 （４３）前記形成ステップ（ｂ）が、前記２つの導体表
面のうちの１つの導体表面を前記メタライゼーション層
に電気的に結合することを含むことを特徴とする、上記
（４２）に記載の方法。 （４４）前記形成ステップ（ｂ）が、電子コンポーネン
トとして抵抗およびキャパシタのうちの１つを形成する
ことを含むことを特徴とする、上記（３２）に記載の方
法。 （４５）前記用意ステップ（ａ）が、２つの側面を有す
る電子モジュールを用意することを含み、前記形成ステ
ップ（ｂ）が、電子モジュールの前記２つの側面と一体
に前記電子コンポーネントを形成することを含むことを
特徴とする、上記（３２）に記載の方法。 （４６）（ａ）複数のスタック化半導体チップを含む電
子モジュールを用意するステップであって、前記電子モ
ジュールが第１のほぼ平面の表面と第２のほぼ平面の表
面とを有し、前記第１のほぼ平面の表面が前記第２のほ
ぼ平面の表面に垂直に配置されているステップと、
（ｂ）前記電子モジュール内にノッチを形成するステッ
プであって、前記ノッチが前記第１のほぼ平面の表面と
前記第２のほぼ平面の表面の両方と交差するステップ
と、（ｃ）少なくとも部分的に前記ノッチを導体で充填
して素子間結線を形成するステップであって、前記素子
間結線が第１の接点表面と第２の接点表面とを有し、前
記第１の接点表面が前記第１のほぼ平面の表面に平行で
あり、前記第２の接点表面が前記第２のほぼ平面の表面
と平行であり、前記素子間結線が電子モジュールの第１
のほぼ平面の表面と電子モジュールの第２のほぼ平面の
表面との間の電気相互接続を容易にするステップとを含
むことを特徴とする、素子間結線強化型電子モジュール
を形成する方法。 （４７）前記方法が、前記充填ステップ（ｃ）の前に、
前記電子モジュールの前記ノッチ内に絶縁層を付着させ
ることを含むことを特徴とする、上記（４６）に記載の
方法。 （４８）前記方法が、前記充填ステップ（ｃ）の後に、
前記第１の接点表面の上にパターン化した絶縁層を形成
することを含み、前記パターン化した絶縁層が、前記素
子間結線から電子モジュールの前記第１のほぼ平面の表
面への電気接触を容易にする開口部を有することを特徴
とする、上記（４６）に記載の方法。 （４９）前記第１のほぼ平面の表面が第１のエッジと第
２のエッジとを有し、前記第１のエッジが前記第２のエ
ッジと平行に方向付けられ、前記形成ステップ（ｂ）
が、前記第１のエッジから前記第２のエッジまで延びる
ように前記ノッチを形成することを含むことを特徴とす
る、上記（４６）に記載の方法。 （５０）前記ステップ（ａ）の前記複数のスタック化半
導体チップのうちの半導体チップが、その上に配置され
た主表面導体を有するほぼ平面の主表面を含み、前記形
成ステップ（ｂ）が、前記主表面導体に隣接して前記ノ
ッチを形成することを含み、前記充填ステップ（ｃ）
が、前記素子間結線が前記半導体チップの前記主表面導
体に電気接続するように前記ノッチを導体で充填するこ
とを含むことを特徴とする、上記（４６）に記載の方
法。 （５１）前記ステップ（ａ）で用意される前記電子モジ
ュールが４つのほぼ平面の側面を有し、前記形成ステッ
プ（ｂ）が、前記４つのほぼ平面の側面のうちの少なく
とも３つのほぼ平面の側面と交差するように前記ノッチ
を形成することを含むことを特徴とする、上記（５０）
に記載の方法。 （５２）前記形成ステップ（ｂ）が、前記ノッチをリン
グとして形成することを含み、前記リングが前記ほぼ平
面の主表面と同一面積であり、前記素子間結線が前記４
つのほぼ平面の側面間の電気相互接続を容易にすること
を特徴とする、上記（５１）に記載の方法。 （５３）（ａ）第１のほぼ平面の表面を有するウェハを
用意するステップと、（ｂ）前記ウェハ内にノッチを形
成するステップであって、前記ノッチが前記第１のほぼ
平面の表面と交差するステップと、（ｃ）少なくとも部
分的に前記ノッチを導体で充填して素子間結線を形成す
るステップであって、前記素子間結線が第１の接点表面
を有し、前記第１の接点表面が前記第１のほぼ平面の表
面と平行であるステップと、（ｄ）前記ウェハをダイシ
ングして、エッジ表面と主表面とを有する半導体チップ
を形成するステップであって、前記ノッチが前記主表面
と交差するステップと、（ｅ）前記エッジ表面を処理し
て前記素子間結線の第２の接点表面を形成するステップ
であって、前記第１の接点表面と前記第２の接点表面が
半導体チップの第１のほぼ平面の表面と半導体チップの
エッジ表面との間の電気相互接続を容易にするステップ
とを含むことを特徴とする、素子間結線強化型半導体チ
ップを形成する方法。 （５４）前記方法が、ステップ（ｃ）の後に、第１のほ
ぼ平面の表面の上に配置され、それに機械的に結合され
るメタライゼーション層を形成し、前記メタライゼーシ
ョン層が前記素子間結線に電気接続されるようにするこ
とを含むことを特徴とする、上記（５３）に記載の方
法。 （５５）前記充填ステップ（ｃ）が、前記少なくとも部
分的にノッチを充填する前に、前記半導体チップの前記
ノッチ内に絶縁層を付着させることを含むことを特徴と
する、上記（５３）に記載の方法。 （５６）（ａ）エッジ表面を有する半導体チップを用意
するステップと、（ｂ）前記エッジ表面と一体に電子コ
ンポーネントを形成するステップとを含むことを特徴と
する、コンポーネント強化型半導体チップを形成する方
法。 （５７）前記用意ステップ（ａ）が、２つのエッジ表面
を有する前記半導体チップを用意することを含み、前記
形成ステップ（ｂ）が、前記２つのエッジ表面と一体に
前記電子コンポーネントを形成することを含むことを特
徴とする、上記（５６）に記載の方法。 （５８）前記用意ステップ（ａ）が、基板を含む前記半
導体チップを用意することを含み、前記形成ステップ
（ｂ）が、前記基板を含む第１のプレートを有するキャ
パシタとして前記電子コンポーネントを形成することを
含むことを特徴とする、上記（５６）に記載の方法。 （５９）前記用意ステップ（ａ）が、基板を有する前記
半導体チップを用意することを含み、前記形成ステップ
（ｂ）が、前記エッジ表面にノッチを形成することと、
少なくとも部分的に前記ノッチ内に含まれるものとして
前記電子コンポーネントを形成することを含むことを特
徴とする、上記（５６）に記載の方法。
【図１】側面間の素子間結線を有する、本発明による素
子間結線強化型電子モジュールの一実施例の部分斜視図
である。
子間結線強化型電子モジュールの一実施例の部分斜視図
である。
【図２】図１の素子間結線強化型電子モジュールを形成
する方法の一実施例の流れ図である。
する方法の一実施例の流れ図である。
【図３】絶縁層によって一部が覆われた側面間の素子間
結線を有する、本発明の一実施例の（素子間結線強化型
電子モジュールの）ＩＣチップの部分斜視図である。
結線を有する、本発明の一実施例の（素子間結線強化型
電子モジュールの）ＩＣチップの部分斜視図である。
【図４】主表面に電気接続された側面間の素子間結線を
有する、本発明の一実施例による素子間結線強化型電子
モジュールの部分斜視図である。
有する、本発明の一実施例による素子間結線強化型電子
モジュールの部分斜視図である。
【図５】図４の素子間結線強化型電子モジュールを形成
する方法の一実施例の流れ図である。
する方法の一実施例の流れ図である。
【図６】本発明の一実施例により絶縁層によって一部が
覆われた側面間の素子間結線に電気接続された主表面導
体を有する、（素子間結線強化型電子モジュールの）半
導体チップの部分斜視図である。
覆われた側面間の素子間結線に電気接続された主表面導
体を有する、（素子間結線強化型電子モジュールの）半
導体チップの部分斜視図である。
【図７】４つのエッジ表面に隣接する「リング」素子間
結線を有する、（素子間結線強化型電子モジュールの）
半導体チップの一実施例の断面図である。
結線を有する、（素子間結線強化型電子モジュールの）
半導体チップの一実施例の断面図である。
【図８】本発明による図６のチップの斜視図である。
【図９】本発明の一実施例による側面／正面間の素子間
結線を有する、素子間結線強化型電子モジュールの素子
間結線強化型半導体チップ（たとえば、シリコン正面
（「ＳＦＦ」）チップ）の部分斜視図である。
結線を有する、素子間結線強化型電子モジュールの素子
間結線強化型半導体チップ（たとえば、シリコン正面
（「ＳＦＦ」）チップ）の部分斜視図である。
【図１０】本発明の一実施例による側面／正面間の素子
間結線を有する、素子間結線強化型電子モジュールの素
子間結線強化型半導体チップ（たとえば、シリコン正面
（「ＳＦＦ」）チップ）の側面断面図である。
間結線を有する、素子間結線強化型電子モジュールの素
子間結線強化型半導体チップ（たとえば、シリコン正面
（「ＳＦＦ」）チップ）の側面断面図である。
【図１１】図９、図１０、図１２、および図１３の素子
間結線強化型半導体チップを形成する方法を示す一実施
例の流れ図である。
間結線強化型半導体チップを形成する方法を示す一実施
例の流れ図である。
【図１２】図９および図１０のチップが素子間結線を部
分的に覆う絶縁層を有する、本発明の代替実施例の部分
斜視図である。
分的に覆う絶縁層を有する、本発明の代替実施例の部分
斜視図である。
【図１３】図９および図１０のチップが素子間結線を部
分的に覆う絶縁層を有する、本発明の代替実施例の側面
断面図である。
分的に覆う絶縁層を有する、本発明の代替実施例の側面
断面図である。
【図１４】本発明の一実施例による絶縁層を備えた側面
／端面間の素子間結線を有する、素子間結線強化型電子
モジュールの半導体エンド・チップの側面概略図であ
る。
／端面間の素子間結線を有する、素子間結線強化型電子
モジュールの半導体エンド・チップの側面概略図であ
る。
【図１５】側面／端面間の素子間結線を有する、本発明
で実施される素子間結線強化型電子モジュールの半導体
エンド・チップの側面概略図である。
で実施される素子間結線強化型電子モジュールの半導体
エンド・チップの側面概略図である。
【図１６】図１４および図１５の素子間結線強化型電子
モジュールのエンド・チップを形成する方法の一実施例
の流れ図である。
モジュールのエンド・チップを形成する方法の一実施例
の流れ図である。
【図１７】２表面および単一表面埋込みトレンチ・キャ
パシタ構造を有するコンポーネント強化型電子モジュー
ルの部分斜視図である。
パシタ構造を有するコンポーネント強化型電子モジュー
ルの部分斜視図である。
【図１８】本発明の一実施例による図１７のコンポーネ
ント強化型電子モジュールを形成する方法を示す流れ図
である。
ント強化型電子モジュールを形成する方法を示す流れ図
である。
【図１９】側面抵抗を備えたコンポーネント強化型電子
モジュールを形成する方法の一実施例の流れ図である。
モジュールを形成する方法の一実施例の流れ図である。
【図２０】２表面２プレート埋込みキャパシタ構造を有
する、本発明のコンポーネント強化型電子モジュールの
部分斜視図である。
する、本発明のコンポーネント強化型電子モジュールの
部分斜視図である。
【図２１】２表面２プレート埋込みキャパシタ構造を有
する、本発明のコンポーネント強化型電子モジュールの
断面図である。
する、本発明のコンポーネント強化型電子モジュールの
断面図である。
【図２２】図２０および図２１のコンポーネント強化型
電子モジュールを形成する方法の一実施例の流れ図であ
る。
電子モジュールを形成する方法の一実施例の流れ図であ
る。
【図２３】側面プレーナ・キャパシタを有する、本発明
内で実施されたコンポーネント強化型電子モジュールの
部分斜視図である。
内で実施されたコンポーネント強化型電子モジュールの
部分斜視図である。
【図２４】本発明の一実施例による図２３のコンポーネ
ント強化型電子モジュールを形成する方法を示す流れ図
である。
ント強化型電子モジュールを形成する方法を示す流れ図
である。
【図２５】側面メタライゼーションの上に配置されたス
タック化キャパシタ構造を有する、本発明のコンポーネ
ント強化型電子モジュールを含む一実施例の部分斜視図
である。
タック化キャパシタ構造を有する、本発明のコンポーネ
ント強化型電子モジュールを含む一実施例の部分斜視図
である。
【図２６】図２５のスタック化キャパシタ構造を備えた
コンポーネント強化型電子モジュールを形成する方法の
一実施例の流れ図である。
コンポーネント強化型電子モジュールを形成する方法の
一実施例の流れ図である。
【図２７】側面メタライゼーションの上に配置された側
面抵抗を有する、本発明の一実施例のコンポーネント強
化型電子モジュールの断面図である。
面抵抗を有する、本発明の一実施例のコンポーネント強
化型電子モジュールの断面図である。
【図２８】本発明による図２７のコンポーネント強化型
電子モジュールを形成する方法の一実施例の流れ図であ
る。
電子モジュールを形成する方法の一実施例の流れ図であ
る。
１１ 半導体チップ １３ 絶縁層 １５ 主チップ表面（正面） １７ トランスファ・メタル １９ａ 素子間結線 １９ｂ 素子間結線 ２１ 側面メタライゼーション ２３ 側面 ２４ 側面 ４１ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スチーブン・エリンウッド・ルース アメリカ合衆国05441 バーモント州ケン ブリッジ アール・エフ・ディー ナンバ ー１ ボックス580 (72)発明者 スチーブン・ハワード・ヴォルドマン アメリカ合衆国05401 バーモント州バー リントン ルーミス・ストリート 50
Claims (59)
- 【請求項１】複数のスタック化集積回路（「ＩＣ」）チ
ップを含み、側面を有する電子モジュールと、 前記電子モジュールの前記側面に一体に形成された電子
コンポーネントとを含むことを特徴とする、コンポーネ
ント強化型電子モジュール。 - 【請求項２】前記電子モジュールが前記複数のスタック
化ＩＣチップのうちの第１のＩＣチップを含み、前記第
１のＩＣチップが基板を有し、前記電子コンポーネント
が少なくとも部分的に前記第１のＩＣチップの前記基板
内に含まれることを特徴とする、請求項１に記載のコン
ポーネント強化型電子モジュール。 - 【請求項３】前記電子モジュールが前記側面と一体に形
成された複数の電子コンポーネントを含み、前記第１の
ＩＣチップの前記基板が少なくとも部分的にそれに含ま
れる前記複数の電子コンポーネントを有することを特徴
とする、請求項２に記載のコンポーネント強化型電子モ
ジュール。 - 【請求項４】電子モジュールの前記側面と前記電子コン
ポーネントとの間に配置された絶縁層をさらに含むこと
を特徴とする、請求項１に記載のコンポーネント強化型
電子モジュール。 - 【請求項５】前記絶縁層が誘電層を含み、前記電子モジ
ュールが前記誘電層の上に配置された電気導体を含み、
前記電気導体を第１のプレートとし、前記基板を第２の
プレートとして有するキャパシタが形成されるようにな
っていることを特徴とする、請求項４に記載のコンポー
ネント強化型電子モジュール。 - 【請求項６】前記電子モジュールが前記絶縁層の上に配
置された電気導体を含み、前記電気導体の第１の部分と
前記電気導体の第２の部分との間に既定の電気抵抗が存
在するように前記電気導体が既定の電気抵抗率を有する
ことを特徴とする、請求項４に記載のコンポーネント強
化型電子モジュール。 - 【請求項７】前記電子コンポーネントが２つの電気導体
を含み、それぞれの導体が前記側面とほぼ面一に配置さ
れた電気接点表面を有し、それぞれの電気接点表面が前
記電子コンポーネントの端子として機能することを特徴
とする、請求項１に記載のコンポーネント強化型電子モ
ジュール。 - 【請求項８】前記電子コンポーネントが前記２つの電気
導体間に配置された誘電層を含み、前記２つの電気導体
と前記誘電層からキャパシタが形成されるようになって
いることを特徴とする、請求項７に記載のコンポーネン
ト強化型電子モジュール。 - 【請求項９】前記側面に隣接して配置されたメタライゼ
ーション層をさらに含み、前記電子コンポーネントが前
記メタライゼーション層の上に配置されるようになって
おり、前記電子コンポーネントが前記メタライゼーショ
ン層に電気的に結合された電気接点を含み、前記メタラ
イゼーション層が前記電子コンポーネントに電気的に接
続されるようになっていることを特徴とする、請求項１
に記載のコンポーネント強化型電子モジュール。 - 【請求項１０】前記電子コンポーネントが電気接点表面
を含み、前記電気接点表面が前記電子モジュールの前記
側面と面一になっていることを特徴とする、請求項１に
記載のコンポーネント強化型電子モジュール。 - 【請求項１１】前記電子コンポーネントがキャパシタと
抵抗のうちの１つであることを特徴とする、請求項１に
記載のコンポーネント強化型電子モジュール。 - 【請求項１２】前記電子モジュールが２つの側面を含
み、前記電子コンポーネントが前記２つの側面と一体に
形成されることを特徴とする、請求項１に記載のコンポ
ーネント強化型電子モジュール。 - 【請求項１３】複数のスタック化半導体チップを含む電
子モジュールであって、前記電子モジュールが第１のほ
ぼ平面の表面と第２のほぼ平面の表面とを有し、前記第
２のほぼ平面の表面が前記第１のほぼ平面の表面に垂直
に配置されている電子モジュールと、 少なくとも一部が導体で充填されたノッチを含む素子間
結線であって、前記少なくとも一部が導体で充填された
ノッチが前記第１のほぼ平面の表面と前記第２のほぼ平
面の表面の両方と交差し、前記素子間結線が第１の接点
表面と第２の接点表面とを有するようになっており、前
記第１の接点表面が前記第１のほぼ平面の表面と平行で
あり、前記第２の接点表面が前記第２のほぼ平面の表面
と平行である素子間結線とを含み、 前記素子間結線が、電子モジュールの前記第１のほぼ平
面の表面と電子モジュールの前記第２のほぼ平面の表面
との間の電気相互接続を容易にすることを特徴とする、
素子間結線強化型電子モジュール。 - 【請求項１４】前記複数の半導体チップのうちの第１の
半導体チップがその上に配置された主表面導体を有する
ほぼ平面の主表面を含み、前記素子間結線が前記半導体
チップの前記主表面導体に電気的にかつ少なくとも一部
が機械的に接続することを特徴とする、請求項１３に記
載の素子間結線強化型電子モジュール。 - 【請求項１５】主表面導体が第１の半導体チップのほぼ
平面の主表面と同一面積であることを特徴とする、請求
項１４に記載の素子間結線強化型電子モジュール。 - 【請求項１６】前記電子モジュールの前記第１のほぼ平
面の表面が前記電子モジュールのほぼ平面の端面を含む
ことを特徴とする、請求項１３に記載の素子間結線強化
型電子モジュール。 - 【請求項１７】前記電子モジュールが前記ほぼ平面の端
面の上に配置され、それに結合されたメタライゼーショ
ン層を含み、前記メタライゼーション層が前記素子間結
線の前記第１の接点表面に電気接続されていることを特
徴とする、請求項１６に記載の素子間結線強化型電子モ
ジュール。 - 【請求項１８】電子モジュールの前記第１のほぼ平面の
表面が第１のエッジと第２のエッジとを有し、前記第２
のエッジが前記第１のエッジと平行であり、前記素子間
結線の前記第１の接点表面が前記第１のエッジから前記
第２のエッジまで延びていることを特徴とする、請求項
１３に記載の素子間結線強化型電子モジュール。 - 【請求項１９】前記電子モジュールが３つのほぼ平面の
側面を含み、前記第１のほぼ平面の表面が前記３つのほ
ぼ平面の側面のうちの第１のほぼ平面の側面を含み、前
記第２のほぼ平面の表面が前記３つのほぼ平面の側面の
うちの第２のほぼ平面の側面を含み、前記素子間結線が
前記３つのほぼ平面の側面のうちの第３のほぼ平面の側
面と平行な第３の接点表面をさらに含み、前記素子間結
線が前記３つのほぼ平面の側面間の電気相互接続を容易
にすることを特徴とする、請求項１３に記載の素子間結
線強化型電子モジュール。 - 【請求項２０】前記電子モジュールが４つのほぼ平面の
側面を含み、前記第１のほぼ平面の表面が前記４つのほ
ぼ平面の側面のうちの第１のほぼ平面の側面を含み、前
記第２のほぼ平面の表面が前記４つのほぼ平面の側面の
うちの第２のほぼ平面の側面を含み、前記素子間結線が
前記４つのほぼ平面の側面のうちの第３のほぼ平面の側
面と平行な第３の接点表面と前記４つのほぼ平面の側面
のうちの第４のほぼ平面の側面と平行な第４の接点表面
とをさらに含み、前記素子間結線が前記４つのほぼ平面
の側面間の電気相互接続を容易にすることを特徴とす
る、請求項１３に記載の素子間結線強化型電子モジュー
ル。 - 【請求項２１】前記第１の接点表面上に配置されたパタ
ーン化した絶縁層をさらに含み、前記第１の接点表面の
第１の部分が電気的に絶縁され、前記第１の接点表面の
第２の部分が電気接続のために露出されるようになって
いることを特徴とする、請求項１３に記載の素子間結線
強化型電子モジュール。 - 【請求項２２】第１のほぼ平面の表面と第２のほぼ平面
の表面とを有する半導体チップであって、前記第２のほ
ぼ平面の表面が前記第１のほぼ平面の表面に垂直に配置
されている半導体チップと、 前記第１のほぼ平面の表面と前記第２のほぼ平面の表面
の両方と交差する少なくとも一部が導体で充填されたノ
ッチを含む素子間結線であって、前記素子間結線が第１
の接点表面と第２の接点表面とを有し、前記第１の接点
表面が前記第１のほぼ平面の表面と平行であり、前記第
２の接点表面が前記第２のほぼ平面の表面と平行である
素子間結線とを含み、 前記素子間結線が、半導体チップの前記第１のほぼ平面
の表面と半導体チップの前記第２のほぼ平面の表面との
間の電気相互接続を容易にすることを特徴とする、素子
間結線強化型半導体チップ。 - 【請求項２３】前記第１のほぼ平面の表面が前記半導体
チップのエッジ表面を含み、前記第２のほぼ平面の表面
が前記半導体チップの主表面を含むことを特徴とする、
請求項２２に記載の素子間結線強化型半導体チップ。 - 【請求項２４】前記主表面の上に配置され、それに機械
的に結合されたメタライゼーション層をさらに含み、前
記メタライゼーション層が前記素子間結線に電気的に結
合されていることを特徴とする、請求項２３に記載の素
子間結線強化型半導体チップ。 - 【請求項２５】前記第１の接点表面上の第１のパターン
化した絶縁層をさらに含み、前記第１の接点表面の第１
の部分が電気的に絶縁され、前記第１の接点表面の第２
の部分が前記半導体チップの前記第１のほぼ平面の平面
への電気接触のために露出されるようになっていること
を特徴とする、請求項２２に記載の素子間結線強化型半
導体チップ。 - 【請求項２６】前記第２の接点表面上の第２のパターン
化した絶縁層をさらに含み、前記第２の接点表面の第１
の部分が絶縁され、前記第２の接点表面の第２の部分が
前記半導体チップの前記第２のほぼ平面の平面への電気
接触のために露出されるようになっていることを特徴と
する、請求項２５に記載の素子間結線強化型半導体チッ
プ。 - 【請求項２７】前記少なくとも一部が導体で充填された
ノッチが絶縁層を含み、前記絶縁層が前記少なくとも一
部が導体で充填されたノッチの導体と内部にノッチが配
置された前記半導体チップとの間に配置されていること
を特徴とする、請求項２２に記載の素子間結線強化型半
導体チップ。 - 【請求項２８】エッジ表面を有する半導体チップと、 前記エッジ表面と一体に形成された電子コンポーネント
とを含むことを特徴とする、コンポーネント強化型半導
体チップ。 - 【請求項２９】前記半導体チップが２つのエッジ表面を
有し、前記電子コンポーネントが前記２つのエッジ表面
と一体に形成されることを特徴とする、請求項２８に記
載のコンポーネント強化型半導体チップ。 - 【請求項３０】前記半導体チップが基板を含み、前記電
子コンポーネントがキャパシタを含み、前記基板が前記
キャパシタの第１のプレートを含むことを特徴とする、
請求項２８に記載のコンポーネント強化型半導体チッ
プ。 - 【請求項３１】前記半導体チップが前記エッジ表面にノ
ッチを含み、前記電子コンポーネントが少なくとも部分
的に前記ノッチ内に含まれることを特徴とする、請求項
２８に記載のコンポーネント強化型半導体チップ。 - 【請求項３２】（ａ）複数のスタック化集積回路（「Ｉ
Ｃ」）チップを含む電子モジュールを用意するステップ
であって、前記電子モジュールが側面を有するステップ
と、 （ｂ）電子モジュールの前記側面と一体に電子コンポー
ネントを形成するステップとを含むことを特徴とする、
コンポーネント強化型電子モジュールを形成する方法。 - 【請求項３３】前記形成ステップ（ｂ）が、電子モジュ
ールの前記側面にノッチをエッチングすることと、少な
くとも一部が前記電子モジュールの前記ノッチ内に含ま
れる前記電子コンポーネントを形成することを含むこと
を特徴とする、請求項３２に記載の方法。 - 【請求項３４】前記用意ステップ（ａ）が、前記複数の
スタック化ＩＣチップのうちの第１のＩＣチップを有す
る電子モジュールを用意することを含み、前記第１のＩ
Ｃチップが基板を有し、前記形成ステップ（ｂ）が、前
記第１のＩＣチップの前記基板にノッチをエッチングす
ることを含むことを特徴とする、請求項３３に記載の方
法。 - 【請求項３５】前記形成ステップ（ｂ）が、前記電子コ
ンポーネントを形成する前に前記ノッチ内に絶縁層を付
着させることを含むことを特徴とする、請求項３３に記
載の方法。 - 【請求項３６】前記形成ステップ（ｂ）が、前記絶縁層
の上に第１の導体を付着させることを含み、前記第１の
導体が電子コンポーネントへの電気接続を容易にするこ
とを特徴とする、請求項３５に記載の方法。 - 【請求項３７】前記形成ステップ（ｂ）が、前記絶縁層
として誘電層を付着させて、第１のプレートとしての前
記第１の導体と前記誘電層と第２のプレートとしての前
記基板とを含むキャパシタを形成することを含むことを
特徴とする、請求項３６に記載の方法。 - 【請求項３８】前記形成ステップ（ｂ）が、前記第１の
導体として既定の抵抗率を備えた導体を付着させて、前
記第１の導体の第１の部分と前記第１の導体の第２の部
分との間に電気抵抗を形成することを含むことを特徴と
する、請求項３６に記載の方法。 - 【請求項３９】前記形成ステップ（ｂ）が、キャパシタ
としての前記電子コンポーネントの形成を容易にするた
めに前記第１の導体の上に誘電層を付着させることを含
むことを特徴とする、請求項３６に記載の方法。 - 【請求項４０】前記形成ステップ（ｂ）が、前記誘電層
の上に第２の導体を付着させることを含み、前記第２の
導体が電子コンポーネントとの電気接触を容易にし、前
記電子コンポーネントが、第１のプレートとしての前記
第１の導体と前記誘電層と第２のプレートとしての前記
第２の導体とを含むキャパシタとして形成されることを
特徴とする、請求項３９に記載の方法。 - 【請求項４１】前記ステップ（ａ）で用意された前記電
子モジュールが前記側面にほぼ隣接して配置されたメタ
ライゼーション層を含み、前記形成ステップ（ｂ）が、
前記メタライゼーション層の上に電子コンポーネントを
形成することを含むことを特徴とする、請求項３２に記
載の方法。 - 【請求項４２】前記形成ステップ（ｂ）が、２つの導体
表面を有するように電子コンポーネントを形成すること
を含むことを特徴とする、請求項４１に記載の方法。 - 【請求項４３】前記形成ステップ（ｂ）が、前記２つの
導体表面のうちの１つの導体表面を前記メタライゼーシ
ョン層に電気的に結合することを含むことを特徴とす
る、請求項４２に記載の方法。 - 【請求項４４】前記形成ステップ（ｂ）が、電子コンポ
ーネントとして抵抗およびキャパシタのうちの１つを形
成することを含むことを特徴とする、請求項３２に記載
の方法。 - 【請求項４５】前記用意ステップ（ａ）が、２つの側面
を有する電子モジュールを用意することを含み、前記形
成ステップ（ｂ）が、電子モジュールの前記２つの側面
と一体に前記電子コンポーネントを形成することを含む
ことを特徴とする、請求項３２に記載の方法。 - 【請求項４６】（ａ）複数のスタック化半導体チップを
含む電子モジュールを用意するステップであって、前記
電子モジュールが第１のほぼ平面の表面と第２のほぼ平
面の表面とを有し、前記第１のほぼ平面の表面が前記第
２のほぼ平面の表面に垂直に配置されているステップ
と、 （ｂ）前記電子モジュール内にノッチを形成するステッ
プであって、前記ノッチが前記第１のほぼ平面の表面と
前記第２のほぼ平面の表面の両方と交差するステップ
と、 （ｃ）少なくとも部分的に前記ノッチを導体で充填して
素子間結線を形成するステップであって、前記素子間結
線が第１の接点表面と第２の接点表面とを有し、前記第
１の接点表面が前記第１のほぼ平面の表面に平行であ
り、前記第２の接点表面が前記第２のほぼ平面の表面と
平行であり、前記素子間結線が電子モジュールの第１の
ほぼ平面の表面と電子モジュールの第２のほぼ平面の表
面との間の電気相互接続を容易にするステップとを含む
ことを特徴とする、素子間結線強化型電子モジュールを
形成する方法。 - 【請求項４７】前記方法が、前記充填ステップ（ｃ）の
前に、前記電子モジュールの前記ノッチ内に絶縁層を付
着させることを含むことを特徴とする、請求項４６に記
載の方法。 - 【請求項４８】前記方法が、前記充填ステップ（ｃ）の
後に、前記第１の接点表面の上にパターン化した絶縁層
を形成することを含み、前記パターン化した絶縁層が、
前記素子間結線から電子モジュールの前記第１のほぼ平
面の表面への電気接触を容易にする開口部を有すること
を特徴とする、請求項４６に記載の方法。 - 【請求項４９】前記第１のほぼ平面の表面が第１のエッ
ジと第２のエッジとを有し、前記第１のエッジが前記第
２のエッジと平行に方向付けられ、前記形成ステップ
（ｂ）が、前記第１のエッジから前記第２のエッジまで
延びるように前記ノッチを形成することを含むことを特
徴とする、請求項４６に記載の方法。 - 【請求項５０】前記ステップ（ａ）の前記複数のスタッ
ク化半導体チップのうちの半導体チップが、その上に配
置された主表面導体を有するほぼ平面の主表面を含み、
前記形成ステップ（ｂ）が、前記主表面導体に隣接して
前記ノッチを形成することを含み、前記充填ステップ
（ｃ）が、前記素子間結線が前記半導体チップの前記主
表面導体に電気接続するように前記ノッチを導体で充填
することを含むことを特徴とする、請求項４６に記載の
方法。 - 【請求項５１】前記ステップ（ａ）で用意される前記電
子モジュールが４つのほぼ平面の側面を有し、前記形成
ステップ（ｂ）が、前記４つのほぼ平面の側面のうちの
少なくとも３つのほぼ平面の側面と交差するように前記
ノッチを形成することを含むことを特徴とする、請求項
５０に記載の方法。 - 【請求項５２】前記形成ステップ（ｂ）が、前記ノッチ
をリングとして形成することを含み、前記リングが前記
ほぼ平面の主表面と同一面積であり、前記素子間結線が
前記４つのほぼ平面の側面間の電気相互接続を容易にす
ることを特徴とする、請求項５１に記載の方法。 - 【請求項５３】（ａ）第１のほぼ平面の表面を有するウ
ェハを用意するステップと、 （ｂ）前記ウェハ内にノッチを形成するステップであっ
て、前記ノッチが前記第１のほぼ平面の表面と交差する
ステップと、 （ｃ）少なくとも部分的に前記ノッチを導体で充填して
素子間結線を形成するステップであって、前記素子間結
線が第１の接点表面を有し、前記第１の接点表面が前記
第１のほぼ平面の表面と平行であるステップと、 （ｄ）前記ウェハをダイシングして、エッジ表面と主表
面とを有する半導体チップを形成するステップであっ
て、前記ノッチが前記主表面と交差するステップと、 （ｅ）前記エッジ表面を処理して前記素子間結線の第２
の接点表面を形成するステップであって、前記第１の接
点表面と前記第２の接点表面が半導体チップの第１のほ
ぼ平面の表面と半導体チップのエッジ表面との間の電気
相互接続を容易にするステップとを含むことを特徴とす
る、素子間結線強化型半導体チップを形成する方法。 - 【請求項５４】前記方法が、ステップ（ｃ）の後に、第
１のほぼ平面の表面の上に配置され、それに機械的に結
合されるメタライゼーション層を形成し、前記メタライ
ゼーション層が前記素子間結線に電気接続されるように
することを含むことを特徴とする、請求項５３に記載の
方法。 - 【請求項５５】前記充填ステップ（ｃ）が、前記少なく
とも部分的にノッチを充填する前に、前記半導体チップ
の前記ノッチ内に絶縁層を付着させることを含むことを
特徴とする、請求項５３に記載の方法。 - 【請求項５６】（ａ）エッジ表面を有する半導体チップ
を用意するステップと、 （ｂ）前記エッジ表面と一体に電子コンポーネントを形
成するステップとを含むことを特徴とする、コンポーネ
ント強化型半導体チップを形成する方法。 - 【請求項５７】前記用意ステップ（ａ）が、２つのエッ
ジ表面を有する前記半導体チップを用意することを含
み、前記形成ステップ（ｂ）が、前記２つのエッジ表面
と一体に前記電子コンポーネントを形成することを含む
ことを特徴とする、請求項５６に記載の方法。 - 【請求項５８】前記用意ステップ（ａ）が、基板を含む
前記半導体チップを用意することを含み、前記形成ステ
ップ（ｂ）が、前記基板を含む第１のプレートを有する
キャパシタとして前記電子コンポーネントを形成するこ
とを含むことを特徴とする、請求項５６に記載の方法。 - 【請求項５９】前記用意ステップ（ａ）が、基板を有す
る前記半導体チップを用意することを含み、前記形成ス
テップ（ｂ）が、前記エッジ表面にノッチを形成するこ
とと、少なくとも部分的に前記ノッチ内に含まれるもの
として前記電子コンポーネントを形成することを含むこ
とを特徴とする、請求項５６に記載の方法。
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|---|---|---|---|
| US08/324,203 US5521434A (en) | 1994-10-17 | 1994-10-17 | Semiconductor chip and electronic module with integrated surface interconnects/components |
| US324203 | 1994-10-17 |
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|---|---|
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|---|---|---|---|
| JP7268173A Expired - Fee Related JP2889160B2 (ja) | 1994-10-17 | 1995-10-17 | 集積化表面素子間結線を備えた半導体チップおよび電子モジュールとその製作方法 |
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