JPH08191238A

JPH08191238A - 半導体出力回路

Info

Publication number: JPH08191238A
Application number: JP7019772A
Authority: JP
Inventors: Taneji Ooka; 種治大岡; Kazuo Sasaki; 一夫佐々木; Shinichi Wada; 伸一和田
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1995-01-11
Filing date: 1995-01-11
Publication date: 1996-07-23
Anticipated expiration: 2017-11-25
Also published as: JP3350669B2

Abstract

(57)【要約】【構成】基準線４０に抵抗３２の一端を接続する。入
力側トランジスタ３４のベースを入力端子３８に、コレ
クタ・エミッタ間を抵抗３２の他端とグランド線３９の
間に接続する。抵抗３３の一端を基準線４０に接続す
る。トランジスタ３５のベースを入力側トランジスタ３
４のベースに、エミッタをグランド線３９に接続する。
トランジスタ３６のベースを抵抗３２の他端と入力側ト
ランジスタ３４のコレクタとの接続点に、コレクタ・エ
ミッタ間を抵抗３３の他端とトランジスタ３５のコレク
タとの間に接続する。出力トランジスタ３７のベースを
トランジスタ３５のコレクタとトランジスタ３６のエミ
ッタとの接続点に、エミッタをグランド線３９に、コレ
クタを出力端子４１に接続する。【効果】出力トランジスタのオン→オフ及びオフ→オ
ン動作の切り換え速度が高速になる。しかも出力オフ時
における消費電流を小さいできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバイポーラ型集積回路の
出力段を構成する半導体出力回路に関する。

【０００２】

【背景技術とその問題点】本発明の半導体出力回路は信
号処理回路等の主回路とともに出力回路を集積化したバ
イポーラ型集積回路において、信号処理回路等の主回路
からの信号により出力回路に接続された外部の負荷回路
をオン、オフするものである。

【０００３】（第１の従来例）図１に示すものはバイポ
ーラ型集積回路に用いられている出力回路の第１の従来
例を示す具体的な等価回路図である。この出力回路１に
あっては、基準電位Ｖs（＞０）の基準線１１に一端
を接続された電流調整用の抵抗１２（抵抗値をＲ１で表
わす）、入力端子１３をベースに接続され、抵抗１２
の他端とグランド電位Ｖg（＝０ボルト）のグランド線
１４にそれぞれコレクタとエミッタを接続されたｎｐｎ
入力側トランジスタ１５、抵抗１２と入力側トランジ
スタ１５のコレクタの接続点にベースを接続され、エミ
ッタをグランド線１４に接続され、コレクタを出力端子
１６に接続されたｎｐｎ出力トランジスタ１７、から構
成されている。

【０００４】しかして、主回路（図示せず）から入力端
子１３にローの信号（例えば電圧Ｖgの信号）が入力さ
れると、入力側トランジスタ１５がオフ状態に保たれて
そのコレクタ・エミッタ間が開くので、出力トランジス
タ１７のベースには抵抗１２を通して基準電位Ｖsの電
圧が印加され、出力トランジスタ１７がオンになる。こ
のとき、抵抗１２及び出力トランジスタ１７のベースに
は、Ｉ_B＝（Ｖs−[Ｖ_BE]sat）／Ｒ１ …(1) のベース電流が流れる（[Ｖ_BE]satは出力トランジスタ
１７の飽和状態におけるベース・エミッタ間電圧）。従
って、出力トランジスタ１７のコレクタ・エミッタ間に
接続されている負荷回路（図示せず）がオンになり、負
荷回路に電流が流れる。

【０００５】ここで負荷回路で必要な電流の大きさをＩ
r、出力トランジスタ１７の増幅率をｈ_FE（>>１）とす
ると、オン時の出力トランジスタ１７にはＩr／ｈ_FEよ
りも大きなベース電流Ｉ_Bを流す必要があり、抵抗値Ｒ
１が大きくなるとベース電流Ｉ_Bは小さくなるので、抵
抗値Ｒ１には上限がある。すなわち、Ｉ_B＞（Ｉr／ｈ
_FE）と上記(1)式とから、抵抗値Ｒ１は、｛（Ｖs−[Ｖ_BE]sat）ｈ_FE／Ｉr｝＞Ｒ１ …(2) の条件を満たす必要がある。

【０００６】また、主回路から入力端子１３にハイの信
号（例えば、基準電位Ｖs程度の信号）が入力される
と、ベース・エミッタ間に電流が流れて入力側トランジ
スタ１５がオンになる。入力側トランジスタ１５がオン
になると、出力トランジスタ１７のベース電圧が入力側
トランジスタ１５の飽和領域におけるコレクタ・エミッ
タ間電圧（飽和電圧）Ｖsat＝［Ｖ_CE］satに低下するの
で、出力トランジスタ１７はオフとなり、負荷回路がオ
フになる。

【０００７】しかしながら、このような構成の出力回路
１では、出力トランジスタ１７がオフになっている時に
も、入力側トランジスタ１５のコレクタ・エミッタ間を
通って抵抗１２に電流（Ｖs−Ｖsat）／Ｒ１ …(3) が流れる。そして、上記のように負荷回路電流との関係
で抵抗値Ｒ１には上限があって抵抗１２の値を任意に大
きくすることができないので、負荷回路（出力トランジ
スタ１７）のオフ時における抵抗１２での消費電流Ｉ_OFF＝（Ｖs−Ｖsat）／Ｒ１ …(4) を小さくできないという問題があった。特に、充電用バ
ッテリーで駆動するような機器に用いる場合には、オフ
時における消費電流（消費電力）が大きいと携帯用機器
の使用時間が短くなり、致命的な欠点となる。

【０００８】（第２の従来例）図２に示すものはバイポ
ーラ型集積回路に用いられている出力回路の第２の従来
例を示す具体的な等価回路図である。この出力回路２
は、図１の出力回路１における抵抗１２に代えて定電流
源１８を用いたものである。この出力回路２は、抵抗１
２が定電流源１８に置き換わっただけであって、図１の
出力回路１と同様に動作するので、動作説明は省略す
る。

【０００９】しかし、この出力回路２でも、出力トラン
ジスタ１７がオフ時には定電流源１８により入力側トラ
ンジスタ１５のコレクタ・エミッタ間に電流Ｉ₀が流れ
る。この定電流源１８により供給される電流Ｉ₀もＩr／
ｈ_FEより大きな値を必要とするので、図１の出力回路１
と同じく、負荷回路（出力トランジスタ１７）のオフ時
における消費電流が大きいという問題があった。

【００１０】（第３の従来例）このような出力オフ時に
おける消費電流が大きいという欠点を解決するようにし
た出力回路の従来例を図３に示す。この出力回路３にあ
っては、基準電位Ｖsの基準線１１に一端を接続され
た抵抗１９（抵抗値をＲ２で表わす）、同じく基準線
１１に一端を接続された電流調整用の抵抗２０（抵抗値
をＲ３で表わす）、グランド線１４に一端を接続され
た抵抗２１（抵抗値をＲ４で表わす）、入力端子１３
をベースに接続され、抵抗１９の他端とグランド線１４
にそれぞれコレクタとエミッタを接続されたｎｐｎ入力
側トランジスタ１５、抵抗１９と入力側トランジスタ
１５のコレクタとの接続点にベースを接続され、基準線
１１側の抵抗２０とグランド線１４側の抵抗２１との間
にコレクタとエミッタを接続された中段のｎｐｎトラン
ジスタ２２、抵抗２１とトランジスタ２２のエミッタ
との接続点にベースを接続され、エミッタをグランド線
１４に接続され、コレクタを出力端子１６に接続された
ｎｐｎ出力トランジスタ１７、から構成されている。

【００１１】しかして、主回路から入力端子１３にロー
の信号を入力すると、入力側トランジスタ１５はオフ状
態に保たれるので、中段のトランジスタ２２のベースに
基準電位Ｖsの電圧が印加されてトランジスタ２２がオ
ンになり、抵抗２０、トランジスタ２２のコレクタ・エ
ミッタ間、抵抗２１及び出力トランジスタ１７のベース
・エミッタ間に電流が流れる。従って、出力トランジス
タ１７がオンになり、出力トランジスタ１７のコレクタ
・エミッタ間に接続されている負荷回路がオンになる。

【００１２】また、入力端子１３にハイの信号を入力す
ると、入力側トランジスタ１５がオンになる。入力側ト
ランジスタ１５がオンになると、入力側トランジスタ１
５のコレクタ・エミッタ間電圧（＝トランジスタ２２の
ベース電圧）が飽和電圧Ｖsatまで下がるので、トラン
ジスタ２２がオフとなり、さらに出力トランジスタ１７
もオフとなる。

【００１３】このような構成の出力回路３では、出力ト
ランジスタ１７のオン時に、抵抗１９に流れる電流Ｉ₂＝（Ｖs−２[Ｖ_BE]sat）／Ｒ２ …(5) の負荷回路電流Ｉrへの寄与はＩ₂・ｈ_FE ²となり、抵抗
２０に流れる電流Ｉ₃＝（Ｖs−Ｖsat−[Ｖ_BE]sat）／Ｒ３ …(6) の負荷回路電流Ｉrへの寄与はＩ₃・ｈ_FEとなる。従っ
て、抵抗１９の抵抗値Ｒ２を大きくして抵抗１９に流れ
る電流Ｉ₂の寄与を無視できる程度に小さくしても、抵
抗２０の値Ｒ３を十分に小さくすることによって電流Ｉ
₃を大きくし、必要な大きさの負荷回路電流Ｉrを得るこ
とができる。一方、出力トランジスタ１７のオフ時には
抵抗２０には電流が流れず、入力側トランジスタ１５を
通って抵抗１９にのみ電流が流れるので、抵抗１９の値
Ｒ２を大きくすることにより、出力トランジスタ１７の
オフ時における抵抗１９及び抵抗２０での総消費電流Ｉ_OFF＝（Ｖs−Ｖsat）／Ｒ２ …(7) も小さくすることができる。

【００１４】しかしながら、このような出力回路３にあ
ってはスイッチング動作速度が遅くなるという問題があ
る。つまり、中段のトランジスタ２２はオン動作時には
飽和領域において駆動されているので、ベース領域にキ
ャリア（特に、電子）が蓄積される（キャリア蓄積効果
と呼ばれる）。このため、入力側トランジスタ１５がオ
フからオンに切り換わってもトランジスタ２２に蓄積さ
れていたキャリアがほぼ完全に放電し終えるまで出力ト
ランジスタ２２がオフにならず、出力トランジスタ１７
の動作が入力側トランジスタ１５よりも遅延し、出力ト
ランジスタ１７のオンからオフへのスイッチング動作速
度が遅くなるという問題があった。

【００１５】（第４の従来例）また、出力オフ時におけ
る消費電流を低減した別な従来例を図４に示す。この出
力回路４は２つのｐｎｐトランジスタ２４，２５からな
るカレントミラー回路２３を用いたものであって、２
つのｐｎｐトランジスタ２４，２５のベース同志を接続
し、それぞれのエミッタを基準電位Ｖsの基準線１１に
接続し、一方のトランジスタ２４のベースとコレクタを
直結したカレントミラー回路２３、入力端子１３をベ
ースに接続され、エミッタをグランド線１４に接続され
たｎｐｎ入力側トランジスタ１５、カレントミラー回
路２３の一方のトランジスタ２４のコレクタと入力側ト
ランジスタ１５のコレクタとの間に接続された抵抗２
６、カレントミラー回路２３を構成する他方のトラン
ジスタ２５のコレクタとグランド線１４の間に接続され
た抵抗２７、トランジスタ２５のコレクタと抵抗２７
との接続点にベースを接続され、エミッタをグランド線
１４に接続され、コレクタを出力端子１６に接続された
ｎｐｎ出力トランジスタ１７、から構成されている。

【００１６】この出力回路４にあっては、入力端子１３
にハイの信号を入力して入力側トランジスタ１５をオン
にすると、カレントミラー回路２３の両トランジスタ２
４，２５がオンになって、両抵抗２６，２７に電流が流
れ、出力トランジスタ１７のベース電圧が（Ｖs−Ｖsa
t）となるので、出力トランジスタ１７がオンになる。

【００１７】一方、入力端子１３にローの信号を入力し
て入力側トランジスタ１５をオフにすると、カレントミ
ラー回路２３の両トランジスタ２４，２５もオフになる
ので、出力トランジスタ１７もオフになる。このとき両
抵抗２６，２７には電流が流れないので、出力オフ時に
おける消費電流Ｉ_OFFを非常に小さくすることができ
る。

【００１８】しかしながら、バイポーラ型集積回路内に
作製されるｐｎｐトランジスタ（カレントミラー回路２
３内のトランジスタ２４，２５）は、その構造（ラテラ
ル構造）上ｎｐｎトランジスタに比較して動作速度が遅
く、このため出力回路４にあっても出力トランジスタ１
７のオン、オフ動作速度が遅いという問題があった。

【００１９】

【発明が解決しようとする課題】以上説明したように、
従来の半導体出力回路にあっては、出力オフ時における
消費電流が大きいという問題か、動作速度が遅いという
問題か、いずれかの問題を有していた。

【００２０】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、出力トラン
ジスタのオン→オフ、オフ→オン動作の切り換え速度が
高速で、しかも出力オフ時における消費電流（消費電
力）が小さいバイポーラ型集積回路における半導体出力
回路を提供することにある。

【００２１】

【課題を解決するための手段】本発明の半導体出力回路
は、高電位線に一端を接続された第１の抵抗と、入力端
子をベースに接続され、前記第１の抵抗の他端と低電位
線との間にコレクタ・エミッタ間を接続された第１のｎ
ｐｎトランジスタと、高電位線に一端を接続された第２
の抵抗と、ベースを前記第１のトランジスタのベースに
接続され、エミッタを低電位線に接続された第２のｎｐ
ｎトランジスタと、前記第１の抵抗の他端と前記第１の
トランジスタのコレクタとの接続点にベースを接続さ
れ、前記第２の抵抗の他端と前記第２のトランジスタの
コレクタとの間にコレクタ・エミッタ間を接続された第
３のｎｐｎトランジスタと、第２のトランジスタのコレ
クタと第３のトランジスタのエミッタとの接続点にベー
スを接続され、エミッタを低電位線に接続され、コレク
タを出力端子に接続されたｎｐｎ出力トランジスタと、
から構成されている。

【００２２】また、この半導体出力回路においては、出
力トランジスタのオン時には、前記第１のトランジスタ
をオフさせると共に前記第３のトランジスタを飽和領域
で駆動し、出力トランジスタのオフ時には、前記第１の
トランジスタ及び第３のトランジスタを非飽和領域で駆
動するのが望ましい。

【００２３】

【作用】本発明の半導体出力回路にあっては、入力端子
にローの信号が入力された場合には、第１のトランジス
タ及び第２のトランジスタがオフになるので、第３のト
ランジスタ及び出力トランジスタがオンになり、出力ト
ランジスタに負荷回路が接続されていると、負荷回路が
閉じられる。

【００２４】また、入力端子にハイの信号が入力された
場合には、第１のトランジスタ及び第２のトランジスタ
がオンになる。このとき第１のトランジスタが非飽和状
態でオンとなり、第２のトランジスタが飽和状態でオン
となるように設定し、それにより第３のトランジスタも
非飽和状態でオン状態に保たれるように設定することが
できる。このとき出力トランジスタのベース電圧は第２
のトランジスタの飽和電圧となるので、オフになる。従
って、出力トランジスタに負荷回路が接続されている
と、負荷回路が開かれる。

【００２５】ここで、出力トランジスタのオン時に負荷
回路に流れる電流は、第１の抵抗に流れる電流（×ｈ_FE
²）からの寄与と第２の抵抗に流れる電流（×ｈ_FE）か
らの寄与とで決まる。従って、第１の抵抗の値を大きく
して第１の抵抗に流れる電流からの寄与を小さくして
も、第２の抵抗の値を小さくして第２の抵抗に流れる電
流からの寄与を十分に大きくすることにより、負荷回路
に必要なレベルの電流を流すことができる。こうして、
第１の抵抗として十分に抵抗値の大きなものを用い、第
２の抵抗として必要な程度に抵抗値の小さなものを用い
ると、出力トランジスタのオフ時に第１の抵抗と第２の
抵抗にともに電流は流れるが、全体としての消費電流を
小さくすることができる。すなわち、第１の抵抗の値を
大きくすることができるので、第１の抵抗による消費電
流が非常に小さくなる。また、第１及び第３のトランジ
スタを非飽和状態で駆動すると、第２の抵抗に流れる電
流は第１の抵抗に流れる電流よりも小さくなる。この結
果、出力オフ時における消費電流を、第１の従来例や第
２の従来例と比較して小さくすることができる。

【００２６】また、本発明によれば、出力トランジスタ
のベースに第２のトランジスタを接続しているので、出
力オフ時には第２のトランジスタをオンさせることによ
って出力トランジスタを速やかにオフさせることがで
き、出力トランジスタのオン→オフ切り換え速度を速く
することができる。すなわち、第３のトランジスタのキ
ャリア蓄積効果によって出力トランジスタのオン→オフ
切り換え速度が遅くなるのを防止することができる。

【００２７】さらに、出力トランジスタのオフ時に第１
のトランジスタが非飽和状態でオンし、第３のトランジ
スタが出力オン、オフ時にそれぞれ飽和状態、非飽和状
態でオン状態に保たれるようにすれば、出力がオフから
オンに切り換わる際に、第１のトランジスタのオフ速度
が速くなると共に、第１のトランジスタと第２のトラン
ジスタのオフ動作が並行して同時に実行される。この結
果、出力トランジスタを速やかにオンさせることがで
き、出力トランジスタのオフ→オン切り換え速度も速く
することができる。

【００２８】また、本発明の半導体出力回路はｎｐｎト
ランジスタのみで構成されているので、バイポーラ型集
積回路内に製作する場合でも、動作速度が低下すること
がなく、スイッチング速度を高速化することができる。

【００２９】

【実施例】図５に本発明の一実施例を示す。本発明に係
る半導体出力回路３１は、シリコンウエハ等の半導体基
板内に半導体製造プロセスを用いて製作されるバイポー
ラ型集積回路の出力回路であって、図５は当該半導体出
力回路３１の具体的な等価回路を示している。

【００３０】（構成）この半導体出力回路３１は、２つ
の抵抗３２，３３（それぞれ抵抗値をＲ６，Ｒ７とす
る）と４つのバイポーラ型のｎｐｎトランジスタ３４，
３５，３６，３７とから構成されている。入力側トラン
ジスタ３４は、ベースを入力端子３８に接続され、エミ
ッタを低電位（グランド電位Ｖg）のグランド線３９に
接続され、コレクタを抵抗３２に接続されている。一端
を入力側トランジスタ３４のコレクタに接続された抵抗
３２は、他端を高電位（基準電位Ｖs）の基準線４０に
接続されている。トランジスタ３５のベースは入力側ト
ランジスタ３４のベース（又は、入力端子３８）に接続
され、トランジスタ３６のベースは入力側トランジスタ
３４のコレクタと抵抗３２との接続点に接続されてい
る。両トランジスタ３５，３６は、トランジスタ３５の
コレクタとトランジスタ３６のエミッタを接続されてお
り、トランジスタ３５のエミッタはグランド線３９に接
続され、トランジスタ３６のコレクタは抵抗３３に接続
されている。また、トランジスタ３６のコレクタに接続
された抵抗３３の他端は基準線４０に接続されている。
出力トランジスタ３７は、ベースをトランジスタ３５の
コレクタとトランジスタ３６のエミッタとの接続点に接
続され、エミッタをグランド線３９に接続され、コレク
タ（オープンコレクタ）を出力端子４１に接続されてい
る。なお、入力端子３８は集積回路内で信号処理回路等
の主回路につながっており、出力端子４１には外部の負
荷回路が接続される。

【００３１】ここで、トランジスタ３５は、入力端子３
８に入力される信号のハイ、ローによりオン（飽和領
域）、オフのスイッチング動作をするように設計されて
いる。これに対し、入力側トランジスタ３４は、入力端
子３８に入力される信号のハイ、ローによりオン（非飽
和領域）、オフの動作をするように設計されている。ま
た、トランジスタ３６は、入力端子３８に入力される信
号のハイ、ローにより、それぞれ非飽和領域、飽和領域
でオン動作するように設計されている。出力トランジス
タ３７は、入力端子３８に入力される信号のハイ、ロー
によりオフ、オン（飽和領域）のスイッチング動作をす
るように設計されている。

【００３２】出力オフ時の状態を詳しく説明すると、以
下の通りである。図６はベース電流Ｉ_Bが一定の場合の
コレクタ・エミッタ間電圧Ｖ_CE−コレクタ電流Ｉ_Cの関
係を示す曲線である。入力側トランジスタ３４及びトラ
ンジスタ３５は、いずれもベースを入力端子３８に接続
されているのでベース電圧が等しく、したがって図６に
示すような同一ベース電流（Ｉ_B＝const.）のＶ_CE−Ｉ_C
曲線上で動作する。トランジスタ３５は、入力ハイ（出
力オフ）時には飽和領域（例えばＱ２点）でオン動作
し、コレクタ・エミッタ間電圧Ｖ_CE＝Ｖsat コレクタ電流Ｉ_C＝Ｉ_C2 …(8) となるように設計されている。入力側トランジスタ３４
は、入力ハイ（出力オフ）時には非飽和領域（例えばＱ
１点）でオン動作し、コレクタ・エミッタ間電圧Ｖ_CE＝Ｖsat＋[Ｖ_BE]nonsat コレクタ電流Ｉ_C＝Ｉ_C1 …(9) となるように設計されている。ここで、Ｖsat＝[Ｖ_CE]s
atはトランジスタ３５のオン時の飽和電圧、[Ｖ_BE]nons
atはトランジスタ３６の非飽和領域におけるベース・エ
ミッタ間電圧である。また、コレクタ電流については、Ｉ_C1＞Ｉ_C2 …(10) である。この結果、入力ハイ（出力オフ）時には、トラ
ンジスタ３６のベース・エミッタ間には[Ｖ_CE]nonsatの
電圧が掛かり、トランジスタ３６は出力オフ時にもオフ
になることなく、非飽和でオン状態に保たれる。

【００３３】（出力オン時の動作）この出力回路３１に
あっては、入力端子３８にローの信号が入力されると、
入力側トランジスタ３４及びトランジスタ３５が共にオ
フになり、抵抗３２を通じてトランジスタ３６のベース
に基準電位Ｖsが加わる。この結果、トランジスタ３６
のベース・エミッタ間から出力トランジスタ３７のベー
ス・エミッタ間へベース電流が流れてトランジスタ３６
と出力トランジスタ３７がオンになる。さらに、トラン
ジスタ３６がオンになると、抵抗３３を通じて出力トラ
ンジスタ３７に大きなベース電流が流れ、出力端子４１
に接続された負荷回路が閉じて大きな負荷回路電流Ｉr
が流れる。

【００３４】この時トランジスタ３６は飽和領域でオン
動作しているから、抵抗３３に流れる電流Ｉ₇は、Ｉ₇＝（Ｖs−Ｖsat−[Ｖ_BE]sat）／Ｒ７となる。ここで、Ｖsatはトランジスタ３６の飽和電
圧、[Ｖ_BE]satは飽和領域でオン動作している出力トラ
ンジスタ３７のベース・エミッタ間電圧である。負荷回
路に必要な電流をＩrとし、出力トランジスタ３７の増
幅率をｈ_FEとすれば、出力トランジスタ３７のベース電
流Ｉ_Bとしては、Ｉr／ｈ_FE以上の電流が必要となるの
で、抵抗３３としては、Ｉ₇＞（Ｉr／ｈ_FE）より｛（Ｖs−Ｖsat−[Ｖ_BE]sat）ｈ_FE／Ｉr｝＞Ｒ７ …(11) となるように小さな抵抗値Ｒ７のものを用いればよい。
一方、抵抗３２の抵抗値Ｒ６は、出力オン時にトランジ
スタ３６が出力トランジスタ３７にベース電流Ｉ_Bを流
せるように設定されていればよい。この条件は、トラン
ジスタ３６及び出力トランジスタ３７の増幅率がいずれ
もｈ_FEであるとすると、抵抗３２に流れる電流Ｉ₆が、
Ｉ₆＞（Ｉr／ｈ_FE ²）であればよいから、Ｉ₆＝｛（Ｖs−２[Ｖ_BE]sat）／Ｒ６｝＞Ｉr／ｈ_FE ² となり、抵抗値Ｒ６は条件｛（Ｖs−２[Ｖ_BE]sat）ｈ_FE ²／Ｉr｝＞Ｒ６ …(12) を満たしていればよい。ここに[Ｖ_BE]satは、トランジ
スタ３６及び出力トランジスタ３７の飽和動作時のベー
ス・エミッタ間電圧である。従って、(11)及び(12)式を
比較すると、抵抗３２の値Ｒ６は、抵抗３３の値Ｒ７や
図１の従来の出力回路１の抵抗１２の値Ｒ１と比較して
約ｈ_FE倍（例えばｈ_FE≒１００）の値を用いることがで
きる。

【００３５】（出力オフ時の動作）また、入力端子３８
にハイの信号が印加されると、入力側トランジスタ３４
及びトランジスタ３５がオンになる。ここで、入力側ト
ランジスタ３４は(9)式で示したように非飽和領域（図
６のＱ１点）でオン動作し、トランジスタ３５は(8)式
で示したように飽和領域（図６のＱ２点）でオン動作す
るので、トランジスタ３６のベースにも[Ｖ_BE]nonsatの
電圧が加わった状態になり、トランジスタ３６はオフ動
作することなく、非飽和領域でオン状態に保たれる。一
方、トランジスタ３５がオンすることによって出力トラ
ンジスタ３７のベース電圧がＶsatまで下がるので、ト
ランジスタ３６がオン動作していても出力トランジスタ
３７はオフとなり、出力トランジスタ３７に接続されて
いる負荷回路は開かれる。

【００３６】この出力オフの状態においては、入力側ト
ランジスタ３４及びトランジスタ３５，３６がオンにな
っているので、抵抗３２及び３３のいずれにも電流が流
れているが、両抵抗３２，３３の総消費電流は従来例の
出力回路１や出力回路２の消費電流に比較して約２／ｈ
_FE程度となる。つまり、抵抗３２の抵抗値Ｒ６は従来回
路に比較してｈ_FE程度にできる（(12)式参照）ので、抵
抗３２における消費電流は１／ｈ_FE程度となる。また、
トランジスタ３５に流れる電流Ｉ_C2は入力側トランジス
タ３４に流れる電流Ｉ_C1よりも小さい（(10)式参照）か
ら、抵抗３３に流れる消費電流を抵抗３２に流れる消費
電流と同程度であると見積もると、抵抗３２，３３によ
る出力オフ時の消費電流はせいぜい従来回路の約２／ｈ
_FE程度となり、ｈ_FE＝１００とすれば従来回路の１／５
０程度の消費電流となる。

【００３７】（本発明の出力回路と従来の出力回路にお
ける消費電流の比較）従来の出力回路１（図１）や出力
回路２（図２）における消費電流と、本発明の出力回路
３１の消費電流とを比較する。負荷回路で必要な電流の
値をＩr＝１００ｍＡとし、各トランジスタの増幅率を
いずれもｈ_FE＝１００であるとし、基準電位Ｖs＝５Ｖ
とする。また、飽和状態では、各トランジスタの飽和電
圧Ｖsat＝０.１Ｖ、[Ｖ_BE]sat＝０.７Ｖであるとする。
まず、図１の従来の出力回路１を考える。オン時の出力
トランジスタ１７にＩr＝１００ｍＡの電流を流すため
には、出力トランジスタ１７のベース電流は、Ｉ_B＝Ｉr／ｈ_FE＝１００／１００＝１［ｍＡ］必要となる。このとき出力トランジスタ１７のベース電
圧[Ｖ_BE]satは０.７Ｖであるから、１ｍＡのベース電流
Ｉ_Bを流すためには、抵抗値がＲ１＝（Ｖs−[Ｖ_BE]sat）／Ｉ_B＝（５−０.７）／１＝４.３［ｋΩ］必要となる。このとき入力側トランジスタ１５がオンし
て出力オフになると、入力側トランジスタ１５のコレク
タ電圧は飽和電圧Ｖsatとなるので、消費電流は、
Ｉ_OFF＝（Ｖs−Ｖsat）／Ｒ１＝（５−０.１）／４.
３＝１.１４［ｍＡ］となる。つぎに、図２の従来の出力回路２を考えると、
出力トランジスタ１７に１ｍＡのベース電流を流すため
には、１ｍＡの定電流源１８を用いる必要がある。従っ
て、消費電流も１ｍＡとなる。つぎに、本発明の出力回
路３１を考える。オン時の出力トランジスタ３７にＩr
＝１００ｍＡの電流を流すためには、(11)式を参照する
と、Ｒ７＝（Ｖs−Ｖsat−[Ｖ_BE]sat）ｈ_FE／Ｉr ＝（５−０.１−０.７）×１００／１００＝４.２［ｋΩ］となる。つぎに、(12)式を参照すると、Ｒ６＝（Ｖs−２[Ｖ_BE]sat）ｈ_FE ²／Ｉr ＝（５−２×０.７）×１００²／１００＝３６０［ｋΩ］となる。出力オフ時には、トランジスタ３６のベース・
エミッタ間電圧[Ｖ_BE]nonsat＝０.７Ｖとすると、抵抗
３２における消費電流Ｉ₆は、Ｉ₆＝（Ｖs−Ｖsat−[Ｖ_BE]nonsat）／Ｒ６＝（５−０.１−０.７）／３６０＝０.０１２［ｍＡ］となる。また、出力トランジスタ３４に流れる電流Ｉ_C1
≒Ｉ₆とトランジスタ３５に流れる電流Ｉ_C2≒Ｉ₇とは、
トランジスタ３５が飽和していることから、Ｉ_C ₂＝（１
／１０）Ｉ_C1とすると、Ｉ₇＝（１／１０）Ｉ₆＝０.１×０.０１２＝０.００１［ｍＡ］となる。よって、全体としての消費電流は、Ｉ₆＋Ｉ₇＝０.０１３［ｍＡ］となる。従って、本発明の出力回路３１によれば、従来
回路に比較して消費電流が非常に小さくなることが分か
る。

【００３８】つぎに、出力回路３１における出力オン→
オフ時における切り換え動作速度を考える。入力端子３
８の入力信号がローでトランジスタ３６がオンしている
場合には、トランジスタ３６は飽和しており、従来の出
力回路３のトランジスタ２２と同様、オン時のトランジ
スタ３６にはキャリアが蓄積されている。しかし、入力
端子３８の入力信号がハイに切り換わると、トランジス
タ３５が速やかに飽和してオンになり、出力トランジス
タ３７のベース電圧をＶsatまで下げるので、トランジ
スタ３６にキャリアが蓄積されているか否かに関係な
く、速やかに出力トランジスタ３７がオフに切り換えら
れる。従って、従来の出力回路３（図３）と比較して、
出力オン→オフ時の切り換え速度を速くすることができ
る。

【００３９】また、出力回路３１における出力オフ→オ
ン時における切り換え動作速度を説明する。従来の出力
回路３（図３）では、出力オフ時において入力側トラン
ジスタ１５は完全に飽和してオンとなっているので、入
力信号がハイからローに切り換わると、入力側トランジ
スタ１５が飽和状態からオフに切り換わり、その後にト
ランジスタ２２がオフからオンに飽和してオンになる。
このため、入力側トランジスタ１５が飽和状態からオフ
するまでに時間が掛かり、さらに入力側トランジスタ１
５とトランジスタ２２の順次動作のためにトランジスタ
２２がオンになるまでに時間がかかり、結果的に出力ト
ランジスタ１７がオンに切り換わる速度が遅くなる。こ
れに対し、本発明による出力回路３１では、出力オフ時
においてトランジスタ３４は非飽和状態でオンになって
いるので、入力端子３８の入力信号がハイからローに切
り換わったとき、入力側トランジスタ３４がオフに切り
換わる時間が短くなる。また、トランジスタ３６は出力
オン時も出力オフ時もオン状態に保たれているので、入
力信号がハイからローに切り換わると、入力側トランジ
スタ３４がオフに切り換わる動作と、トランジスタ３５
が飽和状態からオフに切り換わる動作とが並行して同時
に実行される。この結果、本発明の出力回路３１によれ
ば、出力オフ→オンに切り換わる速度も従来回路に比較
して短くできる。

【００４０】また、トランジスタ３４，３５，３６，３
７は全てｎｐｎトランジスタを用いているので、従来の
出力回路４（図４）のようにｐｎｐトランジスタを用い
ていることが原因となって切り換え速度が遅くなること
もない。

【００４１】（応用例）本発明の出力回路は、例えば出
力回路からオン、オフ信号を出力すると共に出力回路の
前段の回路にヒステリシスを掛けなければならないよう
な場合において、出力回路から出力するよりも先に必ず
ヒステリシスの方を掛けなければならず、しかも、出力
回路側に応答速度が要求されるような状況で使用するの
に適している。

【００４２】具体的にいうと、図７に示すようなヒステ
リシス動作するＡ／Ｄ変換回路に用いることにより良好
な結果を得ることができる。図７のＡ／Ｄ変換回路にお
いては、コンパレータ５１の非反転入力端子にアナログ
入力信号Ｓ１が入力され、反転入力端子には基準電圧発
生回路５２から基準電圧Ｖ₀が与えられている。コンパ
レータ５１の出力端子からは入力信号Ｓ１と基準電圧Ｖ
₀の大小に応じてハイ（Ｈ）又はロー（Ｌ）の比較信号
Ｓ２が出力される。コンパレータ５１の比較出力は、出
力端子に接続されたヒステリシス回路５３を介して基準
電圧発生回路５２へ帰還されている。しかして、基準電
圧発生回路５２から出力される基準電圧Ｖ₀は、ヒステ
リシス回路５３の働きにより、コンパレータ５１から出
力される比較信号Ｓ２のハイ、ローに応じてＶ₀₊又はＶ
_0-（Ｖ₀₊≠Ｖ_0-）に変化し、コンパレータ５１の出力に
ヒステリシスが掛けられる。また、コンパレータ５１の
出力端子に接続された出力回路５４は、比較信号Ｓ２の
ハイ又はローに応じて出力側がオフ又はオンに切り換わ
る。

【００４３】このような回路構成の場合、図８に示すよ
うに、コンパレータ５１から出力された比較信号Ｓ２
（図８（ａ））がヒステリシス回路５３及び基準電圧発
生回路５２を通って帰還され基準電圧Ｖ₀（図８
（ｂ））を変化させる速度よりも、出力回路５４の出力
信号Ｓ３（図８（ｃ））として表われる速度のほうが遅
くなるようにする必要がある。このため、出力回路５４
の入力側と出力側との間に遅延を持たせているが、従来
の出力回路５４では、この遅延時間ΔＴがかなり大きく
なり、入力信号Ｓ１が出力回路５４の出力信号Ｓ３とし
て表われる応答速度が遅くなるという問題があった。一
方、出力回路５４における遅延をなくすと、出力信号Ｓ
２が帰還するよりも出力回路５４から出力される方が速
くなり、所望の回路動作が得られなくなるという不都合
がある。

【００４４】これに対し、この出力回路５４として本発
明による半導体出力回路３１を用いれば、オン、オフ時
の応答速度を速くすることができるので、出力回路４４
における遅延時間ΔＴを適当な時間に調整することによ
り、出力回路４４における遅延時間をヒステリシス側よ
りも遅い範囲でできるだけ短くすることが可能になる。
なお、このようにして調整した遅延時間ΔＴは、出力回
路４４（出力トランジスタ）のオフ時では図１の出力回
路１よりも遅くなり、出力回路４４（出力トランジス
タ）のオン時では図１の出力回路１よりも速くなるよう
に設定される。

【００４５】

【発明の効果】本発明によれば、以上説明したように、
第１の従来例や第２の従来例のように出力オフ時におい
て消費電流が大きくなるという問題もなく、また、第３
の従来例や第４の従来例のように出力のオン、オフ切り
換え動作時の切り換え速度が遅くなるという問題も解消
される。すなわち、本発明によれば、出力トランジスタ
のオン→オフ動作およびオフ→オン動作の切り換え速度
が高速で、しかも出力オフ時における消費電流（消費電
力）が小さいバイポーラ型集積回路における半導体出力
回路を提供することができる。

【図面の簡単な説明】

【図１】半導体出力回路の第１の従来例を示す具体的な
等価回路図である。

【図２】半導体出力回路の第２の従来例を示す具体的な
等価回路図である。

【図３】半導体出力回路の第３の従来例を示す具体的な
等価回路図である。

【図４】半導体出力回路の第４の従来例を示す具体的な
等価回路図である。

【図５】本発明の一実施例による半導体出力回路を示す
具体的な等価回路図である。

【図６】同上の半導体出力回路の動作を説明するための
図である。

【図７】本発明による半導体出力回路の応用回路を示す
図である。

【図８】上記応用回路の説明図である。

【符号の説明】

３２（第１の）抵抗３３（第２の）抵抗３４入力側トランジスタ（第１のトランジスタ）３５（第２の）トランジスタ３６（第３の）トランジスタ３７出力トランジスタ３８入力端子３９グランド線（低電位線）４０基準線（高電位線）４１出力端子

Claims

【特許請求の範囲】

【請求項１】高電位線に一端を接続された第１の抵抗
と、入力端子をベースに接続され、前記第１の抵抗の他端と
低電位線との間にコレクタ・エミッタ間を接続された第
１のｎｐｎトランジスタと、高電位線に一端を接続された第２の抵抗と、ベースを前記第１のトランジスタのベースに接続され、
エミッタを低電位線に接続された第２のｎｐｎトランジ
スタと、前記第１の抵抗の他端と前記第１のトランジスタのコレ
クタとの接続点にベースを接続され、前記第２の抵抗の
他端と前記第２のトランジスタのコレクタとの間にコレ
クタ・エミッタ間を接続された第３のｎｐｎトランジス
タと、第２のトランジスタのコレクタと第３のトランジスタの
エミッタとの接続点にベースを接続され、エミッタを低
電位線に接続され、コレクタを出力端子に接続されたｎ
ｐｎ出力トランジスタと、から構成された半導体出力回
路。
【請求項２】出力トランジスタのオン時には、前記第
１のトランジスタをオフさせると共に前記第３のトラン
ジスタを飽和領域で駆動し、出力トランジスタのオフ時には、前記第１のトランジス
タ及び第３のトランジスタを非飽和領域で駆動すること
を特徴とする請求項１に記載の半導体出力回路。