JP3314696B2 - 電源電圧検出回路 - Google Patents
電源電圧検出回路Info
- Publication number
- JP3314696B2 JP3314696B2 JP31277697A JP31277697A JP3314696B2 JP 3314696 B2 JP3314696 B2 JP 3314696B2 JP 31277697 A JP31277697 A JP 31277697A JP 31277697 A JP31277697 A JP 31277697A JP 3314696 B2 JP3314696 B2 JP 3314696B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- terminal
- resistor
- power supply
- negative resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
- G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
- G01R19/16552—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies in I.C. power supplies
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Measurement Of Current Or Voltage (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロ・コン
ピュータなどに供給される電源電圧を監視し、該電源電
圧の低下によるマイクロ・コンピュータなどの暴走や誤
動作を未然に防ぐための集積回路に適した電源電圧検出
回路に関するものである。
ピュータなどに供給される電源電圧を監視し、該電源電
圧の低下によるマイクロ・コンピュータなどの暴走や誤
動作を未然に防ぐための集積回路に適した電源電圧検出
回路に関するものである。
【０００２】
【従来の技術】従来、一般に使用されている電源電圧監
視回路の一例を図１０に示す。図１０に示す電源電圧監
視回路は、ツェナー・ダイオードＺ1 による基準電圧が
コンパレータＣＯＭ1 の一方に入力され、電源電圧ＶCC
を抵抗Ｒ10と抵抗Ｒ11により分圧し、その分電圧分が検
出電圧としてコンパレータＣＯＭ1 の他方に入力されて
いる。電源電圧の低下は、基準電圧と検出電圧とがコン
パレータにより比較されることで常時監視されている。
しかしながら、図１０に示す電源電圧監視回路では、基
準電圧部、検出電圧部、コンパレータ部のそれぞれが電
流を消費し、低消費化が難しく、バッテリー駆動の携帯
用機器には向かないものであった。
視回路の一例を図１０に示す。図１０に示す電源電圧監
視回路は、ツェナー・ダイオードＺ1 による基準電圧が
コンパレータＣＯＭ1 の一方に入力され、電源電圧ＶCC
を抵抗Ｒ10と抵抗Ｒ11により分圧し、その分電圧分が検
出電圧としてコンパレータＣＯＭ1 の他方に入力されて
いる。電源電圧の低下は、基準電圧と検出電圧とがコン
パレータにより比較されることで常時監視されている。
しかしながら、図１０に示す電源電圧監視回路では、基
準電圧部、検出電圧部、コンパレータ部のそれぞれが電
流を消費し、低消費化が難しく、バッテリー駆動の携帯
用機器には向かないものであった。
【０００３】そこで、最近の低消費電流化に対応すべく
図１１に示すような回路例が実用化されている。図１１
に示す回路例は、トランジスタＱ2 〜Ｑ3 および抵抗Ｒ
13〜Ｒ18による電源電圧低下検出回路１１と、トランジ
スタＱ4 〜Ｑ8 、抵抗Ｒ19〜Ｒ20による差動増幅型コン
パレータ１２と、トランジスタＱ10〜Ｑ12、抵抗Ｒ21〜
Ｒ24による出力制御回路１３とから構成されており、電
源電圧低下検出回路１１内にはトランジスタＱ2 、抵抗
Ｒ13〜Ｒ14によるＶBEマルチプライヤー１４として温度
補償がおこなわれている。そして、ヒステリシス形成に
は、トランジスタＱ6 とトランジスタＱ7 のＶBEの差を
利用しており、トランジスタＱ7 には、トランジスタＱ
6 のＮ倍のエミッタ面積を有するトランジスタが使われ
ている。また、応答特性改善用としてコンデンサＣ1 及
びコンデンサＣ2 が設けられている。
図１１に示すような回路例が実用化されている。図１１
に示す回路例は、トランジスタＱ2 〜Ｑ3 および抵抗Ｒ
13〜Ｒ18による電源電圧低下検出回路１１と、トランジ
スタＱ4 〜Ｑ8 、抵抗Ｒ19〜Ｒ20による差動増幅型コン
パレータ１２と、トランジスタＱ10〜Ｑ12、抵抗Ｒ21〜
Ｒ24による出力制御回路１３とから構成されており、電
源電圧低下検出回路１１内にはトランジスタＱ2 、抵抗
Ｒ13〜Ｒ14によるＶBEマルチプライヤー１４として温度
補償がおこなわれている。そして、ヒステリシス形成に
は、トランジスタＱ6 とトランジスタＱ7 のＶBEの差を
利用しており、トランジスタＱ7 には、トランジスタＱ
6 のＮ倍のエミッタ面積を有するトランジスタが使われ
ている。また、応答特性改善用としてコンデンサＣ1 及
びコンデンサＣ2 が設けられている。
【０００４】
【発明が解決しようとする課題】上記するような従来の
回路例においては、図１０に比べて基準電圧部と検出電
圧部とがＶCC、グランド間の同一ライン上に配置されて
いるが、まだ、常時電流が流れるラインが二つ残ってい
る。マルチプライヤーから基準電圧用トランジスタＱ3
に至るラインと差動増幅用の定電流源Ｑ8 による消費で
ある。従って、低消費化には大きな抵抗を使わなければ
ならず、チップ面積が大となりコストアップの大きな原
因となっている。
回路例においては、図１０に比べて基準電圧部と検出電
圧部とがＶCC、グランド間の同一ライン上に配置されて
いるが、まだ、常時電流が流れるラインが二つ残ってい
る。マルチプライヤーから基準電圧用トランジスタＱ3
に至るラインと差動増幅用の定電流源Ｑ8 による消費で
ある。従って、低消費化には大きな抵抗を使わなければ
ならず、チップ面積が大となりコストアップの大きな原
因となっている。
【０００５】また、一般的に図１０と図１１に示したよ
うな基準電圧源、電圧検出回路、差動増幅型コンパレー
タを用いた電圧検出回路においては、回路としての出力
電流や、温度特性、ヒステリシス、そして、応答性等を
改善するために、トランジスタ、抵抗、コンデンサ等素
子として３０個程度を必要とし、集積回路としてさらな
るコストダウンは困難であった。
うな基準電圧源、電圧検出回路、差動増幅型コンパレー
タを用いた電圧検出回路においては、回路としての出力
電流や、温度特性、ヒステリシス、そして、応答性等を
改善するために、トランジスタ、抵抗、コンデンサ等素
子として３０個程度を必要とし、集積回路としてさらな
るコストダウンは困難であった。
【０００６】さらにまた、検出電圧は、回路定数で決め
られるものであって、要求される検出電圧毎に回路設計
を行はなければならず、集積回路においてはその都度パ
ターン・マスクを用意する必要があった。
られるものであって、要求される検出電圧毎に回路設計
を行はなければならず、集積回路においてはその都度パ
ターン・マスクを用意する必要があった。
【０００７】そこで、この発明は、上記する課題に対
し、非常に簡単な回路構成で電源電圧検出に要求される
諸処の特性を満足し、ウエハー・プロセスで検出電圧を
コントロールすることを可能とした、集積回路に適する
電源電圧検出回路を提供することにある。
し、非常に簡単な回路構成で電源電圧検出に要求される
諸処の特性を満足し、ウエハー・プロセスで検出電圧を
コントロールすることを可能とした、集積回路に適する
電源電圧検出回路を提供することにある。
【０００８】
【課題を解決するための手段】この発明は、上記する目
的を達成するにあたって、具体的には、電源とグランド
との間に第１の抵抗、第２の抵抗及び基準電圧源とが直
列接続され、前記第１の抵抗と第２の抵抗との接続点が
負性抵抗特性部の第１の端子に接続され、前記第２の抵
抗と基準電圧源との接続点が負性抵抗特性部の第２の端
子に接続され、負性抵抗特性部の第３の端子は抵抗を通
じて前記グランドに接続されており、前記負性抵抗特性
部は、前記第１、第２および第３の三つの端子を有する
ものであって、前記第２の端子に一定の入力電圧を付勢
し、前記第３の端子を接地接続とし、前記第１の端子に
電圧を付勢していくとき、その付勢された電圧に対し前
記第１の端子に流れ込む電流が電圧制御型の負性抵抗特
性を出力するものであって、且つ、前記第３の端子に一
定の入力電圧を付勢し、前記第２の端子を接地とし、第
１の端子に電圧を付勢した場合でも、その付勢された電
圧に対し第１の端子に流れ込む電流が電圧制御型の負性
抵抗特性を出力するものであって、電源電圧の低下を、
負性抵抗特性部の第１の端子と第２の端子に接続された
前記第２の抵抗の両端の電位差でもって検知し、その電
源電圧低下の信号を前記負性抵抗特性部の第３の端子に
接続された抵抗の電圧で出力するようにした電源電圧検
出回路を構成するものである。
的を達成するにあたって、具体的には、電源とグランド
との間に第１の抵抗、第２の抵抗及び基準電圧源とが直
列接続され、前記第１の抵抗と第２の抵抗との接続点が
負性抵抗特性部の第１の端子に接続され、前記第２の抵
抗と基準電圧源との接続点が負性抵抗特性部の第２の端
子に接続され、負性抵抗特性部の第３の端子は抵抗を通
じて前記グランドに接続されており、前記負性抵抗特性
部は、前記第１、第２および第３の三つの端子を有する
ものであって、前記第２の端子に一定の入力電圧を付勢
し、前記第３の端子を接地接続とし、前記第１の端子に
電圧を付勢していくとき、その付勢された電圧に対し前
記第１の端子に流れ込む電流が電圧制御型の負性抵抗特
性を出力するものであって、且つ、前記第３の端子に一
定の入力電圧を付勢し、前記第２の端子を接地とし、第
１の端子に電圧を付勢した場合でも、その付勢された電
圧に対し第１の端子に流れ込む電流が電圧制御型の負性
抵抗特性を出力するものであって、電源電圧の低下を、
負性抵抗特性部の第１の端子と第２の端子に接続された
前記第２の抵抗の両端の電位差でもって検知し、その電
源電圧低下の信号を前記負性抵抗特性部の第３の端子に
接続された抵抗の電圧で出力するようにした電源電圧検
出回路を構成するものである。
【０００９】さらに、この発明にあって、前記負性抵抗
特性部は、第１導電型のコレクタ領域から引き出される
電極を第１の端子とし、前記コレクタ領域に対し、第１
のＰＮ接合を介して形成される第２の導電型のベース領
域と、前記ベース領域に対し、第２のＰＮ接合を介して
形成される第１の導電型のエミッタ領域とを備えてお
り、ベース領域は、前記エミッタ領域に対し、前記第２
のＰＮ接合を介して隣接する第１のベース領域と、前記
第１のベース領域から間隔を隔てて位置し、負性抵抗特
性部の第２の端子であるところのベース電極を取り出す
べく形成されるベース・コンタクト領域と、前記第１の
ベース領域と前記ベース・コンタクト領域との間に形成
される低不純物濃度の第２のベース領域とを含み、第２
のベース領域内には、コレクタ領域と接続された第１の
導電型を有するゲート領域を備え、前記ベース・コンタ
クト領域と前記エミッタ領域との間を順バイアス状態に
付勢し、前記コレクタ領域を前記ベース・コンタクト領
域に対し、逆バイアス状態に付勢したとき、前記第２の
ベース領域を流れるベース電流を変調させて負性抵抗特
性を得るようにしたベース変調型バイポーラ・トランジ
スタである。
特性部は、第１導電型のコレクタ領域から引き出される
電極を第１の端子とし、前記コレクタ領域に対し、第１
のＰＮ接合を介して形成される第２の導電型のベース領
域と、前記ベース領域に対し、第２のＰＮ接合を介して
形成される第１の導電型のエミッタ領域とを備えてお
り、ベース領域は、前記エミッタ領域に対し、前記第２
のＰＮ接合を介して隣接する第１のベース領域と、前記
第１のベース領域から間隔を隔てて位置し、負性抵抗特
性部の第２の端子であるところのベース電極を取り出す
べく形成されるベース・コンタクト領域と、前記第１の
ベース領域と前記ベース・コンタクト領域との間に形成
される低不純物濃度の第２のベース領域とを含み、第２
のベース領域内には、コレクタ領域と接続された第１の
導電型を有するゲート領域を備え、前記ベース・コンタ
クト領域と前記エミッタ領域との間を順バイアス状態に
付勢し、前記コレクタ領域を前記ベース・コンタクト領
域に対し、逆バイアス状態に付勢したとき、前記第２の
ベース領域を流れるベース電流を変調させて負性抵抗特
性を得るようにしたベース変調型バイポーラ・トランジ
スタである。
【００１０】さらにまた、この発明にあって、前記負性
抵抗特性部は、接合型ＦＥＴのソースを負性抵抗特性部
の第２の端子としたものであり、接合型ＦＥＴのドレイ
ンがバイポーラ・トランジスタのベースに接続され、接
合型ＦＥＴのゲートがバイポーラ・トランジスタのコレ
クタに接続され、バイポーラ・トランジスタのコレクタ
が負性抵抗特性部の第１の端子であるものとして構成さ
れている。
抵抗特性部は、接合型ＦＥＴのソースを負性抵抗特性部
の第２の端子としたものであり、接合型ＦＥＴのドレイ
ンがバイポーラ・トランジスタのベースに接続され、接
合型ＦＥＴのゲートがバイポーラ・トランジスタのコレ
クタに接続され、バイポーラ・トランジスタのコレクタ
が負性抵抗特性部の第１の端子であるものとして構成さ
れている。
【００１１】
【作用】上記するように構成されるこの発明になる電源
電圧検出回路において、電源電圧が低下し、第２の抵抗
の両端の電位差が負性抵抗特性部のピンチ・オフ電圧以
下となったとき、前記負性抵抗特性部がスイッチ・オン
し、出力する。この負性抵抗特性部においては、待機時
に全く電流を消費しない。このため、電流消費は第１の
抵抗、第２の抵抗、基準電圧源に至るラインだけで超低
消費電流化が可能となる。検出電圧の温度特性は、負性
抵抗特性部のピンチ・オフ電圧と、基準電圧源と、第１
及び第２の抵抗でキャンセルすることができ、特別な回
路要素を必要としない。また、ヒステリシスについて
は、第１の抵抗と負性抵抗特性部のグランド側に接続さ
れた抵抗との比で決まり、素子点数が従来に比べて約１
／３程度になり集積回路としてチップサイズが大幅に削
減できる。さらに、検出電圧については、ピンチ・オフ
電圧で決まるため、要求に応じてプロセスでコントロー
ルできる。
電圧検出回路において、電源電圧が低下し、第２の抵抗
の両端の電位差が負性抵抗特性部のピンチ・オフ電圧以
下となったとき、前記負性抵抗特性部がスイッチ・オン
し、出力する。この負性抵抗特性部においては、待機時
に全く電流を消費しない。このため、電流消費は第１の
抵抗、第２の抵抗、基準電圧源に至るラインだけで超低
消費電流化が可能となる。検出電圧の温度特性は、負性
抵抗特性部のピンチ・オフ電圧と、基準電圧源と、第１
及び第２の抵抗でキャンセルすることができ、特別な回
路要素を必要としない。また、ヒステリシスについて
は、第１の抵抗と負性抵抗特性部のグランド側に接続さ
れた抵抗との比で決まり、素子点数が従来に比べて約１
／３程度になり集積回路としてチップサイズが大幅に削
減できる。さらに、検出電圧については、ピンチ・オフ
電圧で決まるため、要求に応じてプロセスでコントロー
ルできる。
【００１２】
【発明の実施の形態】以下、この発明になる電源電圧検
出回路について、図面に示す具体的な実施例にもとづい
て詳細に説明する。図１は、この発明になる電源電圧検
出回路であって、その第１の具体的な実施例を示す回路
図である。この発明になる電源電圧検出回路は、基本的
には、電源ＶCCとグランドＧＮＤとの間に第１の抵抗Ｒ
1 、第２の抵抗Ｒ2 及び基準電圧源ＲＶとが直列接続さ
れ、前記第１の抵抗Ｒ1 と第２の抵抗Ｒ2 との接続点Ｐ
1 が負性抵抗特性部ＮＲの第１の端子に接続され、前記
第２の抵抗Ｒ2 と基準電圧源ＲＶとの接続点Ｐ2 が負性
抵抗特性部ＮＲの第２の端子に接続されており、負性抵
抗特性部ＮＲの第３の端子は、抵抗Ｒ3 を通じて前記グ
ランドＧＮＤに接続されている。
出回路について、図面に示す具体的な実施例にもとづい
て詳細に説明する。図１は、この発明になる電源電圧検
出回路であって、その第１の具体的な実施例を示す回路
図である。この発明になる電源電圧検出回路は、基本的
には、電源ＶCCとグランドＧＮＤとの間に第１の抵抗Ｒ
1 、第２の抵抗Ｒ2 及び基準電圧源ＲＶとが直列接続さ
れ、前記第１の抵抗Ｒ1 と第２の抵抗Ｒ2 との接続点Ｐ
1 が負性抵抗特性部ＮＲの第１の端子に接続され、前記
第２の抵抗Ｒ2 と基準電圧源ＲＶとの接続点Ｐ2 が負性
抵抗特性部ＮＲの第２の端子に接続されており、負性抵
抗特性部ＮＲの第３の端子は、抵抗Ｒ3 を通じて前記グ
ランドＧＮＤに接続されている。
【００１３】図１に示す実施例において、トランジスタ
ＴＲ1 とトランジスタＴＲ2 とで基準電圧源ＲＶを構成
しており、基準電圧ＲＶは、負性抵抗特性部ＮＲの第２
の端子に接続されている。前記電源電圧ＶCCの低下は、
抵抗Ｒ1 と抵抗Ｒ2 の分圧電圧で検出し、抵抗Ｒ1 と抵
抗Ｒ2 の接続点Ｐ1 が負性抵抗特性部ＮＲの第１の端子
に接続されている。前記負性抵抗特性部ＮＲは、前記第
１、第２および第３の三つの端子を有するものであっ
て、前記第２の端子に一定の入力電圧を付勢し、前記第
３の端子を接地接続とし、前記第１の端子に電圧を付勢
していくとき、その付勢された電圧に対し前記第１の端
子に流れ込む電流が電圧制御型の負性抵抗特性を出力す
るものである。電源電圧の低下を、負性抵抗特性部の第
１の端子と第２の端子に接続された前記第２の抵抗Ｒ2
の両端の電位差でもって検知し、その電源電圧低下の信
号を前記抵抗Ｒ3 の電圧で出力する。ここで、図１にお
ける負性抵抗特性部ＮＲはベース変調型バイポーラ・ト
ランジスタ（Base ModulationBipolar Transistor：以
下、ＢＡＭＢＩＴと略記する）を示している。
ＴＲ1 とトランジスタＴＲ2 とで基準電圧源ＲＶを構成
しており、基準電圧ＲＶは、負性抵抗特性部ＮＲの第２
の端子に接続されている。前記電源電圧ＶCCの低下は、
抵抗Ｒ1 と抵抗Ｒ2 の分圧電圧で検出し、抵抗Ｒ1 と抵
抗Ｒ2 の接続点Ｐ1 が負性抵抗特性部ＮＲの第１の端子
に接続されている。前記負性抵抗特性部ＮＲは、前記第
１、第２および第３の三つの端子を有するものであっ
て、前記第２の端子に一定の入力電圧を付勢し、前記第
３の端子を接地接続とし、前記第１の端子に電圧を付勢
していくとき、その付勢された電圧に対し前記第１の端
子に流れ込む電流が電圧制御型の負性抵抗特性を出力す
るものである。電源電圧の低下を、負性抵抗特性部の第
１の端子と第２の端子に接続された前記第２の抵抗Ｒ2
の両端の電位差でもって検知し、その電源電圧低下の信
号を前記抵抗Ｒ3 の電圧で出力する。ここで、図１にお
ける負性抵抗特性部ＮＲはベース変調型バイポーラ・ト
ランジスタ（Base ModulationBipolar Transistor：以
下、ＢＡＭＢＩＴと略記する）を示している。
【００１４】なお、以降に示される回路図の中では、従
来のトランジスタとＢＡＭＢＩＴとを区別するため、Ｂ
ＡＭＢＩＴの記号として便宜的に従来のものと違ったシ
ンボルマークを用いた。このＢＡＭＢＩＴのエミッタ抵
抗Ｒ3 からの出力は、トランジスタＴＲ3 により増幅
し、ＰＮＰトランジスタＴＲ4 により反転させ、出力ト
ランジスタＴＲ5 をドライブする。
来のトランジスタとＢＡＭＢＩＴとを区別するため、Ｂ
ＡＭＢＩＴの記号として便宜的に従来のものと違ったシ
ンボルマークを用いた。このＢＡＭＢＩＴのエミッタ抵
抗Ｒ3 からの出力は、トランジスタＴＲ3 により増幅
し、ＰＮＰトランジスタＴＲ4 により反転させ、出力ト
ランジスタＴＲ5 をドライブする。
【００１５】図１に示すこの発明になる電源電圧検出回
路の回路構成を説明する前に、負性トランジスタである
前記ベース変調型バイポーラ・トランジスタ：ＢＡＭＢ
ＩＴについて説明する。
路の回路構成を説明する前に、負性トランジスタである
前記ベース変調型バイポーラ・トランジスタ：ＢＡＭＢ
ＩＴについて説明する。
【００１６】この負性トランジスタＢＡＭＢＩＴについ
て、集積回路に用いられるべき模式的構造を図２に示
す。この負性トランジスタＢＡＭＢＩＴは、エミッタ領
域１に接するＰ+ ベース領域２、ベース電極を取り出す
ためのＰ+ ベース・コンタクト領域３、ゲート領域５を
有するＰ- ベース領域４をもち、ゲート領域５は、その
端部がコレクタ領域６に接続されている。このゲート部
にコレクタ電圧が与えられることでベース電流が変調さ
れ、コレクタ電流に負性抵抗特性が得られる。
て、集積回路に用いられるべき模式的構造を図２に示
す。この負性トランジスタＢＡＭＢＩＴは、エミッタ領
域１に接するＰ+ ベース領域２、ベース電極を取り出す
ためのＰ+ ベース・コンタクト領域３、ゲート領域５を
有するＰ- ベース領域４をもち、ゲート領域５は、その
端部がコレクタ領域６に接続されている。このゲート部
にコレクタ電圧が与えられることでベース電流が変調さ
れ、コレクタ電流に負性抵抗特性が得られる。
【００１７】この負性トランジスタＢＡＭＢＩＴの電気
的静特性として、まず、ベース接地特性を図３に示す。
図３から、通常のバイポーラ・トランジスタと異なり、
コレクタ電流ＩC がコレクタ・ベース間電圧ＶCBに対
し、図３にあって、Ａ点から急激に減り出し、Ｂ点に至
り完全に遮断されることがわかる。以下、コレクタ電流
ＩC が減り出すＡ点をＶCB（ＯＮ）、コレクタ電流ＩC
が遮断されるＢ点をピンチ・オフ電圧ＶCB（ＯＦＦ）と
する。この動作を図２に基づいて説明する。
的静特性として、まず、ベース接地特性を図３に示す。
図３から、通常のバイポーラ・トランジスタと異なり、
コレクタ電流ＩC がコレクタ・ベース間電圧ＶCBに対
し、図３にあって、Ａ点から急激に減り出し、Ｂ点に至
り完全に遮断されることがわかる。以下、コレクタ電流
ＩC が減り出すＡ点をＶCB（ＯＮ）、コレクタ電流ＩC
が遮断されるＢ点をピンチ・オフ電圧ＶCB（ＯＦＦ）と
する。この動作を図２に基づいて説明する。
【００１８】図２において、ベース・エミッタ間が順バ
イアス状態で、コレクタ・ベース間が低逆バイアス状態
の時、エミッタ領域１より注入された電子は通常のトラ
ンジスタと同様にほとんどがコレクタ電流となる。しか
し、ＢＡＭＢＩＴの場合は、少数キャリヤである電子の
一部がゲート領域５に達しゲート電流ＩG となり、コレ
クタ電流ＩC の一部として出力される。一方、コレクタ
・ゲート領域に吸収されない少数キャリヤは再結合しベ
ース電流ＩB となる。この時、ゲート領域５直下を流れ
る多数キャリヤとしてのベース電流はゲート領域よりの
空乏層の影響をうける。しかし、ゲート・ベース間（コ
レクタ・ベース間）が低逆バイアス状態においては、ゲ
ート電流を含んだコレクタ電流はほとんど変化しない。
イアス状態で、コレクタ・ベース間が低逆バイアス状態
の時、エミッタ領域１より注入された電子は通常のトラ
ンジスタと同様にほとんどがコレクタ電流となる。しか
し、ＢＡＭＢＩＴの場合は、少数キャリヤである電子の
一部がゲート領域５に達しゲート電流ＩG となり、コレ
クタ電流ＩC の一部として出力される。一方、コレクタ
・ゲート領域に吸収されない少数キャリヤは再結合しベ
ース電流ＩB となる。この時、ゲート領域５直下を流れ
る多数キャリヤとしてのベース電流はゲート領域よりの
空乏層の影響をうける。しかし、ゲート・ベース間（コ
レクタ・ベース間）が低逆バイアス状態においては、ゲ
ート電流を含んだコレクタ電流はほとんど変化しない。
【００１９】これは、ベース・コンタクト領域３とＰ+
ベース領域２との間における多数キャリヤに対する飽和
電流値よりも充分にベース電流が小さいからである。そ
して、ＢＡＭＢＩＴのピンチ・オフ電圧ＶCB（ＯＦＦ）
を０．７Ｖ程度に設計した場合、図３のＡ点からＢ点に
至り、コレクタ電流が急激に減り遮断される。ここで、
図３に示したＢＡＭＢＩＴの特性例ではＰ- ベース領域
４の不純物濃度を８×１０14／ｃｍ3 とした。尚、ピン
チ・オフ電圧ＶCB（ＯＦＦ）は、Ｐ- ベース領域の不純
物濃度やゲート領域の拡散深さ等によって制御できるも
のである。
ベース領域２との間における多数キャリヤに対する飽和
電流値よりも充分にベース電流が小さいからである。そ
して、ＢＡＭＢＩＴのピンチ・オフ電圧ＶCB（ＯＦＦ）
を０．７Ｖ程度に設計した場合、図３のＡ点からＢ点に
至り、コレクタ電流が急激に減り遮断される。ここで、
図３に示したＢＡＭＢＩＴの特性例ではＰ- ベース領域
４の不純物濃度を８×１０14／ｃｍ3 とした。尚、ピン
チ・オフ電圧ＶCB（ＯＦＦ）は、Ｐ- ベース領域の不純
物濃度やゲート領域の拡散深さ等によって制御できるも
のである。
【００２０】図３に示したＢＡＭＢＩＴのベース接地特
性は、図４のようなエミッタ接地特性になる。図４は、
ベース入力電圧ＶBBをパラメータにしたものであり、コ
レクタ電流ＩC は、ベース電流ＩB ×電流増幅率ＨFEを
ピーク電流として直線的に減少し続け、コレクタ電圧が
ＶBB＋ＶCB（ＯＦＦ）に至り遮断される。ここで、図２
に示した特性は、ＶCB（ＯＦＦ）≒０．７Ｖなので、Ｖ
CE≒ＶBB＋０．７Ｖでピンチオフしている。
性は、図４のようなエミッタ接地特性になる。図４は、
ベース入力電圧ＶBBをパラメータにしたものであり、コ
レクタ電流ＩC は、ベース電流ＩB ×電流増幅率ＨFEを
ピーク電流として直線的に減少し続け、コレクタ電圧が
ＶBB＋ＶCB（ＯＦＦ）に至り遮断される。ここで、図２
に示した特性は、ＶCB（ＯＦＦ）≒０．７Ｖなので、Ｖ
CE≒ＶBB＋０．７Ｖでピンチオフしている。
【００２１】次に、ＢＡＭＢＩＴの入力に対するスイッ
チング特性を図５に基づいて説明するが、図１の電源電
圧検出回路において、ＢＡＭＢＩＴはベース接地で使わ
れているため、ベース接地時のスイッチング特性につい
て説明する。図５にあって、図中に示した基本回路にお
いて、電源電圧ＶCCが充分に高く、コレクタ・ベース間
の電位差ＶCBが、ＶCB＝ＶCC−ＶBB＞ＶCB（ＯＦＦ）の
時、負荷線ＲC は、ベース接地時の特性曲線に対してＬ
1 の状態となり、負荷線との交点は、Ｃ点となる。つま
り、ＢＡＭＢＩＴは遮断状態となりコレクタ電圧Ｖ
C は、ＶC ＝ＶCCとなる。電源電圧検出回路において、
ＶCCが低下してきて負荷線がＬ2 に至り、コレクタ・ベ
ース間の電位差ＶCBが、ＶCB（ＯＦＦ）以下になるとベ
ース電流ＩBが流れ出し、コレクタ電流ＩC が流れ出
す。コレクタ電流ＩC が流れるとコレクタ負荷による電
圧降下でベース電流ＩB がさらに増加し、コレクタ電流
ＩC も増加する。
チング特性を図５に基づいて説明するが、図１の電源電
圧検出回路において、ＢＡＭＢＩＴはベース接地で使わ
れているため、ベース接地時のスイッチング特性につい
て説明する。図５にあって、図中に示した基本回路にお
いて、電源電圧ＶCCが充分に高く、コレクタ・ベース間
の電位差ＶCBが、ＶCB＝ＶCC−ＶBB＞ＶCB（ＯＦＦ）の
時、負荷線ＲC は、ベース接地時の特性曲線に対してＬ
1 の状態となり、負荷線との交点は、Ｃ点となる。つま
り、ＢＡＭＢＩＴは遮断状態となりコレクタ電圧Ｖ
C は、ＶC ＝ＶCCとなる。電源電圧検出回路において、
ＶCCが低下してきて負荷線がＬ2 に至り、コレクタ・ベ
ース間の電位差ＶCBが、ＶCB（ＯＦＦ）以下になるとベ
ース電流ＩBが流れ出し、コレクタ電流ＩC が流れ出
す。コレクタ電流ＩC が流れるとコレクタ負荷による電
圧降下でベース電流ＩB がさらに増加し、コレクタ電流
ＩC も増加する。
【００２２】この帰還作用で負荷線との交点は、Ｄ点か
らＢＡＭＢＩＴの能動領域であるＥ点に瞬時に飛び、Ｂ
ＡＭＢＩＴはスイッチ・オンする。一方、エミッタ抵抗
ＲEよりの出力電圧ＶE はベース電源電圧ＶBBにより決
まり、ＶE ＝ＶBB−ＶBEとなって一定となる。スイッチ
オンの後、電源電圧を上げていくとエミッタよりの出力
電圧ＶE は一定であるが、コレクタよりの出力電圧ＶC
は上昇する。Ｆ点に至る負荷線と特性曲線との交点は、
再度遮断領域に移りＢＡＭＢＩＴはスイッチ・オフす
る。以上の所を、数式で示すと次のようになる。
らＢＡＭＢＩＴの能動領域であるＥ点に瞬時に飛び、Ｂ
ＡＭＢＩＴはスイッチ・オンする。一方、エミッタ抵抗
ＲEよりの出力電圧ＶE はベース電源電圧ＶBBにより決
まり、ＶE ＝ＶBB−ＶBEとなって一定となる。スイッチ
オンの後、電源電圧を上げていくとエミッタよりの出力
電圧ＶE は一定であるが、コレクタよりの出力電圧ＶC
は上昇する。Ｆ点に至る負荷線と特性曲線との交点は、
再度遮断領域に移りＢＡＭＢＩＴはスイッチ・オフす
る。以上の所を、数式で示すと次のようになる。
【００２３】ＢＡＭＢＩＴが能動領域にある時、通常の
トランジスタと同様に、以下に示す関係式が成り立つ。 ＶCC＝ＩC ・ＲC ＋ＶC 式（１） ＶBB＝ＶBE＋ＩE ・ＲE 式（２） ＩC ＝｛ＨFE／（１＋ＨFE）｝・ＩE 式（３） また、ＢＡＭＢＩＴがスイッチ・オンし、エミッタ出力
電圧ＶE がハイの状態になるためには、ＶC −ＶBB≦Ｖ
CB（ＯＦＦ）を満足する必要がある。エミッタ出力電圧
ＶE がローからハイになるスレッシュ電圧ＶCLH は、コ
レクタ・ベース間の電位差がＶCB（ＯＦＦ）以下になる
時だから ＶC −ＶBB＝ＶCLH −ＶBB＝ＶCB（ＯＦＦ） 式（４） とおいて、 ＶCLH ＝ＶBB＋ＶCB（ＯＦＦ） 式（５） となる。
トランジスタと同様に、以下に示す関係式が成り立つ。 ＶCC＝ＩC ・ＲC ＋ＶC 式（１） ＶBB＝ＶBE＋ＩE ・ＲE 式（２） ＩC ＝｛ＨFE／（１＋ＨFE）｝・ＩE 式（３） また、ＢＡＭＢＩＴがスイッチ・オンし、エミッタ出力
電圧ＶE がハイの状態になるためには、ＶC −ＶBB≦Ｖ
CB（ＯＦＦ）を満足する必要がある。エミッタ出力電圧
ＶE がローからハイになるスレッシュ電圧ＶCLH は、コ
レクタ・ベース間の電位差がＶCB（ＯＦＦ）以下になる
時だから ＶC −ＶBB＝ＶCLH −ＶBB＝ＶCB（ＯＦＦ） 式（４） とおいて、 ＶCLH ＝ＶBB＋ＶCB（ＯＦＦ） 式（５） となる。
【００２４】一方、ＢＡＭＢＩＴがスイッチ・オフし、
エミッタ出力電圧ＶE がローの状態になるためには、Ｖ
C −ＶBB≧ＶCB（ＯＮ）を満足する必要がある。エミッ
タ出力電圧ＶE がハイからローになるスレッシュ電圧Ｖ
CHL は、コレクタ・ベース間の電位差がＶCB（ＯＮ）以
上になる時だから、式（１）〜式（３）より、 ＶC −ＶBB＝ＶCC−ＩC ・ＲC −ＶBB ＝ＶCC−｛ＨFE／（１＋ＨFE）｝・ＩE ・ＲC −ＶBB ＝ＶCC−｛ＨFE／（１＋ＨFE）｝・｛（ＶBB−ＶBE）／ＲE ｝ ・ＲC −ＶBB ＝ＶCC−｛ＨFE／（１＋ＨFE）｝・（ＲC ／ＲE ）・（ＶBB− ＶBE）−ＶBB 式（６） が得られ、 ＶC −ＶBB＝ＶCHL −｛ＨFE／（１＋ＨFE）｝・（ＲC ／ＲE ）・（ ＶBB−ＶBE）−ＶBB＝ＶCB（ＯＮ） 式（７） とすると、スレッシュ電圧ＶCHL は、 ＶCHL ＝｛ＨFE／（１＋ＨFE）｝・（ＲC ／ＲE ）・（ＶBB−Ｖ BE）＋ＶBB＋ＶCB（ＯＮ） 式（８） となる。ここで、ＨFEは充分大きいから ＶCHL ＝（ＲC ／ＲE ）・（ＶBB−ＶBE）＋ＶBB＋ＶCB（ＯＮ） 式（９） で近似される。そして、ヒステリシス電圧ＶHYS は、ＶCHL −ＶCLH であり、 ＶHYS ＝ＶCHL −ＶCLH ＝（ＲC ／ＲE ）・（ＶBB−ＶBE）−｛ ＶCB（ＯＦＦ）−ＶCB（ＯＮ）｝ 式（１０） となる。
エミッタ出力電圧ＶE がローの状態になるためには、Ｖ
C −ＶBB≧ＶCB（ＯＮ）を満足する必要がある。エミッ
タ出力電圧ＶE がハイからローになるスレッシュ電圧Ｖ
CHL は、コレクタ・ベース間の電位差がＶCB（ＯＮ）以
上になる時だから、式（１）〜式（３）より、 ＶC −ＶBB＝ＶCC−ＩC ・ＲC −ＶBB ＝ＶCC−｛ＨFE／（１＋ＨFE）｝・ＩE ・ＲC −ＶBB ＝ＶCC−｛ＨFE／（１＋ＨFE）｝・｛（ＶBB−ＶBE）／ＲE ｝ ・ＲC −ＶBB ＝ＶCC−｛ＨFE／（１＋ＨFE）｝・（ＲC ／ＲE ）・（ＶBB− ＶBE）−ＶBB 式（６） が得られ、 ＶC −ＶBB＝ＶCHL −｛ＨFE／（１＋ＨFE）｝・（ＲC ／ＲE ）・（ ＶBB−ＶBE）−ＶBB＝ＶCB（ＯＮ） 式（７） とすると、スレッシュ電圧ＶCHL は、 ＶCHL ＝｛ＨFE／（１＋ＨFE）｝・（ＲC ／ＲE ）・（ＶBB−Ｖ BE）＋ＶBB＋ＶCB（ＯＮ） 式（８） となる。ここで、ＨFEは充分大きいから ＶCHL ＝（ＲC ／ＲE ）・（ＶBB−ＶBE）＋ＶBB＋ＶCB（ＯＮ） 式（９） で近似される。そして、ヒステリシス電圧ＶHYS は、ＶCHL −ＶCLH であり、 ＶHYS ＝ＶCHL −ＶCLH ＝（ＲC ／ＲE ）・（ＶBB−ＶBE）−｛ ＶCB（ＯＦＦ）−ＶCB（ＯＮ）｝ 式（１０） となる。
【００２５】式（５）、式（９）および式（１０）より
次のことが解る。まず、式（５）より、スレッシュ電圧
ＶCLH は、ベース電圧ＶBBが固定であるので、ピンチ・
オフ電圧ＶCB（ＯＦＦ）のみに依存する。これは、図２
で説明したように、プロセスでコントロールできるもの
である。
次のことが解る。まず、式（５）より、スレッシュ電圧
ＶCLH は、ベース電圧ＶBBが固定であるので、ピンチ・
オフ電圧ＶCB（ＯＦＦ）のみに依存する。これは、図２
で説明したように、プロセスでコントロールできるもの
である。
【００２６】式（９）より、スレッシュ電圧ＶCHL は、
スレッシュ電圧ＶCLH に同じくベース電圧ＶBBが固定で
あり、ベース・エミッタ電圧ＶBEも順方向電圧で定数で
あるため、コレクタ抵抗ＲC とエミッタ抵抗ＲE との比
率と、ＶCB（ＯＮ）に依存することが解る。
スレッシュ電圧ＶCLH に同じくベース電圧ＶBBが固定で
あり、ベース・エミッタ電圧ＶBEも順方向電圧で定数で
あるため、コレクタ抵抗ＲC とエミッタ抵抗ＲE との比
率と、ＶCB（ＯＮ）に依存することが解る。
【００２７】集積回路においては、抵抗の値がばらつい
てもコレクタ抵抗ＲC とエミッタ抵抗ＲE との比率はほ
とんど固定化され、初期の設計のみで決まる。ＶCB（Ｏ
Ｎ）については、図３に示したＡ点からＢ点までの負性
抵抗域での、ベース電流のコレクタ・ベース間電圧によ
る変化、即ち、伝達コンダクタンスにより決まる。これ
は、ＢＡＭＢＩＴの構造により、ピンチ・オフ電圧ＶCB
（ＯＦＦ）から一義的に決まる。従って、ＶCB（ＯＮ）
は、ピンチ・オフ電圧ＶCB（ＯＦＦ）をプロセスで固定
化すれば変動することはなく、スレッシュ電圧ＶCHL は
ピンチ・オフ電圧ＶCB（ＯＦＦ）のみを管理すればよ
い。
てもコレクタ抵抗ＲC とエミッタ抵抗ＲE との比率はほ
とんど固定化され、初期の設計のみで決まる。ＶCB（Ｏ
Ｎ）については、図３に示したＡ点からＢ点までの負性
抵抗域での、ベース電流のコレクタ・ベース間電圧によ
る変化、即ち、伝達コンダクタンスにより決まる。これ
は、ＢＡＭＢＩＴの構造により、ピンチ・オフ電圧ＶCB
（ＯＦＦ）から一義的に決まる。従って、ＶCB（ＯＮ）
は、ピンチ・オフ電圧ＶCB（ＯＦＦ）をプロセスで固定
化すれば変動することはなく、スレッシュ電圧ＶCHL は
ピンチ・オフ電圧ＶCB（ＯＦＦ）のみを管理すればよ
い。
【００２８】式（１０）より、ヒステリシスについても
同様のことが言える。式（１０）において、第１項は、
コレクタ抵抗ＲC とエミッタ抵抗ＲE との比率により決
まるものであって、一定である。また、第２項は、ピン
チ・オフ電圧ＶCB（ＯＦＦ）から決まる。よって、ヒス
テリシスもＶCB（ＯＦＦ）のみを管理すればよいことに
なる。但し、ＶCB（ＯＦＦ）−ＶCB（ＯＮ）は前述した
ように、ピンチ・オフ電圧ＶCB（ＯＦＦ）の値により若
干変化する。
同様のことが言える。式（１０）において、第１項は、
コレクタ抵抗ＲC とエミッタ抵抗ＲE との比率により決
まるものであって、一定である。また、第２項は、ピン
チ・オフ電圧ＶCB（ＯＦＦ）から決まる。よって、ヒス
テリシスもＶCB（ＯＦＦ）のみを管理すればよいことに
なる。但し、ＶCB（ＯＦＦ）−ＶCB（ＯＮ）は前述した
ように、ピンチ・オフ電圧ＶCB（ＯＦＦ）の値により若
干変化する。
【００２９】この様子を図６に示す。図６に示されるよ
うに、ピンチ・オフ電圧ＶCB（ＯＦＦ）＝０．７２Ｖで
は、ＶCB（ＯＦＦ）−ＶCB（ＯＮ）＝０．２２Ｖであ
り、ＶCB（ＯＦＦ）＝１．６６Ｖでは、ＶCB（ＯＦＦ）
−ＶCB（ＯＮ）＝０．２８Ｖとなる。よって、ピンチ・
オフ電圧ＶCB（ＯＦＦ）＝０．７２ＶからＶCB（ＯＦ
Ｆ）＝１．６８Ｖの間でのヒステリシスの変動は、わず
か６０ｍＶとなる。
うに、ピンチ・オフ電圧ＶCB（ＯＦＦ）＝０．７２Ｖで
は、ＶCB（ＯＦＦ）−ＶCB（ＯＮ）＝０．２２Ｖであ
り、ＶCB（ＯＦＦ）＝１．６６Ｖでは、ＶCB（ＯＦＦ）
−ＶCB（ＯＮ）＝０．２８Ｖとなる。よって、ピンチ・
オフ電圧ＶCB（ＯＦＦ）＝０．７２ＶからＶCB（ＯＦ
Ｆ）＝１．６８Ｖの間でのヒステリシスの変動は、わず
か６０ｍＶとなる。
【００３０】以上、図１の電源電圧検出回路の動作原理
となるＢＡＭＢＩＴのベース接地スイッチング特性につ
いて説明したが、これを図１の実施例に当てはめてみ
る。図１においては、電源電圧の低下を抵抗Ｒ2 の両端
の電位差で検出している。電源電圧ＶCCが低下してき
て、抵抗Ｒ2 の両端の電位差がピンチ・オフ電圧Ｖ
CB（ＯＦＦ）以下になるときＢＡＭＢＩＴはスイッチ・
オンする。式（５）同様にスレッシュ電圧ＶCLH を求め
ると、 ＶCLH ＝ＥV ＋｛（Ｒ1 ＋Ｒ2 ）／Ｒ2 ｝・ＶCB（ＯＦＦ） 式（１１） となる。ここで、ＥV は基準電圧源ＲＶの電圧値を示し
ており、図１の実施例においてはベース・エミッタ間の
順方向電圧２個分で、約１．２Ｖの値である。
となるＢＡＭＢＩＴのベース接地スイッチング特性につ
いて説明したが、これを図１の実施例に当てはめてみ
る。図１においては、電源電圧の低下を抵抗Ｒ2 の両端
の電位差で検出している。電源電圧ＶCCが低下してき
て、抵抗Ｒ2 の両端の電位差がピンチ・オフ電圧Ｖ
CB（ＯＦＦ）以下になるときＢＡＭＢＩＴはスイッチ・
オンする。式（５）同様にスレッシュ電圧ＶCLH を求め
ると、 ＶCLH ＝ＥV ＋｛（Ｒ1 ＋Ｒ2 ）／Ｒ2 ｝・ＶCB（ＯＦＦ） 式（１１） となる。ここで、ＥV は基準電圧源ＲＶの電圧値を示し
ており、図１の実施例においてはベース・エミッタ間の
順方向電圧２個分で、約１．２Ｖの値である。
【００３１】また、スレッシュ電圧ＶCHL は、抵抗Ｒ2
の両端の電位差がＶCB（ＯＮ）以上になる時だから、式
（９）同様に求めると、 ＶCHL ＝（Ｒ1 ／Ｒ3 ）・（ＥV −ＶBE）＋ＥV ＋｛（Ｒ1 ＋Ｒ2 ）／ Ｒ2 ｝・ＶCB（ＯＮ） 式（１２） になる。尚、図１において、抵抗Ｒ4 はＢＡＭＢＩＴの
エミッタ負荷になり得るが、抵抗Ｒ3 より充分大きくＢ
ＡＭＢＩＴのエミッタ電圧の変動を来さない程度とす
る。
の両端の電位差がＶCB（ＯＮ）以上になる時だから、式
（９）同様に求めると、 ＶCHL ＝（Ｒ1 ／Ｒ3 ）・（ＥV −ＶBE）＋ＥV ＋｛（Ｒ1 ＋Ｒ2 ）／ Ｒ2 ｝・ＶCB（ＯＮ） 式（１２） になる。尚、図１において、抵抗Ｒ4 はＢＡＭＢＩＴの
エミッタ負荷になり得るが、抵抗Ｒ3 より充分大きくＢ
ＡＭＢＩＴのエミッタ電圧の変動を来さない程度とす
る。
【００３２】さらに、ヒステリシス電圧ＶHYS は、 ＶHYS ＝ＶCHL −ＶCLH ＝（Ｒ1 ／Ｒ3 ）・（ＥV −ＶBE）−｛（Ｒ1 ＋Ｒ2 ）／Ｒ2 ｝・｛ＶCB（ＯＦＦ）−ＶCB（ＯＮ）｝ 式（１３） となる。式（１１）、式（１２）および式（１３）より
次のことが言える。スレッシュ電圧ＶCLH は、式（１
１）より、式（５）同様にピンチ・オフ電圧ＶCB（ＯＦ
Ｆ）で決まり、係数（Ｒ1 ＋Ｒ2 ）／Ｒ2 は、プロセス
の変動に対し固定化されるため、検出電圧としてのスレ
ッシュ電圧ＶCLH は、要求に対しピンチ・オフ電圧ＶCB
（ＯＦＦ）のみを管理すればよい。
次のことが言える。スレッシュ電圧ＶCLH は、式（１
１）より、式（５）同様にピンチ・オフ電圧ＶCB（ＯＦ
Ｆ）で決まり、係数（Ｒ1 ＋Ｒ2 ）／Ｒ2 は、プロセス
の変動に対し固定化されるため、検出電圧としてのスレ
ッシュ電圧ＶCLH は、要求に対しピンチ・オフ電圧ＶCB
（ＯＦＦ）のみを管理すればよい。
【００３３】スレッシュ電圧ＶCHL は、式（１２）よ
り、式（９）同様、コレクタ抵抗Ｒ1とエミッタ抵抗Ｒ
3 との比率、Ｒ1 ／Ｒ3 並びにＶCB（ＯＮ）とそれに係
る係数で決まる。係数Ｒ1 ／Ｒ3 と、係数（Ｒ1 ＋
Ｒ2 ）／Ｒ2 は、プロセスの変動に対しほとんど固定化
され、ＶCB（ＯＮ）は、ピンチ・オフ電圧ＶCB（ＯＦ
Ｆ）から一義的に決まるため、スレッシュ電圧ＶCHL も
スレッシュ電圧ＶCLH 同様プロセス上、ＶCB（ＯＦＦ）
のみを管理すればよい。このことは結果として、式（１
３）で示すようにヒステリシス電圧ＶHYS がプロセスの
変動に伴う抵抗値のばらつきに対し、非常に強いことを
示す。
り、式（９）同様、コレクタ抵抗Ｒ1とエミッタ抵抗Ｒ
3 との比率、Ｒ1 ／Ｒ3 並びにＶCB（ＯＮ）とそれに係
る係数で決まる。係数Ｒ1 ／Ｒ3 と、係数（Ｒ1 ＋
Ｒ2 ）／Ｒ2 は、プロセスの変動に対しほとんど固定化
され、ＶCB（ＯＮ）は、ピンチ・オフ電圧ＶCB（ＯＦ
Ｆ）から一義的に決まるため、スレッシュ電圧ＶCHL も
スレッシュ電圧ＶCLH 同様プロセス上、ＶCB（ＯＦＦ）
のみを管理すればよい。このことは結果として、式（１
３）で示すようにヒステリシス電圧ＶHYS がプロセスの
変動に伴う抵抗値のばらつきに対し、非常に強いことを
示す。
【００３４】なお、この発明による電源電圧検出回路
は、検出電圧の要求に対してピンチ・オフ電圧ＶCB（Ｏ
ＦＦ）でコントロールするものである。図１の実施例に
おいて、マイコンの電圧監視用として用いる場合、マイ
コンの低電圧化に伴い、検出電圧は４Ｖ程度以下で行う
場合が多い。後述するように、スレッシュ電圧の温度係
数をゼロにすることにより求まるピンチ・オフ電圧は２
Ｖ以下でよく、ヒステリシスの変動は、式（１３）の場
合、式（１０）に対し係数（Ｒ1 ＋Ｒ2 ）／Ｒ2 が掛か
るが、ヒステリシスの変動としては１００ｍＶ以下であ
る。この程度の変動は、実使用上ほとんど問題がない。
は、検出電圧の要求に対してピンチ・オフ電圧ＶCB（Ｏ
ＦＦ）でコントロールするものである。図１の実施例に
おいて、マイコンの電圧監視用として用いる場合、マイ
コンの低電圧化に伴い、検出電圧は４Ｖ程度以下で行う
場合が多い。後述するように、スレッシュ電圧の温度係
数をゼロにすることにより求まるピンチ・オフ電圧は２
Ｖ以下でよく、ヒステリシスの変動は、式（１３）の場
合、式（１０）に対し係数（Ｒ1 ＋Ｒ2 ）／Ｒ2 が掛か
るが、ヒステリシスの変動としては１００ｍＶ以下であ
る。この程度の変動は、実使用上ほとんど問題がない。
【００３５】したがって、この発明においては、検出電
圧の要求が２Ｖ程度から４Ｖ程度に対し回路定数の変更
は必要なく、ピンチ・オフ電圧ＶCB（ＯＦＦ）のみをコ
ントロールすればよい。
圧の要求が２Ｖ程度から４Ｖ程度に対し回路定数の変更
は必要なく、ピンチ・オフ電圧ＶCB（ＯＦＦ）のみをコ
ントロールすればよい。
【００３６】次に、第１の実施例における検出電圧の温
度特性について説明する。マイコンの電圧監視に要求さ
れる、検出電圧の温度に対する変化率は、０．０１％／
℃と非常に厳しいものである。
度特性について説明する。マイコンの電圧監視に要求さ
れる、検出電圧の温度に対する変化率は、０．０１％／
℃と非常に厳しいものである。
【００３７】この発明による検出電圧の温度に対する変
化率は、式（１１）を温度で微分すればよい。式（１
１）の第２項の係数（Ｒ1 ＋Ｒ2 ）／Ｒ2 は集積回路に
おいては、分母、分子とも同一の温度変化率をもつため
変化しない。したがって、検出電圧の温度変化率は、 ｄＶCLH ／ｄＴ＝（ｄＥV ／ｄＴ）＋｛（Ｒ1 ＋Ｒ2 ）／Ｒ2 ｝・｛ｄＶ CB（ＯＦＦ）／ｄＴ｝ 式（１４） となり、温度変化率が０となる条件は、式（１４）を＝
０とおくことにより求まり、 Ｒ1 ／Ｒ2 ＝−１−〔｛ｄＥV / ｄＴ｝／｛ｄＶCB（ＯＦＦ）/ ｄＴ｝〕 式（１５） となる。
化率は、式（１１）を温度で微分すればよい。式（１
１）の第２項の係数（Ｒ1 ＋Ｒ2 ）／Ｒ2 は集積回路に
おいては、分母、分子とも同一の温度変化率をもつため
変化しない。したがって、検出電圧の温度変化率は、 ｄＶCLH ／ｄＴ＝（ｄＥV ／ｄＴ）＋｛（Ｒ1 ＋Ｒ2 ）／Ｒ2 ｝・｛ｄＶ CB（ＯＦＦ）／ｄＴ｝ 式（１４） となり、温度変化率が０となる条件は、式（１４）を＝
０とおくことにより求まり、 Ｒ1 ／Ｒ2 ＝−１−〔｛ｄＥV / ｄＴ｝／｛ｄＶCB（ＯＦＦ）/ ｄＴ｝〕 式（１５） となる。
【００３８】ここで具体的な数値例を上げる。図１にお
いて、基準電圧ＥV は、トランジスタＴＲ1 とトランジ
スタＴＲ2 によるベース・エミッタ間の順方向電圧によ
るもので、マイナスの値となり、２個分であるので、お
およそ｛ｄＥV ／ｄＴ｝≒−２．２ｍＶ／℃×２≒−
４．４ｍＶ／℃になる。また、ピンチ・オフ電圧Ｖ
CB（ＯＦＦ）は、図２において、ゲート領域直下のＰ-
領域の抵抗率が温度変化で増加することにより変化し、
ｄＶCB（ＯＦＦ）／ｄＴ≒＋３ｍＶ／℃である。従っ
て、検出電圧の温度変化は、Ｒ1 ／Ｒ2 ＝１／２．１の
時、ゼロになる。この発明による電圧検出回路は、温度
特性についても特別な温度補償回路を用いることなく、
電圧検出用の抵抗Ｒ1 、Ｒ2 の比を適値にすることで、
同時に検出電圧の温度変化をキャンセルできるものであ
る。
いて、基準電圧ＥV は、トランジスタＴＲ1 とトランジ
スタＴＲ2 によるベース・エミッタ間の順方向電圧によ
るもので、マイナスの値となり、２個分であるので、お
およそ｛ｄＥV ／ｄＴ｝≒−２．２ｍＶ／℃×２≒−
４．４ｍＶ／℃になる。また、ピンチ・オフ電圧Ｖ
CB（ＯＦＦ）は、図２において、ゲート領域直下のＰ-
領域の抵抗率が温度変化で増加することにより変化し、
ｄＶCB（ＯＦＦ）／ｄＴ≒＋３ｍＶ／℃である。従っ
て、検出電圧の温度変化は、Ｒ1 ／Ｒ2 ＝１／２．１の
時、ゼロになる。この発明による電圧検出回路は、温度
特性についても特別な温度補償回路を用いることなく、
電圧検出用の抵抗Ｒ1 、Ｒ2 の比を適値にすることで、
同時に検出電圧の温度変化をキャンセルできるものであ
る。
【００３９】式（１１）で示される検出電圧であるスレ
ッシュ電圧については、検出電圧の温度変化がゼロにな
るようなＲ1 ／Ｒ2 の値を、式（１１）に代入して目標
となる検出電圧より、プロセスで管理すべきピンチ・オ
フ電圧ＶCB（ＯＦＦ）が求められる。
ッシュ電圧については、検出電圧の温度変化がゼロにな
るようなＲ1 ／Ｒ2 の値を、式（１１）に代入して目標
となる検出電圧より、プロセスで管理すべきピンチ・オ
フ電圧ＶCB（ＯＦＦ）が求められる。
【００４０】この発明になる電源電圧検出回路について
の第２の実施例を図７に示す。この第２の実施例におい
ては、上述する第１の実施例におけるエミッタ抵抗Ｒ3
の代わりに能動負荷として、トランジスタＴＲ6 を用い
たものである。このトランジスタＴＲ6 を用いること
で、抵抗Ｒ3 に比べ所要とするチップ面積が少なくてす
み、チップサイズをより縮小できる。
の第２の実施例を図７に示す。この第２の実施例におい
ては、上述する第１の実施例におけるエミッタ抵抗Ｒ3
の代わりに能動負荷として、トランジスタＴＲ6 を用い
たものである。このトランジスタＴＲ6 を用いること
で、抵抗Ｒ3 に比べ所要とするチップ面積が少なくてす
み、チップサイズをより縮小できる。
【００４１】この発明になる電源電圧検出回路について
の第３の実施例を図８に示す。この第３の実施例は、負
性抵抗素子ＢＡＭＢＩＴの代わりに、負性抵抗特性をト
ランジスタＴＲ6 と、接合型電界効果トランジスタＪ−
ＦＥＴ1 でもって擬似的に作り出すものである。この場
合ＢＡＭＢＩＴと違い、図２において、ゲート領域５よ
りの少数キャリヤの吸収と、Ｐ- ベース領域４での少数
キャリヤによる伝導度変調作用がないため、高速スイッ
チが期待できない。しかしながら、ベース電流に対する
ＦＥＴの飽和電流値を自由に設定でき、ＦＥＴの飽和電
流値をベース電流に対し大きく設定できるため、伝達コ
ンダクタンスをより大きく設定できる。その結果、ピン
チ・オフ電圧ＶCB（ＯＦＦ）に対してＶCB（ＯＮ）の変
化値をより小さくでき、要求される任意の検出電圧に対
しヒステリシスの変動を小さく抑えられる。
の第３の実施例を図８に示す。この第３の実施例は、負
性抵抗素子ＢＡＭＢＩＴの代わりに、負性抵抗特性をト
ランジスタＴＲ6 と、接合型電界効果トランジスタＪ−
ＦＥＴ1 でもって擬似的に作り出すものである。この場
合ＢＡＭＢＩＴと違い、図２において、ゲート領域５よ
りの少数キャリヤの吸収と、Ｐ- ベース領域４での少数
キャリヤによる伝導度変調作用がないため、高速スイッ
チが期待できない。しかしながら、ベース電流に対する
ＦＥＴの飽和電流値を自由に設定でき、ＦＥＴの飽和電
流値をベース電流に対し大きく設定できるため、伝達コ
ンダクタンスをより大きく設定できる。その結果、ピン
チ・オフ電圧ＶCB（ＯＦＦ）に対してＶCB（ＯＮ）の変
化値をより小さくでき、要求される任意の検出電圧に対
しヒステリシスの変動を小さく抑えられる。
【００４２】次いで、この発明になる電源電圧検出回路
についての第４の実施例を図９に示す。この第３の実施
例は、前記第１の実施例において、出力トランジスタＴ
Ｒ5をドライブするトランジスタＴＲ4 の代わりに、ト
ランジスタＴＲ7 とトランジスタＴＲ8 で出力トランジ
スタＴＲ5 を定電流ドライブするようにしたものであ
る。このようにすることで、２Ｖ程度の低電圧検出にお
いても安定した出力を供給することができる。
についての第４の実施例を図９に示す。この第３の実施
例は、前記第１の実施例において、出力トランジスタＴ
Ｒ5をドライブするトランジスタＴＲ4 の代わりに、ト
ランジスタＴＲ7 とトランジスタＴＲ8 で出力トランジ
スタＴＲ5 を定電流ドライブするようにしたものであ
る。このようにすることで、２Ｖ程度の低電圧検出にお
いても安定した出力を供給することができる。
【００４３】
【発明の効果】以上の構成になるこの発明の電源電圧検
出回路によれば、負性抵抗特性のピンチ・オフ電圧ＶCB
（ＯＦＦ）で任意の電源電圧を検出し、温度特性補償用
の回路を別に必要としないため、従来の回路に較べて、
トランジスタ、抵抗、コンデンサ等の構成する素子数を
大幅に削減できる。その結果、集積回路としてのチップ
面積が同じデザイン・ルールでは、従来の集積回路に較
べ、約１／３程度にすることが可能となり、大幅にコス
ト・ダウンできる。
出回路によれば、負性抵抗特性のピンチ・オフ電圧ＶCB
（ＯＦＦ）で任意の電源電圧を検出し、温度特性補償用
の回路を別に必要としないため、従来の回路に較べて、
トランジスタ、抵抗、コンデンサ等の構成する素子数を
大幅に削減できる。その結果、集積回路としてのチップ
面積が同じデザイン・ルールでは、従来の集積回路に較
べ、約１／３程度にすることが可能となり、大幅にコス
ト・ダウンできる。
【００４４】また、この発明になる電源電圧検出回路
は、負性抵抗特性のピンチ・オフ電圧ＶCB（ＯＦＦ）の
値で検出電圧を設定するため、要求される検出電圧に対
し、回路常数の違ったパターン・マスクをその数だけ用
意する必要がなく、プロセスで設定することが可能とな
る。
は、負性抵抗特性のピンチ・オフ電圧ＶCB（ＯＦＦ）の
値で検出電圧を設定するため、要求される検出電圧に対
し、回路常数の違ったパターン・マスクをその数だけ用
意する必要がなく、プロセスで設定することが可能とな
る。
【図１】図１は、この発明になる電源電圧検出回路につ
いて、その第１の実施例を示す回路図である。
いて、その第１の実施例を示す回路図である。
【図２】図２は、この発明になる電源電圧検出回路に使
用される負性トランジスタＢＡＭＢＩＴの構造を示す概
略的な構造図である。
用される負性トランジスタＢＡＭＢＩＴの構造を示す概
略的な構造図である。
【図３】図３は、上記する負性トランジスタＢＡＭＢＩ
Ｔのベース接地特性を示すベース接地特性図である。
Ｔのベース接地特性を示すベース接地特性図である。
【図４】図４は、上記する負性トランジスタＢＡＭＢＩ
Ｔのエミッタ接地特性を示すエミッタ接地特性図であ
る。
Ｔのエミッタ接地特性を示すエミッタ接地特性図であ
る。
【図５】図５は、この発明になる電源電圧検出回路の動
作を説明するための、負性トランジスタＢＡＭＢＩＴの
ベース接地における、スイッチ動作説明図である。
作を説明するための、負性トランジスタＢＡＭＢＩＴの
ベース接地における、スイッチ動作説明図である。
【図６】図６は、上記する負性トランジスタＢＡＭＢＩ
Ｔのピンチ・オフ電圧の違いによるベース接地特性図で
ある。
Ｔのピンチ・オフ電圧の違いによるベース接地特性図で
ある。
【図７】図７は、この発明になる電源電圧検出回路につ
いて、その第２の実施例を示す回路図である。
いて、その第２の実施例を示す回路図である。
【図８】図８は、この発明になる電源電圧検出回路につ
いて、その第３の実施例を示す回路図である。
いて、その第３の実施例を示す回路図である。
【図９】図９は、この発明になる電源電圧検出回路につ
いて、その第４の実施例を示す回路図である。
いて、その第４の実施例を示す回路図である。
【図１０】図１０は、従来の電源電圧検出回路の例を示
す回路図である。
す回路図である。
【図１１】図１１は、従来の電源電圧検出回路の他の例
を示す回路図である。
を示す回路図である。
ＴＲ1 〜ＴＲ8 トランジスタ Ｒ1 〜Ｒ10 抵抗 ＲL 負性抵抗 ＮＲ 負性抵抗特性部 ＶCC 電源 ＲＶ 基準電圧源 Ｐ1 第１の抵抗と第２の抵抗との接続点 Ｐ2 第２の抵抗と基準電圧源との接続点 １ エミッタ領域 ２ Ｐ+ ベース領域 ３ Ｐ+ ベース・コンタクト領域 ４ Ｐ- ベース領域 ５ ゲート領域 ６ コレクタ領域 ７ コレクタ・コンタクト領域 ８ Ｎ+ コレクタ領域 ９ Ｐ+ アイソレート領域
フロントページの続き (56)参考文献 特開 昭52−78475（ＪＰ，Ａ) 特開 昭58−21170（ＪＰ，Ａ) 特開 平３−268331（ＪＰ，Ａ) 特開 昭54−91188（ＪＰ，Ａ) 特開 昭52−57858（ＪＰ，Ａ) 特開 昭51−2933（ＪＰ，Ａ) 特開 平２−253631（ＪＰ，Ａ) 特開 平２−44758（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 - 19/32 G01R 31/36 G05F 1/10 G06F 1/00 H01L 29/00
Claims (1)
- 【請求項１】 電源ＶCCとグランドＧＮＤとの間に第１
の抵抗Ｒ1 、第２の抵抗Ｒ2 及び基準電圧源ＲＶとが直
列接続され、前記第１の抵抗Ｒ1 と第２の抵抗Ｒ2 との
接続点Ｐ1 が負性抵抗特性部ＮＲの第１の端子に接続さ
れ、前記第２の抵抗Ｒ2 と基準電圧源ＲＶとの接続点Ｐ
2 が負性抵抗特性部ＮＲの第２の端子に接続され、負性
抵抗特性部ＮＲの第３の端子は抵抗Ｒ3 を通じて前記グ
ランドＧＮＤに接続されており、 前記負性抵抗特性部ＮＲは、前記第１、第２および第３
の三つの端子を有するものであって、前記第２の端子に
一定の入力電圧を付勢し、前記第３の端子を接地接続と
し、前記第１の端子に電圧を付勢していくとき、その付
勢された電圧に対し前記第１の端子に流れ込む電流が電
圧制御型の負性抵抗特性を出力するものであって、且
つ、前記第３の端子に一定の入力電圧を付勢し、前記第
２の端子を接地とし、前記第１の端子に電圧を付勢した
場合でも、その付勢された電圧に対し前記第１の端子に
流れ込む電流が電圧制御型の負性抵抗特性を出力するも
のであって、 電源電圧の低下を、負性抵抗特性部の第１の端子と第２
の端子に接続された前記第２の抵抗Ｒ2 の両端の電位差
でもって検知し、その電源電圧低下の信号を前記負性抵
抗特性部の第３の端子に接続された抵抗Ｒ3 の電圧で出
力するようにしたことを特徴とする電源電圧検出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31277697A JP3314696B2 (ja) | 1997-10-27 | 1997-10-27 | 電源電圧検出回路 |
| KR1019980044799A KR100324984B1 (ko) | 1997-10-27 | 1998-10-26 | 전원전압검출회로 |
| US09/178,425 US6225860B1 (en) | 1997-10-27 | 1998-10-26 | Source voltage detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31277697A JP3314696B2 (ja) | 1997-10-27 | 1997-10-27 | 電源電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11133070A JPH11133070A (ja) | 1999-05-21 |
| JP3314696B2 true JP3314696B2 (ja) | 2002-08-12 |
Family
ID=18033282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31277697A Expired - Fee Related JP3314696B2 (ja) | 1997-10-27 | 1997-10-27 | 電源電圧検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6225860B1 (ja) |
| JP (1) | JP3314696B2 (ja) |
| KR (1) | KR100324984B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661258B1 (en) * | 2002-08-21 | 2003-12-09 | Ambit Microsystems Corp. | Low voltage detecting circuit for detecting input power of a modem |
| JP4862319B2 (ja) * | 2005-08-26 | 2012-01-25 | 株式会社日立製作所 | 保護回路を備えた半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1323711A (en) * | 1970-01-02 | 1973-07-18 | Post Office | Electrical networks |
| US4028562A (en) * | 1975-06-16 | 1977-06-07 | Mcdonnell Douglas Corporation | Negative impedance transistor device |
| JPH04186923A (ja) * | 1990-11-21 | 1992-07-03 | Fujitsu Ltd | 論理回路 |
| ATE118901T1 (de) * | 1991-07-25 | 1995-03-15 | Siemens Ag | Eingabestufe für digitale signale. |
| JPH0644210A (ja) | 1992-07-23 | 1994-02-18 | Sony Corp | 結晶のバンドギャップを求める方法 |
| JPH07336200A (ja) | 1994-06-03 | 1995-12-22 | Mitsumi Electric Co Ltd | 比較回路 |
-
1997
- 1997-10-27 JP JP31277697A patent/JP3314696B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-26 US US09/178,425 patent/US6225860B1/en not_active Expired - Fee Related
- 1998-10-26 KR KR1019980044799A patent/KR100324984B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6225860B1 (en) | 2001-05-01 |
| KR19990037373A (ko) | 1999-05-25 |
| KR100324984B1 (ko) | 2002-05-09 |
| JPH11133070A (ja) | 1999-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5635823A (en) | Current detector circuit | |
| JPH06324087A (ja) | 電圧モニタ回路 | |
| EP0994335A2 (en) | Comparing and amplifying detector circuit | |
| US4701639A (en) | Threshold detector circuit and method | |
| JP3314696B2 (ja) | 電源電圧検出回路 | |
| JP3200599B2 (ja) | 基板流入クランプおよび方法 | |
| US4587442A (en) | Current threshold detector | |
| JPH09213893A (ja) | 半導体装置 | |
| US6768139B2 (en) | Transistor configuration for a bandgap circuit | |
| JP2841977B2 (ja) | 電流のしきい値を検出する回路 | |
| US20040245572A1 (en) | Semiconductor integrated circuit device and cellular terminal using the same | |
| US5382837A (en) | Switching circuit for semiconductor device | |
| US4758773A (en) | Switching device | |
| CN113659818B (zh) | 一种理想二极管电路 | |
| JPH0670487A (ja) | 電源切替回路 | |
| JP3350669B2 (ja) | 半導体出力回路 | |
| JPH04347924A (ja) | トランジスタの耐飽和回路及びバッファ回路 | |
| JPH08331757A (ja) | 過電流制限回路 | |
| CN115855289A (zh) | 一种温度检测模块和过温保护电路 | |
| JPH0513064Y2 (ja) | ||
| JPH08102649A (ja) | パワー半導体素子の電流検出回路 | |
| US6768145B1 (en) | Semiconductor integrated circuit device | |
| JPH0610414Y2 (ja) | 低飽和電圧型シリーズレギュレータ | |
| JPH01200808A (ja) | 半導体集積回路における熱遮断回路 | |
| JPS6235268A (ja) | 電流検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080607 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |