JPH08181846A

JPH08181846A - 画像処理装置

Info

Publication number: JPH08181846A
Application number: JP6336361A
Authority: JP
Inventors: Hiroyuki Matsushita; 浩之松下
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-12-22
Filing date: 1994-12-22
Publication date: 1996-07-12
Anticipated expiration: 2013-09-24
Also published as: JP2803588B2

Abstract

(57)【要約】【目的】重ね処理と主走査方向への合成処理とを行っ
て出力することができる画像処理装置を提供する。【構成】上位装置からの画像データＤ1，Ｄ2を格納す
る画像メモリ３と、上位装置からの画像データＤ3と画
像メモリ３から読み出された画像データＤ2とを重ね合
わせる重ね処理回路２と、画像メモリ３に画像データＤ
1，Ｄ2，Ｄ2＋Ｄ3を書き込むためのアドレスを指定する
書込カウンタ４と、画像メモリ３から画像データＤ1，
Ｄ2，Ｄ2＋Ｄ3を読み出すためのアドレスを指定する読
出カウンタ５と、画像データＤ1，Ｄ2，Ｄ3の上記重ね
処理と合成処理との制御とを行う合成／重ね処理制御部
６と、上記重ね処理と合成処理とを行わせる指示を合成
／重ね処理制御部６に行うＣＰＵ１とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データの重ね処理
と合成処理とを行う画像処理装置に関する。

【０００２】

【従来の技術】画像処理装置は、一般のファクシミリを
はじめ、新聞社や印刷会社等の刊行物を発行する会社で
多用されている。特に、新聞社では、販売競争やシェア
獲得のために、見開き版化（Ａ１サイズ版）や写真のカ
ラー化が急速に進んでいる。このため、ホストコンピュ
ータによって新聞紙面を作成する上で、画像の見開き版
化とタイムリーな写真／広告画像の差し替えとが可能な
システムを構築する要求が高まっている。また、これら
の機能を出力装置で実現させたいという要求もある。こ
の場合、画像の重ね処理と合成処理とをタイムリーに効
率良く行う必要がある。

【０００３】従来、画像の合成処理を単独に行う技術と
して、特開昭６３−１７２５６３号公報に記載されたも
のがある。この技術は、１画面分の画像を記憶する記憶
手段と、別の１画面分の画像を記憶する記憶手段とを備
えている。そして、これら両記憶手段を交互に読み取
り、その情報を１ラインずつ交互に処理して合成する構
成になっている。

【０００４】

【発明が解決しようとする課題】しかし、上記の技術で
は、１ライン単位で合成処理をし、副走査法孔に交互に
記録する方式であるので、見開き方向、即ち主走査方向
への合成ができない。また、重ね処理機能と合成処理機
能とが具備された出力装置は存在しない。したがって、
ホストコンピュータのシステムを変更して、上記重ね処
理と合成処理とを行わせることとなるが、このようにホ
ストコンピュータのシステムを変更すると、改造規模，
コスト面で多大な負担が加わってしまうという問題があ
る。

【０００５】本発明は上記問題点にかんがみてなされた
もので、重ね処理と主走査方向への合成処理とを行って
出力することができる画像処理装置の提供を目的とす
る。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の画像処理装置は、上位装置からの画像デー
タを格納する画像メモリと、上記上位装置からの画像デ
ータと上記画像メモリから読み出された画像データとを
重ね合わせる重ね処理回路と、上記画像メモリに上記画
像データを書き込むためのアドレスを指定する書込カウ
ンタと、上記画像メモリから上記画像データを読み出す
ためのアドレスを指定する読出カウンタと、画像データ
の上記重ね処理と合成処理との制御とを行う合成／重ね
処理制御部と、上記重ね処理と合成処理とを行わせる指
示を上記合成／重ね処理制御部に行うＣＰＵとを備える
構成とした。

【０００７】また、請求項２に記載の画像処理装置は、
上記合成／重ね処理制御部を、同じ回路構成にて上記重
ね処理と合成処理の制御を行い、かつ、１枚の記録画像
に対して重ね処理と合成処理とを同時に行う共に、合成
の対象となる画像データを、１ライン毎、交互に読み出
す構成としてある。

【０００８】

【作用】上記画像処理装置によれば、書込カウンタによ
って指定された画像メモリのアドレスに、画像データが
書き込まれる。そして、重ね処理回路によって、上位装
置からの画像データが、合成／重ね処理制御部で制御さ
れる読出カウンタによって読み出された画像データに重
ね合わせられる。しかる後、ＣＰＵに指示された合成／
重ね処理制御部の制御によって、画像データの合成処理
が行われる。

【０００９】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例に係る画像処理
装置を示すブロック図であり、図２は合成／重ね処理制
御部のブロック図であり、図３は重ね処理回路の回路図
であり、図４は画像メモリの格納領域を示す概略図であ
る。本実施例の画像処理装置は、図１に示すように、Ｃ
ＰＵ１と、重ね処理回路２と、画像メモリ３と、書込カ
ウンタ４と、読出カウンタ５と、合成／重ね処理制御部
６とを備えている。

【００１０】画像処理装置が画像データを受信する際に
は、図示しないホストコンピュータ等の上位装置から、
画像データと、画像メモリ３へのメモリ書込時のデータ
有効信号Ｓ２及びメモリ書込信号Ｓ３（画像クロック）
とが、同時に重ね処理回路２と合成／重ね処理制御部６
とに入力されるようになっている。

【００１１】ＣＰＵ１には、重ね処理回路２が各画像デ
ータを受信する前に、予め、各受信画像データのライン
数を示すライン信号Ｓ１が、図示しない上位装置から入
力されるようになっている。このライン信号Ｓ１は、画
像メモリ３の書込，読出のタイミング信号となる。

【００１２】ＣＰＵ１は、重ね処理回路２で重ね書きし
ない画像データが受信される前に、Ｌレベルを示す重ね
処理信号Ｃ1を重ね処理回路２に入力し、また、画像メ
モリ３のＡブロックに画像データを格納するように合成
／重ね処理制御部６に対して指示すると共に、書込カウ
ンタ４を動作させる指示信号Ｃ2を合成／重ね処理制御
部６に出力する機能を有する。

【００１３】また、重ね処理回路２が重ね書きされる画
像データを受信する際に、上位装置からＣＰＵ１に画像
データが重ね書きされるものであることを示す重ね書き
指示信号Ｓ４がＣＰＵ１に送られると、ＣＰＵ１は、画
像メモリ３のＣブロックに画像データを格納するように
合成／重ね処理制御部６に対して指示すると共、に書込
カウンタ４を動作させる指示信号Ｃ2を合成／重ね処理
制御部６に出力する機能を有する。

【００１４】さらに、ＣＰＵ１は、重ね処理回路２が重
ね書きする画像データを受信する前に、Ｈレベルの重ね
処理信号Ｃ1を重ね処理回路２に出力し、画像メモリ３
のＣブロックに格納されている画像データを読み出し且
つ重ね書きされた画像データを画像メモリ３のＢブロッ
クに書き込むと共に、書込カウンタ４及び読出カウンタ
５を動作させるための指示信号Ｃ3を合成／重ね処理制
御部６に出力する機能を有する。

【００１５】さらにまた、ＣＰＵ１は、画像メモリ３内
の画像データを読み出す場合には、重ね処理回路２に対
して、画像メモリ３から読み出した画像データを出力端
７に出力するよう指示する。また、ＣＰＵ１は、図５に
示すように、画像メモリ３のＡブロックとＢブロックと
の画像データをライン単位で交互に読み出すように、合
成／重ね処理制御部６に対して指示するようになってい
る。

【００１６】重ね処理回路２は、図３に示すように、Ｃ
ＰＵ１からの重ね処理信号Ｃ1を入力する端子２２と画
像メモリ３のＣブロックからの画像データを入力する端
子２３とを有するＡＮＤゲート２０と、ＡＮＤゲート２
０の出力を入力する端子２４と上位装置からの画像デー
タを入力する端子２５とを有するＯＲゲート２１とで構
成されている。そして、ＯＲゲート２１の出力端２６
は、図１の画像メモリ３と出力端７とに接続されてい
る。

【００１７】これにより、ＣＰＵ１から端子２２を介し
てＬレベルの重ね処理信号Ｃ1が入力されると、ＯＲ回
路２１の端子２４がＬレベルになり、ＯＲゲート２１
は、端子２５を介して入力された上位装置からの画像デ
ータをそのまま出力端２６に出力する。また、ＣＰＵ１
からＨレベルの重ね処理信号Ｃ1が入力されると、端子
２３を介して入力された画像メモリ３からの画像データ
がＡＮＤ回路２０から出力され、ＯＲゲート２１によっ
て、ＡＮＤ回路２０からの出力画像データと上位装置か
らの画像データとが重ね処理され、重ね書き画像データ
が出力端２６に出力される。

【００１８】画像メモリ３は、Ａ２サイズで３枚分の画
像データを格納することができる容量を有し、図４に示
すように、格納領域がＡブロック，Ｂブロック，Ｃブロ
ックに区分けされている。なお、仕様により容量及び格
納領域の変更が可能である。図１において、書込カウン
タ４は、画像メモリ３に画像データを書き込むためのア
ドレスを指定する機能を有する。読出カウンタ５は、画
像メモリ３から画像データを読み出すためのアドレスを
指定する機能を有する。

【００１９】合成／重ね処理制御部６は、図２に示すよ
うに、ＣＰＵ１からの各種の信号を入力する入力端子６
０〜６４と、リードクロックＬＣを入力する入力端子６
５と、読出カウンタ５への出力端子６６，６７とを有し
ている。入力端子６０は、先頭アドレス，画像データの
１ラインのドット数をＩ／Ｏポート７０にセットするた
めの端子である。このＩ／Ｏポート７０の出力側は、バ
ッファ７１とフリップフロップ回路（Ｆ・Ｆ）７２，７
３とに接続されている。そして、バッファ７１の出力
は、直接出力端子６６に接続され、フリップフロップ回
路７２の出力は、加算回路７７に接続されている。

【００２０】一方、フリップフロップ回路７３の出力側
は、ＬＯＡＤクロック出力カウンタ８１に接続され、こ
のＬＯＡＤクロック出力カウンタ８１の出力側は、ＬＯ
ＡＤ信号生成回路８２に接続されている。このＬＯＡＤ
信号生成回路８２の出力は、出力端子６７に送られると
共に、ＬＯＡＤクロック出力カウンタ８１にフィードバ
ックされるようになっている。

【００２１】入力端子６１は、重ね指定及び合成指定を
示す合成／重ね切換信号Ｋを入力する端子であり、合成
／重ね切換信号Ｋがこの入力端子６１からＮＯＴゲート
７４とバッファ７５とに入力されるようになっている。
ＮＯＴゲート７４の出力側には、フリップフロップ回路
７６が接続されており、このフリップフロップ回路７６
とバッファ７５との出力は、加算回路７７に送られるよ
うになっている。さらに、加算回路７７の出力側には、
フリップフロップ回路７８が接続され、フリップフロッ
プ回路７８の出力側は、フリップフロップ回路７６とバ
ッファ７５，７９とに接続されている。そして、バッフ
ァ７９の出力側は、出力端子６６に接続されている。

【００２２】入力端子６２は、合成／重ねＯＮ／オフ信
号Ｇを、ＬＯＡＤ信号生成回路８２とＮＯＴ回路８０と
バッファ７９とに入力する端子である。また、ＮＯＴ回
路８０の出力側は、バッファ７１とフリップフロップ回
路７６，７８とに接続されている。入力端子６３は、パ
ルス状のラインセット信号Ｌ0を入力する端子であり、
フリップフロップ回路７２とＡＮＤゲート８３とに接続
されている。ＡＮＤゲート８３の他方の入力端は、ＬＯ
ＡＤ信号生成回路８２の出力側に接続されており、ＡＮ
Ｄゲート８３の出力側は、フリップフロップ回路７６，
７８に接続されている。

【００２３】入力端子６４は、上記ラインセット信号Ｌ
0とは別のラインセット信号Ｌ1を、フリップフロップ回
路７３とＬＯＡＤクロック出力カウンタ８１とに入力す
る端子である。入力端子６５は、リードクロックＬＣ
を、ＬＯＡＤクロック出力カウンタ８１とＬＯＡＤ信号
生成回路８２とに入力する端子である。

【００２４】次に、本実施例の動作について説明する。
なお、理解を容易にするため、Ａ２サイズ１枚で９０９
ＬＰＩの画像データＤ1と、Ａ２サイズ１枚で４５４Ｌ
ＰＩの画像データＤ2と、Ａ２サイズ１枚で９０９ＬＰ
Ｉの画像データＤ3とを順に受信する場合について述べ
る。また、この場合において、４５４ＬＰＩの画像デー
タＤ2と９０９ＬＰＩの画像データＤ3とを重ね書きする
ものとする。勿論、これに限るものではなく、他の受信
サイズ及び線密度でも下記と同様の処理を行うことがで
きる。ここで、「ＬＰＩ」とは、線密度であり、１イン
チ当たりの記録密度の単位をいう。

【００２５】まず、図１において、各画像データＤ1，
Ｄ2，Ｄ3を重ね処理回路２に送信する前に、各画像デー
タＤ1，Ｄ2，Ｄ3のライン数を示すライン信号Ｓ１が上
位装置からＣＰＵ１に入力される。そして、重ね書きで
ない９０９ＬＰＩの画像データＤ1を重ね処理回路２が
受信する前に、Ｌレベルを示す重ね処理信号Ｃ1がＣＰ
Ｕ１から重ね処理回路２に入力される。

【００２６】これにより、Ｌレベルの重ね処理信号Ｃ1
が図３に示す重ね処理回路２の端子２２を介してＡＮＤ
回路２０に入力され、ＯＲ回路２１の入力端子２４がＬ
レベルになる。この結果、画像データＤ1がＯＲゲート
２１の端子２５を介してそのまま出力端２６に出力され
る。このとき、指示信号Ｃ2がＣＰＵ１から合成／重ね
処理制御部６に入力され、画像メモリ３のＡブロックに
画像データＤ1が格納される。

【００２７】次いで、重ね書きされる４５４ＬＰＩの画
像データＤ2が重ね処理回路２で受信される際に、上位
装置からＣＰＵ１に画像データＤ2が重ね書きされるも
のであることを示す重ね書き指示信号Ｓ４が送られ、Ｃ
ＰＵ１から重ね処理回路２にＬレベルを示す重ね処理信
号Ｃ1が入力される。これにより、画像データＤ2がその
まま重ね処理回路２から出力される。このとき、ＣＰＵ
１から合成／重ね処理制御部６に対して、画像メモリ３
のＣブロックに画像データＤ2を格納するように指示す
る指示信号Ｃ2Ｇ送られ、画像データＤ2が画像メモリ３
のＣブロックに格納される。

【００２８】そして、重ね書きする９０９ＬＰＩの画像
データＤ3が重ね処理回路２で受信される前に、Ｈレベ
ルの重ね処理信号Ｃ1がＣＰＵ１から重ね処理回路２に
出力されると共に、画像メモリ３のＣブロックに格納さ
れている画像データＤ2を読み出す指示信号Ｃ3がＣＰＵ
１から合成／重ね処理制御部６に出力される。これによ
り、図３に示す重ね処理回路２の端子２３を介して入力
された画像メモリ３からの画像データＤ2がＡＮＤ回路
２０から出力され、ＯＲゲート２１によって、画像デー
タＤ2と上位装置からの９０９ＬＰＩの画像データＤ3と
が重ね処理され、重ね書き画像データＤ2＋Ｄ3が出力端
２６から出力される。

【００２９】このとき、重ね書き画像データＤ2＋Ｄ3を
画像メモリ３のＢブロックに書き込む指示信号Ｃ3がＣ
ＰＵ１から合成／重ね処理制御部６に出力され、重ね書
き画像データＤ2＋Ｄ3がＢブロックに格納される。具体
的には、４５４ＬＰＩの画像データＤ2が図７の（ａ）
に示すようなデータであり、９０９ＬＰＩの画像データ
Ｄ3が図７の（ｂ）に示すようなデータであるとする
と、図８の（ａ）及び（ｄ）に示すように、線密度が粗
い画像データＤ2をライン単位で２回読み出し、図８の
（ｂ）及び（ｅ）に示すように、各回の画像データＤ2
に対して、１ライン単位の画像データＤ3を重ね処理す
ることで、図８の（ｃ）及び（ｆ）に示すような重ね書
き画像データＤ2＋Ｄ3を得る。

【００３０】しかる後、図５に示すように、合成／重ね
処理制御部６によって、画像メモリ３のＡブロックとＢ
ブロックとの画像データＤ1，Ｄ2＋Ｄ3が、重ね処理回
路２を介して、ライン単位で交互に読み出され、画像メ
モリ３のＡブロックとＢブロックの同じラインが同じ走
査上に記録され、図６に示すようなＡ１サイズの合成画
像が出力される。

【００３１】次に、重ね処理回路２の重ね処理時におけ
る合成／重ね処理制御部６による読出カウンタ５の制御
と、合成処理時における制御とを図２，図９及び図１０
に基づいて詳しく説明する。まず、通常のメモリ格納動
作について説明する。格納処理を行う前に、画像メモリ
３中の格納するブロックの先頭アドレスを図２の入力端
子６０からＩ／Ｏポート７０にセットする。次に、入力
端子６２からＯＦＦの合成／重ねＯＮ／オフ信号Ｇを受
け、バッファ７１のゲートをＯＮにし、Ｉ／Ｏポート７
０の先頭アドレスをバッファ７１及び出力端子６６を介
して読出カウンタ５にロードする。しかる後、画像デー
タＤ1，Ｄ2，Ｄ3を画像メモリ３に送り込み、指定した
先頭アドレスよりこれらの画像データＤ1，Ｄ2，Ｄ3を
画像メモリ３に格納する。

【００３２】次いで、重ね処理の場合について説明す
る。入力端子６２からの合成／重ねＯＮ／オフ信号Ｇを
ＯＦＦにすることで、バッファ７１のゲートをＯＮに
し、しかる後、画像メモリ３内の読み出したいブロック
の先頭アドレス（図９のＮ値）をＩ／Ｏポート７０にセ
ットすることで、その先頭アドレスを出力端子６６へ出
力する。そして、リードクロックＬＣを一つ発生するこ
とにより、読出カウンタ５へその先頭アドレスをセット
する（図９のＴ1）。これらの動作は前述した通常のメ
モリ格納動作と同じである。

【００３３】次に、入力端子６３からラインセット信号
Ｌ0のパルスを受け、先頭アドレスをフリップフロップ
回路７２にセットする（図９のＴ2）。このとき、入力
端子６２からのＯＦＦの合成／重ねＯＮ／オフ信号Ｇに
より、フリップフロップ回路７８の出力がクリア（図９
の０値）になっているので、先頭アドレスは、加算回路
７７からそのまま出力される。この状態で、入力端子６
２からＯＮの合成／重ねＯＮ／オフ信号Ｇを受けて、バ
ッファ７１のゲートをＯＦＦにし、バッファ７９をＯＮ
にすると共にフリップフロップ回路７８のクリアを解除
する。しかる後、入力端子６０から受けた線密度４９４
ＬＰＩの１ラインのドット数をＩ／Ｏポート７０にセッ
トする（図９のＭ値）。

【００３４】そして、入力端子６３からラインセット信
号Ｌ0のパルスを再度受け、その１ラインのドット数を
フリップフロップ回路７２にセットすると共に、先にセ
ットされていた上記先頭アドレスをフリップフロップ回
路７８にセットする（図９のＴ3）。これにより、バッ
ファ７９のゲートがＯＮしているので、先頭アドレスが
出力端子６６に出力される。さらに、入力端子６４から
受けたラインセット信号Ｌ1の２発のパルスによって、
上記１ラインのドット数をフリップフロップ回路７３及
びＬＯＡＤクロック出力カウンタ８１にセットする（図
９のＴ4）。以上で前処理が終了する。

【００３５】続いて、４５４ＬＰＩの画像データＤ2が
格納されたＣブロックから画像データＤ2を読み出すた
めに、リードクロックＬＣを入力端子６５から読出カウ
ンタ５へ供給する。これにより、先頭アドレスより４５
４ＬＰＩの画像データＤ2の１ライン目の読み出しが開
始される（図９のＴ5）。これと同時に、ＬＯＡＤクロ
ック出力カウンタ８１も動作を開始し、しかる後、ＬＯ
ＡＤクロック出力カウンタ８１が、先にセットされた１
ラインのドット数を繰り返しカウントし、そのカウント
終了毎に、カウント終了信号ＥをＬＯＡＤ信号生成回路
８２に送る。ＬＯＡＤ信号生成回路８２は、ＬＯＡＤク
ロック出力カウンタ８１からのカウント終了信号Ｅの受
信回数が奇数の場合のときにのみ、ＬＯＡＤクロックＬ
を出力端子６７に出力する。

【００３６】ＬＯＡＤクロック出力カウンタ８１の１回
目のカウントが終了すると（図９のＴ6）、フリップフ
ロップ回路７８にセットされている先頭アドレスを、出
力端子６６を介して読出カウンタ５にロードする。これ
により、同じ４５４ＬＰＩの画像データＤ2の１ライン
目を画像メモリ３から再度読み出し、前述したように、
重ね処理回路２において、この４５４ＬＰＩの画像デー
タＤ2の１ライン目を９０９ＬＰＩの画像データＤ3の１
ライン目に重ね処理する。また、ＬＯＡＤクロックＬに
より、加算回路７７で加算された「先頭アドレス」＋
「１ライン分のアドレス」がフリップフロップ回路７８
にセットされる（図９のＴ7）。

【００３７】続いて、ＬＯＡＤクロック出力カウンタ８
１の２回目のカウントが終了すると（図９のＴ8）、フ
リップフロップ回路７８にセットされている「先頭アド
レス」＋「１ライン分のアドレス」を、出力端子６６を
介して読出カウンタ５にロードする。これにより、同じ
４５４ＬＰＩの画像データＤ2の２ライン目を画像メモ
リ３から再度読み出し、重ね処理回路２において、９０
９ＬＰＩの画像データＤ3の４ライン目と重ね処理を行
う。また、ＬＯＡＤクロックＬにより、加算回路７７で
加算された「先頭アドレス」＋「２ライン分のアドレ
ス」がフリップフロップ回路７８にセットされる。この
ように、合成／重ね処理制御部６の制御で４５４ＬＰＩ
の画像データＤ2のラインデータを画像メモリ３から２
回ずつ読み出すことで、図８に示したような重ね処理を
実現している。

【００３８】最後に、合成処理の場合について説明す
る。まず、入力端子６２からの合成／重ねＯＮ／オフ信
号ＧをＯＦＦにすることで、バッファ７１のゲートをＯ
Ｎにし、しかる後、Ｉ／Ｏポート７０に画像メモリ３の
Ａブロックの先頭アドレス（図１０のＸ値）をセットし
て、出力端子６６に先頭アドレス値を出力する。そし
て、リードクロックＬＣを一つ発生することにより、読
出カウンタ５に先頭アドレスをセットする（図１０のＴ
1）。

【００３９】次に、入力端子６３からのラインセット信
号Ｌ0のパルスを受け、先頭アドレスをフリップフロッ
プ回路７２にセットする（図１０のＴ2）。このとき、
入力端子６２からのＯＦＦの合成／重ねＯＮ／オフ信号
Ｇによって、フリップフロップ回路７８の出力がクリア
（図１０の０値）になっているので、その先頭アドレス
値は、加算回路７７からそのまま出力される。この状態
で、入力端子６２からＯＮの合成／重ねＯＮ／オフ信号
Ｇを受けて、バッファ７１のゲートをＯＦＦにし、バッ
ファ７９をＯＮにすると共にフリップフロップ回路７８
のクリアを解除する。しかる後、入力端子６０から画像
メモリ３のＢブロックの先頭アドレス（図１０のＹ値）
を受け、Ｉ／Ｏポート７０にセットする。そして、入力
端子６３からラインセット信号Ｌ0のパルスを受け、Ｂ
ブロックの先頭アドレスをフリップフロップ回路７２に
セットすると共に、先にセットされていたＡブロックの
先頭アドレスをフリップフロップ回路７８にセットする
（図１０のＴ3）。

【００４０】続いて、入力端子６０から９０９ＬＰＩの
１ラインのドット数（図１０のＺ値）を受け、Ｉ／Ｏポ
ート７０にセットする。そして、入力端子６３からライ
ンセット信号Ｌ0のパルスを受け、その９０９ＬＰＩの
１ラインのドット数をフリップフロップ回路７２にセッ
トすると共に、先にセットされていたＡブロックの先頭
アドレスをフリップフロップ回路７６にセットし、Ｂブ
ロックの先頭アドレスをフリップフロップ回路７８にセ
ットする（図１０のＴ4）。これにより、バッファ７９
のゲートがＯＮしているので、出力端子６６に先頭アド
レスが出力される。さらに、この１ラインのドット数
を、入力端子６４からのラインセット信号Ｌ1の二つの
パルスによって、フリップフロップ回路７３とＬＯＡＤ
クロック出力カウンタ８１とにセットする（図１０のＴ
5）。以上で、前処理が終了する。

【００４１】続いて、以下の処理により、画像メモリ３
のＡブロック及びＢブロックに格納されている画像デー
タＤ1，画像データＤ2＋Ｄ3をＡ１サイズの見開き画像
として記録する。入力端子６５から読出カウンタ５にリ
ードクロックＬＣを供給すると、Ａブロックの先頭アド
レスから９０９ＬＰＩの画像データＤ1の１ライン目の
読出が開始され（図１０のＴ6）、これと同時に、ＬＯ
ＡＤクロック出力カウンタ８１の動作も開始される。

【００４２】しかる後、ＬＯＡＤクロック出力カウンタ
８１が、先にセットされた１ラインのドット数を繰り返
しカウントし、そのカウント終了毎に、カウント終了信
号ＥをＬＯＡＤ信号生成回路８２に送る。ＬＯＡＤ信号
生成回路８２は、ＬＯＡＤクロック出力カウンタ８１か
らのカウント終了信号ＥをＬＯＡＤクロックＬとしてそ
のまま出力端子６７に出力する。

【００４３】ＬＯＡＤクロック出力カウンタ８１の１回
目のカウントが終了すると（図１０のＴ7）、フリップ
フロップ回路７８にセットされているＢブロックの先頭
アドレスを出力端子６６を介して読出カウンタ５にロー
ドする。また、そのＬＯＡＤクロックＬにより、加算回
路７７で加算されたＡブロックの「先頭アドレス」＋
「１ライン分のアドレス」がフリップフロップ回路７８
にセットされる（図１０のＴ8）。

【００４４】次いで、ＬＯＡＤクロック出力カウンタ８
１の２回目のカウントが終了すると（図１０のＴ9）、
フリップフロップ回路７８にセットされているＡブロッ
クの「先頭アドレス」＋「１ライン分のアドレス」を出
力端子６６を介して読出カウンタ５にロードする。ま
た、ＬＯＡＤクロックＬにより、加算回路７７で加算さ
れたＢブロックの「先頭アドレス」＋「２ライン分のア
ドレス」がフリップフロップ回路７８にセットされる。

【００４５】このようにして、図５に示したように、画
像メモリ３のＡブロック，Ｂブロック毎に１ライン単位
で画像データＤ1，画像データＤ2＋Ｄ3が読み出され
る。また、各ブロックの１ラインデータを、１画像クロ
ック内で切り換えて処理することで、図６に示したよう
な見開き画像、すなわち主走査方向に連続的に合成され
た画像を記録出力することができる。

【００４６】

【発明の効果】以上のように本発明の画像処理装置によ
れば、１記録画像に対して画像データの重ね処理と合成
処理とを同時に行うことができるという効果がある。そ
して、１つの合成／重ね処理制御部で重ね処理と合成処
理との制御を同時に行うことができるので、その分構造
を簡単にすることができる。さらに、合成／重ね処理制
御部による重ね処理回路と画像メモリとの制御をハード
的に行うので、高速処理が可能となり、主走査方向への
合成処理も簡単に行うことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る画像処理装置を示すブ
ロック図である。

【図２】合成／重ね処理制御部を示すブロック図であ
る。

【図３】重ね処理回路を示すブロック図である。

【図４】画像メモリの格納領域を示す概略図である。

【図５】画像メモリの各ブロックから画像データを読み
出す状態を示すタイムチャート図であり、図５の（ａ）
はＡブロックからの読出ラインを示し、図５の（ｂ）は
Ｂブロックからの読出ラインを示す。

【図６】合成されたＡ１サイズの記録画像を示す概略図
である。

【図７】重ね処理を説明するための画像状態図であり、
図７の（ａ）は４５４ＬＰＩの画像データを示し、図７
の（ｂ）は９０９ＬＰＩの画像データを示す。

【図８】重ね処理動作を示すタイムチャート図であり、
図８の（ａ）は１ライン目の４５４ＬＰＩの画像データ
を示し、図８の（ｂ）は１ライン目の９０９ＬＰＩの画
像データを示し、図８の（ｃ）は重ね処理された１ライ
ン目の画像データを示し、図８の（ｄ）は２ライン目の
４５４ＬＰＩの画像データを示し、図８の（ｅ）は２ラ
イン目の９０９ＬＰＩの画像データを示し、図８の
（ｆ）は重ね処理された２ライン目の画像データを示
す。

【図９】合成／重ね処理制御部の制御による重ね処理動
作を示すタイムチャート図であり、図９の（ａ）は合成
／重ねＯＮ／オフ信号を示し、図９の（ｂ）はＩ／Ｏポ
ートの状態を示し、図９の（ｃ）はラインセット信号Ｌ
0を示し、図９の（ｄ）はフリップフロップ回路７２の
状態を示し、図９の（ｅ）はフリップフロップ回路７８
の状態を示し、図９の（ｆ）はＬＯＡＤクロックを示
し、図９の（ｇ）はラインセット信号Ｌ1を示し、図９
の（ｈ）はフリップフロップ回路７３の状態を示し、図
９の（ｉ）はＬＯＡＤクロック出力カウンタの状態を示
し、図９の（ｊ）はリードクロックを示し、図９の
（ｋ）はＬＯＡＤ値を示す。

【図１０】合成／重ね処理制御部の制御による合成処理
動作を示すタイムチャート図であり、図１０の（ａ）は
合成／重ねＯＮ／オフ信号を示し、図１０の（ｂ）はＩ
／Ｏポートの状態を示し、図１０の（ｃ）はラインセッ
ト信号Ｌ0を示し、図１０の（ｄ）はフリップフロップ
回路７２の状態を示し、図１０の（ｅ）はフリップフロ
ップ回路７８の状態を示し、図１０の（ｆ）はフリップ
フロップ回路７６の状態を示し、図１０の（ｇ）はＬＯ
ＡＤクロックを示し、図１０の（ｈ）はラインセット信
号Ｌ1を示し、図１０の（ｉ）はフリップフロップ回路
７３の状態を示し、図１０の（ｊ）はＬＯＡＤクロック
出力カウンタの状態を示し、図１０の（ｋ）はリードク
ロックを示し、図１０の（ｌ）はＬＯＡＤ値を示す。

【符号の説明】

１ＣＰＵ２重ね処理回路３画像メモリ４書込カウンタ５読出カウンタ６合成／重ね処理制御部Ｄ1，Ｄ3 ９０９ＬＰＩの画像データＤ2 ４５４ＬＰＩの画像データ

Claims

【特許請求の範囲】

【請求項１】上位装置からの画像データを格納する画
像メモリと、上記上位装置からの画像データと上記画像メモリから読
み出された画像データとを重ね合わせる重ね処理回路
と、上記画像メモリに上記画像データを書き込むためのアド
レスを指定する書込カウンタと、上記画像メモリから上記画像データを読み出すためのア
ドレスを指定する読出カウンタと、画像データの上記重ね処理と合成処理との制御とを行う
合成／重ね処理制御部と、上記重ね処理と合成処理とを行わせる指示を上記合成／
重ね処理制御部に行うＣＰＵと、を備えることを特徴とした画像処理装置。
【請求項２】上記合成／重ね処理制御部は、同じ回路
構成にて上記重ね処理と合成処理の制御を行い、かつ、
１枚の記録画像に対して重ね処理と合成処理とを同時に
行う共に、合成の対象となる画像データを、１ライン
毎、交互に読み出すものである、請求項１記載の画像処
理装置。