JPH08181447A - セラミック多層基板 - Google Patents
セラミック多層基板Info
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- JPH08181447A JPH08181447A JP6324495A JP32449594A JPH08181447A JP H08181447 A JPH08181447 A JP H08181447A JP 6324495 A JP6324495 A JP 6324495A JP 32449594 A JP32449594 A JP 32449594A JP H08181447 A JPH08181447 A JP H08181447A
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Abstract
(57)【要約】
【目的】 セラミック多層基板の表面を研磨せずに平坦
度を確保する。 【構成】 基板表面の局所的うねりの原因が導体パター
ン１２の厚みのばらつきにある点に着目し、パッド１３
の列の直下に位置する基板内層及び基板裏面の導体パタ
ーン１２の厚みを合計した合計厚み寸法がパッド１３の
配列領域でほぼ均一（ばらつきが５μｍ以下）になるよ
うに導体パターン１２を形成する。合計厚み寸法がほぼ
均一になる例としては、（ａ）パッド１３の列の直下に
導体パターンが存在しない場合、（ｂ）パッド１３の列
の直下に導体パターン１２がパッド１３の列と平行に形
成されている場合、（ｃ）パッド１３の列の直下に位置
する上層と下層の導体パターン１２が互い違いに形成さ
れている場合等がある。また、（ｄ）に示すようにパッ
ド１３の列の直下において導体パターン１２が形成され
ていない領域に絶縁層パターン１４を印刷するようにし
ても良い。
度を確保する。 【構成】 基板表面の局所的うねりの原因が導体パター
ン１２の厚みのばらつきにある点に着目し、パッド１３
の列の直下に位置する基板内層及び基板裏面の導体パタ
ーン１２の厚みを合計した合計厚み寸法がパッド１３の
配列領域でほぼ均一（ばらつきが５μｍ以下）になるよ
うに導体パターン１２を形成する。合計厚み寸法がほぼ
均一になる例としては、（ａ）パッド１３の列の直下に
導体パターンが存在しない場合、（ｂ）パッド１３の列
の直下に導体パターン１２がパッド１３の列と平行に形
成されている場合、（ｃ）パッド１３の列の直下に位置
する上層と下層の導体パターン１２が互い違いに形成さ
れている場合等がある。また、（ｄ）に示すようにパッ
ド１３の列の直下において導体パターン１２が形成され
ていない領域に絶縁層パターン１４を印刷するようにし
ても良い。
Description
【０００１】
【産業上の利用分野】本発明は、基板表面に半導体チッ
プをフリップチップ方式で実装するようにしたセラミッ
ク多層基板に関するものである。
プをフリップチップ方式で実装するようにしたセラミッ
ク多層基板に関するものである。
【０００２】
【従来の技術】近年の高密度実装・小型化の要求に応え
るため、導体パターンが印刷されたグリーンシートを積
層・焼成したセラミック多層基板に半導体チップをフリ
ップチップ方式で実装したＩＣ製品の需要が益々増大し
ている。フリップチップは、半導体チップの電極部に形
成したバンプを、基板表面に形成されたパッドに直接接
合するものであるから、図３に示すように、基板１表面
のパッド１３の配列領域が平坦でないと、基板１表面の
パッド１３と、半導体チップ３の電極部４に形成された
バンプ５との接続が不完全となる。従って、接続部の信
頼性を高めるには、基板１表面のパッド１３の配列領域
の平坦度が極めて重要である。
るため、導体パターンが印刷されたグリーンシートを積
層・焼成したセラミック多層基板に半導体チップをフリ
ップチップ方式で実装したＩＣ製品の需要が益々増大し
ている。フリップチップは、半導体チップの電極部に形
成したバンプを、基板表面に形成されたパッドに直接接
合するものであるから、図３に示すように、基板１表面
のパッド１３の配列領域が平坦でないと、基板１表面の
パッド１３と、半導体チップ３の電極部４に形成された
バンプ５との接続が不完全となる。従って、接続部の信
頼性を高めるには、基板１表面のパッド１３の配列領域
の平坦度が極めて重要である。
【０００３】ここで、基板の平坦度を低下させる原因の
一つとして、基板内層及び基板裏面に印刷された導体パ
ターンの厚みのばらつきがある。つまり、基板内層及び
基板裏面に導体パターンが存在するところは基板の厚み
が相対的に厚くなり、導体パターンが存在しないところ
は基板の厚みが相対的に薄くなるという、セラミック多
層基板特有の事情がある。このような導体パターンの厚
みのばらつきによる基板表面の局所的うねりに対して
は、基板焼成後に基板表面を研磨して平坦化し、その後
に、基板表面にフリップチップ接続用のパッドを薄膜形
成又は印刷焼成することで、上述した基板表面の局所的
うねりによる接続不良の問題を解消することが可能であ
る。
一つとして、基板内層及び基板裏面に印刷された導体パ
ターンの厚みのばらつきがある。つまり、基板内層及び
基板裏面に導体パターンが存在するところは基板の厚み
が相対的に厚くなり、導体パターンが存在しないところ
は基板の厚みが相対的に薄くなるという、セラミック多
層基板特有の事情がある。このような導体パターンの厚
みのばらつきによる基板表面の局所的うねりに対して
は、基板焼成後に基板表面を研磨して平坦化し、その後
に、基板表面にフリップチップ接続用のパッドを薄膜形
成又は印刷焼成することで、上述した基板表面の局所的
うねりによる接続不良の問題を解消することが可能であ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た基板表面の平坦化方法では、基板焼成後に基板表面を
研磨した上に、更に基板表面にフリップチップ接続用の
パッド（導体パターン）を薄膜形成又は印刷焼成すると
いう手間のかかる工程を追加しなければならないため、
製造コストが大幅に高くなる欠点がある。しかも、基板
焼成後は、焼成前のグリーンシートに比して２割程度も
焼成収縮すると共に、基板表面における印刷塗料のにじ
みが大きく、ファインパターン化にも限界がある。
た基板表面の平坦化方法では、基板焼成後に基板表面を
研磨した上に、更に基板表面にフリップチップ接続用の
パッド（導体パターン）を薄膜形成又は印刷焼成すると
いう手間のかかる工程を追加しなければならないため、
製造コストが大幅に高くなる欠点がある。しかも、基板
焼成後は、焼成前のグリーンシートに比して２割程度も
焼成収縮すると共に、基板表面における印刷塗料のにじ
みが大きく、ファインパターン化にも限界がある。
【０００５】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、基板表面を研磨しな
くても十分な平坦度を確保することができて、フリップ
チップの接続信頼性を向上できると共に、ファインパタ
ーン化・低コスト化の要求も満たすことができるセラミ
ック多層基板を提供することにある。
たものであり、従ってその目的は、基板表面を研磨しな
くても十分な平坦度を確保することができて、フリップ
チップの接続信頼性を向上できると共に、ファインパタ
ーン化・低コスト化の要求も満たすことができるセラミ
ック多層基板を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１のセラミック多層基板は、基板表
面に半導体チップをフリップチップ方式で実装する多数
のパッドが列設され、前記パッドの列の直下に位置する
基板内層及び基板裏面の印刷パターンの厚みを合計した
合計厚み寸法が前記パッドの配列領域でほぼ均一になる
ように印刷パターンが形成された構成となっている。
に、本発明の請求項１のセラミック多層基板は、基板表
面に半導体チップをフリップチップ方式で実装する多数
のパッドが列設され、前記パッドの列の直下に位置する
基板内層及び基板裏面の印刷パターンの厚みを合計した
合計厚み寸法が前記パッドの配列領域でほぼ均一になる
ように印刷パターンが形成された構成となっている。
【０００７】この場合、前記印刷パターンは、請求項２
のように、導体パターンであっても良いし、或は、請求
項３のように、導体パターンと、導体パターンが形成さ
れていない領域に印刷された絶縁層パターンとの組み合
わせであっても良い。更に、請求項４のように、前記印
刷パターンが形成された低温焼成用のグリーンシートを
積層し、１０００℃以下で焼成した構成とすることが好
ましい。
のように、導体パターンであっても良いし、或は、請求
項３のように、導体パターンと、導体パターンが形成さ
れていない領域に印刷された絶縁層パターンとの組み合
わせであっても良い。更に、請求項４のように、前記印
刷パターンが形成された低温焼成用のグリーンシートを
積層し、１０００℃以下で焼成した構成とすることが好
ましい。
【０００８】
【作用】本発明は、基板表面の局所的うねりの原因が印
刷パターンの厚みのばらつきにある点に着目し、パッド
の列の直下に位置する基板内層及び基板裏面の印刷パタ
ーンの厚みを合計した合計厚み寸法がパッドの配列領域
でほぼ均一になるように印刷パターンを形成する。ここ
で、“ほぼ均一”とは、印刷パターンの合計厚み寸法の
ばらつきが小さいことを意味する。印刷パターンの合計
厚み寸法がパッドの配列領域でほぼ均一になる例として
は、図１（ａ）に示すように、パッドの配列領域の直下
に印刷パターンが全く存在しない場合、図１（ｂ）に示
すように、パッドの配列領域の直下に１本又は複数本の
印刷パターン（導体パターン）がパッドの列と平行に形
成されている場合、図１（ｃ）に示すように、パッドの
配列領域の直下に位置する上層と下層の印刷パターン
（導体パターン）が互い違いに形成されている場合、ま
た、図１（ｄ）に示すように、導体パターンが形成され
ていない領域に絶縁層パターンを印刷した場合等があ
る。
刷パターンの厚みのばらつきにある点に着目し、パッド
の列の直下に位置する基板内層及び基板裏面の印刷パタ
ーンの厚みを合計した合計厚み寸法がパッドの配列領域
でほぼ均一になるように印刷パターンを形成する。ここ
で、“ほぼ均一”とは、印刷パターンの合計厚み寸法の
ばらつきが小さいことを意味する。印刷パターンの合計
厚み寸法がパッドの配列領域でほぼ均一になる例として
は、図１（ａ）に示すように、パッドの配列領域の直下
に印刷パターンが全く存在しない場合、図１（ｂ）に示
すように、パッドの配列領域の直下に１本又は複数本の
印刷パターン（導体パターン）がパッドの列と平行に形
成されている場合、図１（ｃ）に示すように、パッドの
配列領域の直下に位置する上層と下層の印刷パターン
（導体パターン）が互い違いに形成されている場合、ま
た、図１（ｄ）に示すように、導体パターンが形成され
ていない領域に絶縁層パターンを印刷した場合等があ
る。
【０００９】これらいずれの場合でも、印刷パターンの
合計厚み寸法がパッドの配列領域でほぼ均一になるの
で、基板表面のパッドの配列領域で印刷パターンの厚み
のばらつきに起因する局所的うねりが出来ず、十分な平
坦度が確保される。
合計厚み寸法がパッドの配列領域でほぼ均一になるの
で、基板表面のパッドの配列領域で印刷パターンの厚み
のばらつきに起因する局所的うねりが出来ず、十分な平
坦度が確保される。
【００１０】更に、印刷パターンが形成された低温焼成
用のグリーンシートを積層し、１０００℃以下で焼成し
てセラミック多層基板を作れば、予めグリーンシート上
に微細なパターンを印刷により容易に形成できると共
に、基板の熱膨張係数がアルミナ多層基板よりもかなり
小さく、半導体チップ（Ｓｉ）の熱膨張係数に近いの
で、半導体チップをフリップチップ方式で基板表面に直
接接合しても、その接合部に発生する熱応力は小さく、
熱サイクル疲労による接続不良の発生が抑えられる。勿
論、低温焼成による製造コストの削減も期待できる。
用のグリーンシートを積層し、１０００℃以下で焼成し
てセラミック多層基板を作れば、予めグリーンシート上
に微細なパターンを印刷により容易に形成できると共
に、基板の熱膨張係数がアルミナ多層基板よりもかなり
小さく、半導体チップ（Ｓｉ）の熱膨張係数に近いの
で、半導体チップをフリップチップ方式で基板表面に直
接接合しても、その接合部に発生する熱応力は小さく、
熱サイクル疲労による接続不良の発生が抑えられる。勿
論、低温焼成による製造コストの削減も期待できる。
【００１１】
【実施例】図１に示す（ａ）〜（ｄ）が本発明の実施例
であり、（ｅ）〜（ｈ）が比較例である。いずれの例
も、低温焼成用のグリーンシートを例えば３枚積層して
１０００℃以下で焼成し、３層のセラミック絶縁体層１
１を一体化した低温焼成のセラミック多層基板である。
ここで使用するグリーンシートの作り方は、ＣａＯ−Ａ
ｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系のガラス粉末６０ｗｔ
％とアルミナ粉末４０ｗｔ％とを混合した粉体に、可塑
剤（例えばＤＯＰ）、バインダー（例えばアクリル樹
脂）、溶剤（トルエン、キシレン、アルコール類）を加
え、十分に混練して粘度２０００〜４００００ｃｐｓの
スラリーを作成し、ドクターブレード法によって例えば
０．３ｍｍ厚の低温焼成用のグリーンシートを形成す
る。この後、打抜き型やパンチングマシーンでグリーン
シートに０．０５〜１．００ｍｍφ程度のビアホールを
打ち抜き形成する。
であり、（ｅ）〜（ｈ）が比較例である。いずれの例
も、低温焼成用のグリーンシートを例えば３枚積層して
１０００℃以下で焼成し、３層のセラミック絶縁体層１
１を一体化した低温焼成のセラミック多層基板である。
ここで使用するグリーンシートの作り方は、ＣａＯ−Ａ
ｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系のガラス粉末６０ｗｔ
％とアルミナ粉末４０ｗｔ％とを混合した粉体に、可塑
剤（例えばＤＯＰ）、バインダー（例えばアクリル樹
脂）、溶剤（トルエン、キシレン、アルコール類）を加
え、十分に混練して粘度２０００〜４００００ｃｐｓの
スラリーを作成し、ドクターブレード法によって例えば
０．３ｍｍ厚の低温焼成用のグリーンシートを形成す
る。この後、打抜き型やパンチングマシーンでグリーン
シートに０．０５〜１．００ｍｍφ程度のビアホールを
打ち抜き形成する。
【００１２】この後、層間の導体パターン１２を電気的
に接続できるように、各グリーンシートのビアホールに
Ａｇ系導体材料を充填した後、各グリーンシート上に、
導体パターン１２をＡｇ、Ａｇ−Ｐｄ、Ａｇ−Ｐｔ、Ａ
ｇ−Ｐｄ−Ｐｔ等の導体材料ペーストを使用してスクリ
ーン印刷すると共に、最上層に積層されるグリーンシー
ト上には、フリップチップ接続用の多数のパッド１３も
上記導体材料ペーストを使用してスクリーン印刷する。
このようにして導体パターン１２が印刷された例えば３
枚のグリーンシートを、各グリーンシートに形成された
位置決め孔により正確に位置決めして積層し、最上層に
は、フリップチップ接続用の多数のパッド１３が印刷さ
れたグリーンシートを積層し、この積層体を例えば８０
〜１５０℃、５０〜２５０ｋｇ／ｃｍ2 の条件で熱圧着
して一体化する。次いで、この積層体を電気式連続ベル
ト炉を使用して、空気中で９００℃、２０分の保持条件
で焼成し、セラミック多層基板を作成する。
に接続できるように、各グリーンシートのビアホールに
Ａｇ系導体材料を充填した後、各グリーンシート上に、
導体パターン１２をＡｇ、Ａｇ−Ｐｄ、Ａｇ−Ｐｔ、Ａ
ｇ−Ｐｄ−Ｐｔ等の導体材料ペーストを使用してスクリ
ーン印刷すると共に、最上層に積層されるグリーンシー
ト上には、フリップチップ接続用の多数のパッド１３も
上記導体材料ペーストを使用してスクリーン印刷する。
このようにして導体パターン１２が印刷された例えば３
枚のグリーンシートを、各グリーンシートに形成された
位置決め孔により正確に位置決めして積層し、最上層に
は、フリップチップ接続用の多数のパッド１３が印刷さ
れたグリーンシートを積層し、この積層体を例えば８０
〜１５０℃、５０〜２５０ｋｇ／ｃｍ2 の条件で熱圧着
して一体化する。次いで、この積層体を電気式連続ベル
ト炉を使用して、空気中で９００℃、２０分の保持条件
で焼成し、セラミック多層基板を作成する。
【００１３】以上の説明は図１に示す（ａ）〜（ｈ）の
各例に共通する事項であり、以下、各例の特徴的事項を
説明する。
各例に共通する事項であり、以下、各例の特徴的事項を
説明する。
【００１４】［実施例ａ］パッド１３の配列領域の直下
に導体パターンが全く存在しないように、基板内層及び
基板裏面の導体パターン（印刷パターン）を形成する。
この実施例ａではパッド１３の配列領域の直下に導体パ
ターンが全く存在しないため、パッド１３の配列領域の
直下の導体パターンの合計厚み寸法が“０”となり、均
一になる。 ［実施例ｂ］パッド１３の配列領域の直下に１本の導体
パターン１２（印刷パターン）をパッド１３の列と平行
に形成する。この場合には、パッド１３の配列領域の直
下の導体パターン１２の合計厚み寸法のばらつきは、１
本の導体パターン１２の厚みのばらつき（例えば２μ
ｍ）に過ぎず、パッド１３の配列領域の直下に位置する
導体パターン１２の合計厚み寸法がほぼ均一になる。
尚、複数層の導体パターン１２をパッド１３の列と平行
に形成するようにしても良い。
に導体パターンが全く存在しないように、基板内層及び
基板裏面の導体パターン（印刷パターン）を形成する。
この実施例ａではパッド１３の配列領域の直下に導体パ
ターンが全く存在しないため、パッド１３の配列領域の
直下の導体パターンの合計厚み寸法が“０”となり、均
一になる。 ［実施例ｂ］パッド１３の配列領域の直下に１本の導体
パターン１２（印刷パターン）をパッド１３の列と平行
に形成する。この場合には、パッド１３の配列領域の直
下の導体パターン１２の合計厚み寸法のばらつきは、１
本の導体パターン１２の厚みのばらつき（例えば２μ
ｍ）に過ぎず、パッド１３の配列領域の直下に位置する
導体パターン１２の合計厚み寸法がほぼ均一になる。
尚、複数層の導体パターン１２をパッド１３の列と平行
に形成するようにしても良い。
【００１５】［実施例ｃ］パッド１３の配列領域の直下
に位置する上層と下層の導体パターン１２（印刷パター
ン）を互い違いに位置させるように形成する。これによ
り、パッド１３の配列領域の直下の導体パターン１２の
合計厚み寸法がパッド１３の配列領域で１本の導体パタ
ーン１２と同じ厚み寸法となり、ほぼ均一になる。この
実施例ｃの導体パターン１２の合計厚み寸法のばらつき
は、４μｍ程度である。尚、この実施例ｃでは、パッド
１３の配列領域の直下の導体パターン１２の合計厚み寸
法が１本の導体パターン１２と同じ厚み寸法となるよう
にしたが、上層と下層の導体パターン１２を重ねて、パ
ッド１３の配列領域の直下の導体パターン１２の合計厚
み寸法が複数本の導体パターン１２の合計厚み寸法とな
るようにしても良い。
に位置する上層と下層の導体パターン１２（印刷パター
ン）を互い違いに位置させるように形成する。これによ
り、パッド１３の配列領域の直下の導体パターン１２の
合計厚み寸法がパッド１３の配列領域で１本の導体パタ
ーン１２と同じ厚み寸法となり、ほぼ均一になる。この
実施例ｃの導体パターン１２の合計厚み寸法のばらつき
は、４μｍ程度である。尚、この実施例ｃでは、パッド
１３の配列領域の直下の導体パターン１２の合計厚み寸
法が１本の導体パターン１２と同じ厚み寸法となるよう
にしたが、上層と下層の導体パターン１２を重ねて、パ
ッド１３の配列領域の直下の導体パターン１２の合計厚
み寸法が複数本の導体パターン１２の合計厚み寸法とな
るようにしても良い。
【００１６】［実施例ｄ］上述した実施例ａ〜ｃでは、
導体パターン１２の配置を工夫することで、パッド１３
の配列領域の直下の導体パターン１２の合計厚み寸法を
ほぼ均一にするようにしたが、この実施例ｄでは、パッ
ド１３の配列領域の直下の導体パターン１２が形成され
ていない領域に絶縁層パターン１４を印刷することで、
パッド１３の配列領域の直下の合計パターン厚み寸法が
１本の導体パターン１２とほぼ同じ厚み寸法となるよう
に形成している。この場合、導体パターン１２と絶縁層
パターン１４の双方が特許請求の範囲でいう“印刷パタ
ーン”となる。この実施例ｄの合計パターン厚み寸法の
ばらつきは、３μｍ程度である。
導体パターン１２の配置を工夫することで、パッド１３
の配列領域の直下の導体パターン１２の合計厚み寸法を
ほぼ均一にするようにしたが、この実施例ｄでは、パッ
ド１３の配列領域の直下の導体パターン１２が形成され
ていない領域に絶縁層パターン１４を印刷することで、
パッド１３の配列領域の直下の合計パターン厚み寸法が
１本の導体パターン１２とほぼ同じ厚み寸法となるよう
に形成している。この場合、導体パターン１２と絶縁層
パターン１４の双方が特許請求の範囲でいう“印刷パタ
ーン”となる。この実施例ｄの合計パターン厚み寸法の
ばらつきは、３μｍ程度である。
【００１７】上述した絶縁層パターン１４の作り方は、
グリーンシート上に導体パターン１２を印刷した後、導
体パターン１２が形成されていない領域にグリーンシー
トと同じ材質の絶縁層パターン１４を印刷し、以後は、
前述と同じ手順で、グリーンシートの積層、熱圧着、同
時焼成を行えば良い。尚、この実施例ｄにおいても、上
層と下層の導体パターン１２や絶縁層パターン１４を重
ねるように形成して、合計パターン厚み寸法が複数本の
導体パターン１２の合計厚み寸法となるようにしても良
い。
グリーンシート上に導体パターン１２を印刷した後、導
体パターン１２が形成されていない領域にグリーンシー
トと同じ材質の絶縁層パターン１４を印刷し、以後は、
前述と同じ手順で、グリーンシートの積層、熱圧着、同
時焼成を行えば良い。尚、この実施例ｄにおいても、上
層と下層の導体パターン１２や絶縁層パターン１４を重
ねるように形成して、合計パターン厚み寸法が複数本の
導体パターン１２の合計厚み寸法となるようにしても良
い。
【００１８】以上説明した実施例ａ〜ｄはいずれも基板
裏面に導体パターン（以下「裏面導体パターン」とい
う）が設けられていないが、実施例ａ〜ｄについて、パ
ッド１３の配列領域の直下に裏面導体パターンを設ける
ようにしても良く、要は、パッド１３の列の直下に位置
する基板内層及び基板裏面の印刷パターンの厚みを合計
した合計厚み寸法がパッド１３の配列領域でほぼ均一に
なるように形成すれば良い。
裏面に導体パターン（以下「裏面導体パターン」とい
う）が設けられていないが、実施例ａ〜ｄについて、パ
ッド１３の配列領域の直下に裏面導体パターンを設ける
ようにしても良く、要は、パッド１３の列の直下に位置
する基板内層及び基板裏面の印刷パターンの厚みを合計
した合計厚み寸法がパッド１３の配列領域でほぼ均一に
なるように形成すれば良い。
【００１９】［比較例ｅ，ｅ’］導体パターン１２の合
計厚み寸法がパッド１３の配列領域でほぼ均一にならな
い場合の例で、パッド１３の配列領域の直下において、
基板内層に１枚の導体パターン１２が存在する領域と存
在しない領域とが混在する例である。ここで、比較例ｅ
は導体パターン１２の厚みを５μｍ（通常の半分程度の
厚み）に設定し、比較例ｅ’は導体パターン１２の厚み
を１２μｍ（通常の厚み）に設定したものである。
計厚み寸法がパッド１３の配列領域でほぼ均一にならな
い場合の例で、パッド１３の配列領域の直下において、
基板内層に１枚の導体パターン１２が存在する領域と存
在しない領域とが混在する例である。ここで、比較例ｅ
は導体パターン１２の厚みを５μｍ（通常の半分程度の
厚み）に設定し、比較例ｅ’は導体パターン１２の厚み
を１２μｍ（通常の厚み）に設定したものである。
【００２０】［比較例ｆ］パッド１３の配列領域の直下
において、基板内層に２枚の導体パターン１２が重なる
領域と導体パターン１２が存在しない領域とが混在する
例である。
において、基板内層に２枚の導体パターン１２が重なる
領域と導体パターン１２が存在しない領域とが混在する
例である。
【００２１】［比較例ｇ］パッド１３の配列領域の直下
において、基板裏面に導体パターン１２が存在する領域
と存在しない領域とが混在する例である。
において、基板裏面に導体パターン１２が存在する領域
と存在しない領域とが混在する例である。
【００２２】［比較例ｈ］パッド１３の配列領域の直下
において、基板内層に２枚の導体パターン１２が重なる
領域と１枚の導体パターン１２が存在する領域とが混在
する例である。
において、基板内層に２枚の導体パターン１２が重なる
領域と１枚の導体パターン１２が存在する領域とが混在
する例である。
【００２３】本発明者は、以上説明した実施例ａ〜ｄ、
比較例ｅ〜ｈのそれぞれについて、基板焼成後のパッド
１３の配列領域の平坦度（以下「パッド列平坦度」とい
う）を、最も低いパッドと最も高いパッドとの間の高低
差で測定したので、その測定結果を下記の表１に示す。
比較例ｅ〜ｈのそれぞれについて、基板焼成後のパッド
１３の配列領域の平坦度（以下「パッド列平坦度」とい
う）を、最も低いパッドと最も高いパッドとの間の高低
差で測定したので、その測定結果を下記の表１に示す。
【００２４】
【表１】 測定サンプルとして、基板上に幅７０μｍのパッド１３
が１２０μｍピッチで２８８個（チップ一辺当たり７２
個）形成されたものを使用し、チップ一辺当たりのパッ
ド１３の列の長さは１２０×７２＝８６４０μｍであ
る。ちなみに、図２（ａ）は実施例ａのパッド列平坦度
の測定グラフを示し、図２（ｂ）は比較例ｅ’のパッド
列平坦度の測定グラフを示している。これらの測定グラ
フ中、細かな波の山がそれぞれパッド１３の高さを表
し、細かな波の谷（下端）の位置が基板表面の位置を表
している。
が１２０μｍピッチで２８８個（チップ一辺当たり７２
個）形成されたものを使用し、チップ一辺当たりのパッ
ド１３の列の長さは１２０×７２＝８６４０μｍであ
る。ちなみに、図２（ａ）は実施例ａのパッド列平坦度
の測定グラフを示し、図２（ｂ）は比較例ｅ’のパッド
列平坦度の測定グラフを示している。これらの測定グラ
フ中、細かな波の山がそれぞれパッド１３の高さを表
し、細かな波の谷（下端）の位置が基板表面の位置を表
している。
【００２５】実施例ａは、パッド１３の配列領域の直下
に導体パターン１２が全く存在しないため、パッド列平
坦度は５μｍであった。一般に、パッド１３と半導体チ
ップのバンプとの接続性を良好に維持するために、パッ
ド列平坦度は１５μｍ以下を要求されることが多いが、
実施例ａのパッド列平坦度はこの要求を十分に満足する
値である。
に導体パターン１２が全く存在しないため、パッド列平
坦度は５μｍであった。一般に、パッド１３と半導体チ
ップのバンプとの接続性を良好に維持するために、パッ
ド列平坦度は１５μｍ以下を要求されることが多いが、
実施例ａのパッド列平坦度はこの要求を十分に満足する
値である。
【００２６】実施例ｂ〜ｄは、合計パターン厚みばらつ
きがそれぞれ２μｍ、４μｍ、３μｍであるため、パッ
ド列平坦度の測定値はそれぞれ８μｍ、１２μｍ、８μ
ｍであった。これらの実施例ｂ〜ｄについても、パッド
列平坦度が１５μｍ以下に抑えられ、パッド１３と半導
体チップのバンプとの接続性を良好に維持できる。
きがそれぞれ２μｍ、４μｍ、３μｍであるため、パッ
ド列平坦度の測定値はそれぞれ８μｍ、１２μｍ、８μ
ｍであった。これらの実施例ｂ〜ｄについても、パッド
列平坦度が１５μｍ以下に抑えられ、パッド１３と半導
体チップのバンプとの接続性を良好に維持できる。
【００２７】これに対し、比較例ｅ’は合計パターン厚
みばらつきが１２μｍであるため、図２（ｂ）に示すよ
うに、内層の導体パターン１２の有無に応じて基板表面
にうねりを生じて、パッド列平坦度が１９μｍになって
しまい、適正値を越えてしまう。この場合でも、比較例
ｅのように、導体パターン１２の厚みを半分程度に薄く
して５μｍにすれば、パッド列平坦度を１０μｍにする
ことができるが、５μｍ程度の薄い導体パターン１２で
は、電気的特性が悪くなってしまう。
みばらつきが１２μｍであるため、図２（ｂ）に示すよ
うに、内層の導体パターン１２の有無に応じて基板表面
にうねりを生じて、パッド列平坦度が１９μｍになって
しまい、適正値を越えてしまう。この場合でも、比較例
ｅのように、導体パターン１２の厚みを半分程度に薄く
して５μｍにすれば、パッド列平坦度を１０μｍにする
ことができるが、５μｍ程度の薄い導体パターン１２で
は、電気的特性が悪くなってしまう。
【００２８】比較例ｆは、合計パターン厚みばらつきが
２０μｍであるため、パッド列平坦度が２８μｍになっ
てしまい、適正値を大きく越えてしまう。基板裏面に導
体パターン１２が印刷された比較例ｇは、基板内層に導
体パターン１２が介在された比較例ｅ’よりも、パッド
列平坦度が良くなるが、それでも１５μｍであり、実施
例ａ〜ｄよりも劣る。比較例ｈは、合計パターン厚みば
らつきが９μｍであるため、パッド列平坦度が１６μｍ
になってしまい、適正値を越えてしまう。
２０μｍであるため、パッド列平坦度が２８μｍになっ
てしまい、適正値を大きく越えてしまう。基板裏面に導
体パターン１２が印刷された比較例ｇは、基板内層に導
体パターン１２が介在された比較例ｅ’よりも、パッド
列平坦度が良くなるが、それでも１５μｍであり、実施
例ａ〜ｄよりも劣る。比較例ｈは、合計パターン厚みば
らつきが９μｍであるため、パッド列平坦度が１６μｍ
になってしまい、適正値を越えてしまう。
【００２９】以上の測定結果を考察した結果、合計パタ
ーン厚みばらつきが５μｍ以下であれば、パッド列平坦
度を適正範囲内に収めることができることが判明した。
従って、合計パターン厚みばらつきが５μｍ以下となる
ように、パッド１３の列の直下に位置する基板内層及び
基板裏面の印刷パターンを配置すれば良い。
ーン厚みばらつきが５μｍ以下であれば、パッド列平坦
度を適正範囲内に収めることができることが判明した。
従って、合計パターン厚みばらつきが５μｍ以下となる
ように、パッド１３の列の直下に位置する基板内層及び
基板裏面の印刷パターンを配置すれば良い。
【００３０】尚、上記各実施例ａ〜ｄでは、グリーンシ
ートを３層に積層したが、２層又は４層以上に積層して
焼成するようにしても良い。また、焼成温度も９００℃
に限定されず、グリーンシートの組成に応じて適宜設定
すれば良い。例えば、アルミナグリーンシートの場合
は、約１６００℃で焼成する。グリーンシートの厚み
も、０．３ｍｍに限定されず、例えば０．１〜０．５ｍ
ｍ程度の範囲内から用途等に応じて適宜設定すれば良
い。
ートを３層に積層したが、２層又は４層以上に積層して
焼成するようにしても良い。また、焼成温度も９００℃
に限定されず、グリーンシートの組成に応じて適宜設定
すれば良い。例えば、アルミナグリーンシートの場合
は、約１６００℃で焼成する。グリーンシートの厚み
も、０．３ｍｍに限定されず、例えば０．１〜０．５ｍ
ｍ程度の範囲内から用途等に応じて適宜設定すれば良
い。
【００３１】
【発明の効果】以上の説明から明らかなように、本発明
のセラミック多層基板によれば、パッドの列の直下に位
置する基板内層及び基板裏面の印刷パターン（導体パタ
ーン、絶縁層パターン）の厚みを合計した合計厚み寸法
がパッドの配列領域でほぼ均一になるように印刷パター
ンを形成したので、パッド列平坦度を適正範囲内に収め
ることができて、基板表面を研磨しなくても十分な平坦
度を確保することができ、フリップチップの接続信頼性
を向上できると共に、パッド印刷も焼成前に行うことが
できて、ファインパターン化・低コスト化の要求も満た
すことができる（請求項１〜３）。
のセラミック多層基板によれば、パッドの列の直下に位
置する基板内層及び基板裏面の印刷パターン（導体パタ
ーン、絶縁層パターン）の厚みを合計した合計厚み寸法
がパッドの配列領域でほぼ均一になるように印刷パター
ンを形成したので、パッド列平坦度を適正範囲内に収め
ることができて、基板表面を研磨しなくても十分な平坦
度を確保することができ、フリップチップの接続信頼性
を向上できると共に、パッド印刷も焼成前に行うことが
できて、ファインパターン化・低コスト化の要求も満た
すことができる（請求項１〜３）。
【００３２】また、印刷パターンが形成された低温焼成
用のグリーンシートを積層し、１０００℃以下で焼成し
てセラミック多層基板を構成した場合は、基板の熱膨張
係数をアルミナ多層基板よりもかなり小さくすることが
できて、半導体チップをフリップチップ方式で基板表面
に直接接合しても、熱サイクル疲労による接続不良の発
生を抑えることができると共に、低温焼成による製造コ
ストの削減も期待できることは勿論のこと、ファインパ
ターン化の要求も十分に満たすことができる（請求項
４）。
用のグリーンシートを積層し、１０００℃以下で焼成し
てセラミック多層基板を構成した場合は、基板の熱膨張
係数をアルミナ多層基板よりもかなり小さくすることが
できて、半導体チップをフリップチップ方式で基板表面
に直接接合しても、熱サイクル疲労による接続不良の発
生を抑えることができると共に、低温焼成による製造コ
ストの削減も期待できることは勿論のこと、ファインパ
ターン化の要求も十分に満たすことができる（請求項
４）。
【図１】（ａ）〜（ｄ）はそれぞれ本発明の異なる実施
例を示したセラミック多層基板の部分断面図、（ｅ）〜
（ｈ）は比較例を示したセラミック多層基板の部分断面
図である。
例を示したセラミック多層基板の部分断面図、（ｅ）〜
（ｈ）は比較例を示したセラミック多層基板の部分断面
図である。
【図２】（ａ）は実施例ａのパッド列平坦度を測定した
グラフ、（ｂ）は比較例ｅ’のパッド列平坦度を測定し
たグラフである。
グラフ、（ｂ）は比較例ｅ’のパッド列平坦度を測定し
たグラフである。
【図３】パッド列が平坦でない場合のフリップチップ接
合の不具合を説明する断面図である。
合の不具合を説明する断面図である。
３…半導体チップ、４…電極部、５…バンプ、１１…セ
ラミック絶縁体層（グリーンシート）、１２…導体パタ
ーン（印刷パターン）、１３…パッド、１４…絶縁層パ
ターン（印刷パターン）。
ラミック絶縁体層（グリーンシート）、１２…導体パタ
ーン（印刷パターン）、１３…パッド、１４…絶縁層パ
ターン（印刷パターン）。
Claims (4)
- 【請求項１】 基板表面に半導体チップをフリップチッ
プ方式で実装する多数のパッドが列設されたセラミック
多層基板において、前記パッドの列の直下に位置する基
板内層及び基板裏面の印刷パターンの厚みを合計した合
計厚み寸法が前記パッドの配列領域でほぼ均一になるよ
うに印刷パターンが形成されていることを特徴とするセ
ラミック多層基板。 - 【請求項２】 前記印刷パターンは、導体パターンであ
ること特徴とする請求項１に記載のセラミック多層基
板。 - 【請求項３】 前記印刷パターンは、導体パターンと、
導体パターンが形成されていない領域に印刷された絶縁
層パターンとから成ること特徴とする請求項１に記載の
セラミック多層基板。 - 【請求項４】 前記印刷パターンが形成された低温焼成
用のグリーンシートを積層し、１０００℃以下で焼成し
て成ることを特徴とする請求項１乃至３のいずれかに記
載のセラミック多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06324495A JP3091378B2 (ja) | 1994-12-27 | 1994-12-27 | セラミック多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06324495A JP3091378B2 (ja) | 1994-12-27 | 1994-12-27 | セラミック多層基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181447A true JPH08181447A (ja) | 1996-07-12 |
| JP3091378B2 JP3091378B2 (ja) | 2000-09-25 |
Family
ID=18166449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06324495A Expired - Lifetime JP3091378B2 (ja) | 1994-12-27 | 1994-12-27 | セラミック多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3091378B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10289964A (ja) * | 1997-04-15 | 1998-10-27 | Ngk Spark Plug Co Ltd | 配線基板とその製造方法 |
| JP2006196535A (ja) * | 2005-01-11 | 2006-07-27 | Murata Mfg Co Ltd | 多層配線基板及びその製造方法 |
| JP2007019059A (ja) * | 2005-07-05 | 2007-01-25 | Sanyo Epson Imaging Devices Corp | 多層配線基板、実装構造体、電気光学装置及び電子機器 |
-
1994
- 1994-12-27 JP JP06324495A patent/JP3091378B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10289964A (ja) * | 1997-04-15 | 1998-10-27 | Ngk Spark Plug Co Ltd | 配線基板とその製造方法 |
| JP2006196535A (ja) * | 2005-01-11 | 2006-07-27 | Murata Mfg Co Ltd | 多層配線基板及びその製造方法 |
| JP2007019059A (ja) * | 2005-07-05 | 2007-01-25 | Sanyo Epson Imaging Devices Corp | 多層配線基板、実装構造体、電気光学装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3091378B2 (ja) | 2000-09-25 |
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