JP2001160682A - 多層セラミック配線板の製造方法 - Google Patents

多層セラミック配線板の製造方法

Info

Publication number
JP2001160682A
JP2001160682A JP34245999A JP34245999A JP2001160682A JP 2001160682 A JP2001160682 A JP 2001160682A JP 34245999 A JP34245999 A JP 34245999A JP 34245999 A JP34245999 A JP 34245999A JP 2001160682 A JP2001160682 A JP 2001160682A
Authority
JP
Japan
Prior art keywords
wiring board
multilayer ceramic
ceramic wiring
wiring
laminate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP34245999A
Other languages
English (en)
Inventor
Yasuto Kudo
康人 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Metal Mining Co Ltd
Original Assignee
Sumitomo Metal Mining Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Metal Mining Co Ltd filed Critical Sumitomo Metal Mining Co Ltd
Priority to JP34245999A priority Critical patent/JP2001160682A/ja
Publication of JP2001160682A publication Critical patent/JP2001160682A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】 多層セラミック配線板に半導体素子をフ
リップチップ実装するのに好適な平坦面を有する多層セ
ラミック配線板の安価な製造方法の提供を課題とする。 【解決手段】 スルーホールおよび配線を形成した複数
のセラミックグリーンシートから成る積層体を熱圧着し
て一体化し、次いで所定の温度で焼成して多層セラミッ
ク配線板を得る方法において、積層体の一方の面に剛体
を密着し、反対面に弾性体を介して剛体を密着し、熱圧
着する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、マルチチップモジ
ュール、ハイブリッドIC、チップスケールパッケージ
等に用いるための多層セラミック配線板に関し、特に半
導体素子をフリップチップ実装するのに好適な平坦性の
高い平面を有する多層セラミック多層配線板を得るため
の製造方法に関する。
【0002】
【従来の技術】従来、半導体素子の入出力パッドとパッ
ケージあるいはマザーボード等の入出力パッドは、直径
20〜70μm程度の金ワイヤやアルミニウムワイヤ等
を用いてボンディングして接続されてきた。ところが、
信号の高周波化、高速化が急激に進展しており、ワイヤ
に発生するインダクタンスについてさえ問題とされるよ
うになってきた。また、近年、電子機器の小型化と伴に
半導体パッケージについても小型化の要求が強まってい
る。
【0003】例えば、半導体パッケージの形態について
言えば、従来のワイヤボンディングで半導体チップと多
層セラミック配線板上の電極部とを接続してからセラミ
ック容器に封入するタイプから、多層セラミック配線板
にフリップチップ接合して、多層セラミック配線板と半
導体素子との隙間に樹脂を注入するタイプに変わってき
ている。図1は、従来のセラミック容器に封入したタイ
プを示し、図2は、多層セラミック配線板にフリップチ
ップ接合したタイプを示す。
【0004】フリップチップタイプは、セラミック容器
タイプに比較して、軽量小型、薄型にすることが可能で
あり、半導体素子の背面が露出しているため熱放散性に
優れている。また、ワイヤを用いないことから接続長さ
が短く、電気特性にも優れる。
【0005】ところで、フリップチップの入出力パッド
と多層セラミック配線板の表面配線は、金やはんだの微
少なバンプを介して接続される。このため、多層セラミ
ック配線板の表面配線には全てのバンプと接触するため
に高度な平坦性が必要であり、その要求値は高低差10
μm以内となる。
【0006】
【発明が解決しようとする課題】上記した多層セラミッ
ク配線板表面配線平坦性悪化は、焼成時の反り、ねじ
れ、表面配線の膜厚ばらつき、内層配線の有無による凸
凹に起因しており、制御が難しい。
【0007】すなわち、スルーホールおよび配線を形成
した複数のセラミックグリーンシートから成る積層体を
熱圧着して一体化する際に、一般的な方法として、グリ
ーンシートの両面に金属板等の剛体を配置して圧着す
る。そのため、配線の重なり程度により積層体に大きな
密度差が発生し、焼成時に局部的な収縮率差を引き起こ
すことになる。その結果、多層セラミック配線板の反り
やねじれを生じる。
【0008】これに加えて、積層体を一体化した時には
平坦であっても、焼成後には内層配線部とセラミックス
部との収縮率の差より、表面に内層配線の膜厚相当量の
凸凹が生じる。そこで、従来は、焼成後に表面を研磨し
たり、内層配線の隙間をセラミック基板と同質のペース
トで充填して平坦度を確保することがなされている。し
かし、この方法はコストの上昇と、工程の増加による歩
留まりの低下を招く。
【0009】本発明は上記課題に鑑みてなされたもので
あり、多層セラミック配線板に半導体素子をフリップチ
ップ実装するのに好適な平坦面を有する多層セラミック
配線板の安価な製造方法の提供を目的としている。
【0010】
【課題を解決するための手段】スルーホールおよび配線
を形成した複数のセラミックグリーンシートから成る積
層体を熱圧着して一体化し、次いで所定の温度で焼成し
て多層セラミック配線板を得る方法において、積層体の
一方の面に剛体を密着し、反対面に弾性体を介して剛体
を密着し、熱圧着することを特徴とするものである。
【0011】
【発明の実施の形態】多層セラミック配線板を構成する
セラミックの成分は、特に限定されるものでなく、一般
的なアルミナの他、ガラスセラミック、ムライト、コー
ジェライト等が適用でき、配線材料も基板の焼成温度、
雰囲気に応じて、タングステン、モリブデン、金、銀、
銅等が適用できる。
【0012】製造工程は、従来の方法と同様にしてグリ
ーンシートを成形し、このグリーンシートに金型を用い
て、ヴィア用の孔を開ける。孔には導体ペーストを充填
し、その後スクリーン印刷で、導体ペーストを塗布して
配線を形成する。
【0013】次に、ヴィアおよび配線を設けたグリーン
シートを複数枚積層して熱圧着して一体化し、従来と同
様の条件で焼成することにより多層セラミック配線板と
する。この一体化の際、一方の面には剛体の板を配置
し、他方の面には弾性体を介して剛体の板を配置して熱
圧着する。これにより、内層配線膜厚相当分は弾性体を
配置した面に押し出され、また、表面層に設けられた表
面配線も剛体面に押されて平坦となり、膜厚ばらつきも
弾性体側に吸収される。また、積層体内部の密度差も発
生し難いため、焼成により反りやねじれの発生が少な
い。
【0014】剛体の板としては、鉄、アルミニウム等の
金属板でよく、熱圧着後に積層体との剥離を容易にする
ため薄いポリエステルフィルムを剛体の板と積層体との
間に挟んでも良い。また、弾性体は、種類は特に限定さ
れないがゴムが入手しやすい。中でも、シリコンゴム
は、配線形状への追随性が良好で、積層体との剥離性が
良く、耐熱性にも優れ、特別な配慮も必要なく使用でき
る。
【0015】熱圧着には、1軸プレス機あるいは静水圧
プレス機等の従来の装置をそのまま用いることができ
る。
【0016】
【実施例】次に実施例を用いて本発明をさらに説明す
る。 (実施例)13wt%CaO−36wt%SiO2−2
6wt%ZnO−15wt%A2 3−10wt%B23
組成のガラス粉末60Wt%とAl23粉末40wt%
の混合物をブチラール樹脂とアルコール、フタル酸ブチ
ルに分散し、該スラリーをドクターブレード法に従い1
00μmの厚さに成形してグリーンシートを得た。
【0017】グリーンシートにヴィアホールを形成し、
Agペーストをヴィアホールに充填後、スクリーン印刷
にてAgペーストを塗布して配線を形成した。グリーン
シートの外形は、150mm×150mmとした。配線
パターンはいずれも同じとし、100μm幅×80mm長
さの直線を500μm間隔で160本配列したものとし
た。印刷膜厚は、スクリーンのエマルジョン厚を変え
て、4種類準備した。
【0018】次に、配線パターンが交互に直交するよう
に各層を金型に積層し、1軸プレス機を用いて、300
Kg/cm2、80℃、5分の条件で加圧し一体化し
た。積層の順番は、金型、0.5mm厚シリコンゴム、
グリーンシート6層、0.05mm厚ポリエステルフィ
ルム、金型とした。
【0019】得られた積層体を空気気流中、500℃、
2時間で樹脂を分解除去し、次いで850℃まで毎分2
℃の速度で昇温後、10分間保持して焼成した。焼成
後、レーザーを用いた高さ測定器で、1枚の基板の5カ
所で20mm四方の平坦度を測定した。得られた平坦度
の最大値を表1に示す。
【0020】(従来例)積層時に0.5mm厚シリコン
ゴムの代わりに0.05mm厚ポリエステルフィルムに
置き換えた以外実施例と同様にして積層体を作製した。
得られた積層体を空気気流中、500℃、2時間で樹脂
を分解除去し、次いで850℃まで毎分2℃の速度で昇
温後、10分間保持して焼成した。焼成後、レーザーを
用いた高さ測定器で、1枚の基板の5カ所で20mm四
方の平坦度を測定した。得られた平坦度の最大値を表1
に示す。
【0021】 表1 平坦度(μm) 配線の乾燥膜厚(μm) 実施例 従来例 8 5.3 6.3 14 5.5 8.6 32 6.2 12.3 41 8.3 22.6
【0022】表1より、実施例では配線膜厚が厚くなっ
ても10μm以下の平坦度となり、配線の影響を受けに
くいことがわかる。一方、従来例では配線膜厚が厚くな
ると顕著に平坦度が悪化することがわかる。よって、配
線膜厚を薄くする必要があり、配線抵抗の観点から好ま
しくないことがわかる。
【0023】
【発明の効果】以上で説明したように、本発明によれば
熱圧着時に弾性体を用いるだけなので、コスト上昇が軽
微であり、配線を厚くしても多層セラミック配線板の表
面が平坦であるので、配線抵抗を小さくすることが出
来、また、フリップチップ実装の歩留まりを向上させる
ことが出来る。
【図面の簡単な説明】
【図1】半導体素子を従来のセラミック容器に封入した
従来のタイプの断面図である。
【図2】(a)は、多層セラミック配線板にフリップチッ
プ接合したタイプの断面図であり、(b)はその平面図
である。
【符号の説明】
1 半導体素子 2 内層導体 3 ウ゛ィア導体 4 はんだボール 5 表面導体 6 多層セラミック配線板 7 キャップ 8 ワイヤ 9 バンプ 10 樹脂

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】スルーホールおよび配線を形成した複数の
    セラミックグリーンシートから成る積層体を熱圧着して
    一体化し、次いで所定の温度で焼成して多層セラミック
    配線板を得る方法において、積層体の一方の面に剛体を
    密着し、反対面に弾性体を介して剛体を密着し、熱圧着
    することを特徴とする多層セラミック配線板の製造方
    法。
JP34245999A 1999-12-01 1999-12-01 多層セラミック配線板の製造方法 Pending JP2001160682A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP34245999A JP2001160682A (ja) 1999-12-01 1999-12-01 多層セラミック配線板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34245999A JP2001160682A (ja) 1999-12-01 1999-12-01 多層セラミック配線板の製造方法

Publications (1)

Publication Number Publication Date
JP2001160682A true JP2001160682A (ja) 2001-06-12

Family

ID=18353913

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34245999A Pending JP2001160682A (ja) 1999-12-01 1999-12-01 多層セラミック配線板の製造方法

Country Status (1)

Country Link
JP (1) JP2001160682A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066595A (ja) * 2004-08-26 2006-03-09 Dowa Mining Co Ltd 金属−セラミックス接合基板およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066595A (ja) * 2004-08-26 2006-03-09 Dowa Mining Co Ltd 金属−セラミックス接合基板およびその製造方法
JP4565249B2 (ja) * 2004-08-26 2010-10-20 Dowaメタルテック株式会社 金属−セラミックス接合基板およびその製造方法

Similar Documents

Publication Publication Date Title
JP5773082B2 (ja) モジュール
US7358445B1 (en) Circuit substrate and apparatus including the circuit substrate
US7488897B2 (en) Hybrid multilayer substrate and method for manufacturing the same
KR20010078174A (ko) 반도체 장치 및 그 제조 방법
US10699993B2 (en) Wiring board, electronic device, and electronic module
JPH10233463A (ja) 半導体装置およびその製造方法
JP2003007916A (ja) 回路装置の製造方法
JPH06342853A (ja) 半導体素子用パッケージ
JPH0613755A (ja) セラミック多層配線基板とその製造方法
JP3842478B2 (ja) 半導体素子実装配線基板の実装構造
JP2001160682A (ja) 多層セラミック配線板の製造方法
JPH05211256A (ja) 半導体装置
US10290591B2 (en) Wiring board, electronic device, and electronic module
JP2001257229A (ja) バンプを有する電子部品及びその実装方法
JPH10256428A (ja) 半導体パッケージ
JPH11274372A (ja) 半導体装置及びその半導体パッケージ
JPH10173083A (ja) 電子部品搭載用配線基板とその製造方法
JPH10275878A (ja) 半導体パッケージ
JP2002151805A (ja) 多数個取りセラミック配線基板
JP3610239B2 (ja) 半導体素子搭載用配線基板およびその実装構造
JPS58125859A (ja) 半導体装置
JPH09260540A (ja) 半導体用パッケージ基体の製造方法
JP6818457B2 (ja) 配線基板、電子装置および電子モジュール
JPH04144162A (ja) 半導体装置
JPH08181447A (ja) セラミック多層基板