JP3091378B2 - セラミック多層基板 - Google Patents
セラミック多層基板Info
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Description
プをフリップチップ方式で実装するようにしたセラミッ
ク多層基板に関するものである。
るため、導体パターンが印刷されたグリーンシートを積
層・焼成したセラミック多層基板に半導体チップをフリ
ップチップ方式で実装したIC製品の需要が益々増大し
ている。フリップチップは、半導体チップの電極部に形
成したバンプを、基板表面に形成されたパッドに直接接
合するものであるから、図3に示すように、基板1表面
のパッド13の配列領域が平坦でないと、基板1表面の
パッド13と、半導体チップ3の電極部4に形成された
バンプ5との接続が不完全となる。従って、接続部の信
頼性を高めるには、基板1表面のパッド13の配列領域
の平坦度が極めて重要である。
一つとして、基板内層及び基板裏面に印刷された導体パ
ターンの厚みのばらつきがある。つまり、基板内層及び
基板裏面に導体パターンが存在するところは基板の厚み
が相対的に厚くなり、導体パターンが存在しないところ
は基板の厚みが相対的に薄くなるという、セラミック多
層基板特有の事情がある。このような導体パターンの厚
みのばらつきによる基板表面の局所的うねりに対して
は、基板焼成後に基板表面を研磨して平坦化し、その後
に、基板表面にフリップチップ接続用のパッドを薄膜形
成又は印刷焼成することで、上述した基板表面の局所的
うねりによる接続不良の問題を解消することが可能であ
る。
た基板表面の平坦化方法では、基板焼成後に基板表面を
研磨した上に、更に基板表面にフリップチップ接続用の
パッド(導体パターン)を薄膜形成又は印刷焼成すると
いう手間のかかる工程を追加しなければならないため、
製造コストが大幅に高くなる欠点がある。しかも、基板
焼成後は、焼成前のグリーンシートに比して2割程度も
焼成収縮すると共に、基板表面における印刷塗料のにじ
みが大きく、ファインパターン化にも限界がある。
たものであり、従ってその目的は、基板表面を研磨しな
くても十分な平坦度を確保することができて、フリップ
チップの接続信頼性を向上できると共に、ファインパタ
ーン化・低コスト化の要求も満たすことができるセラミ
ック多層基板を提供することにある。
に、本発明の請求項1のセラミック多層基板は、基板表
面に半導体チップをフリップチップ方式で実装する多数
のパッドが列設され、前記パッドの列の直下に位置する
基板内層及び基板裏面の導体パターンの厚みを合計した
合計厚み寸法が前記パッドの配列領域でほぼ均一になる
ように導体パターンが形成された構成となっている。
の合計厚み寸法のばらつきが小さいことを意味する。パ
ッドの列の直下の導体パターンの合計厚み寸法がほぼ均
一になる具体例としては、請求項1のように、パッドの
列の直下に1本又は複数本の導体パターンがパッドの列
と平行に形成されている構成、或は、請求項2のよう
に、パッドの列の直下に位置する上層と下層の導体パタ
ーンが互い違いに形成されている構成等がある。これら
いずれの構成でも、パッドの列の直下の導体パターンの
合計厚み寸法がほぼ均一になるので、基板表面のパッド
の配列領域で導体パターンの厚みのばらつきに起因する
局所的うねりができず、十分な平坦度が確保される。
形成された低温焼成用のグリーンシートを積層し、10
00℃以下で焼成してセラミック多層基板を形成しても
良い。このようにすれば、予めグリーンシート上に微細
な導体パターンを印刷により容易に形成できると共に、
基板の熱膨張係数がアルミナ多層基板よりもかなり小さ
く、半導体チップ(Si)の熱膨張係数に近いので、半
導体チップをフリップチップ方式で基板表面に直接接合
しても、その接合部に発生する熱応力は小さく、熱サイ
クル疲労による接続不良の発生が抑えられる。勿論、低
温焼成による製造コストの削減も期待できる。
であり、(e)〜(h)が比較例である。いずれの例
も、低温焼成用のグリーンシートを例えば3枚積層して
1000℃以下で焼成し、3層のセラミック絶縁体層1
1を一体化した低温焼成のセラミック多層基板である。
ここで使用するグリーンシートの作り方は、CaO−A
l2 O3 −SiO2 −B2 O3 系のガラス粉末60wt
%とアルミナ粉末40wt%とを混合した粉体に、可塑
剤(例えばDOP)、バインダー(例えばアクリル樹
脂)、溶剤(トルエン、キシレン、アルコール類)を加
え、十分に混練して粘度2000〜40000cpsの
スラリーを作成し、ドクターブレード法によって例えば
0.3mm厚の低温焼成用のグリーンシートを形成す
る。この後、打抜き型やパンチングマシーンでグリーン
シートに0.05〜1.00mmφ程度のビアホールを
打ち抜き形成する。
に接続できるように、各グリーンシートのビアホールに
Ag系導体材料を充填した後、各グリーンシート上に、
導体パターン12をAg、Ag−Pd、Ag−Pt、A
g−Pd−Pt等の導体材料ペーストを使用してスクリ
ーン印刷すると共に、最上層に積層されるグリーンシー
ト上には、フリップチップ接続用の多数のパッド13も
上記導体材料ペーストを使用してスクリーン印刷する。
このようにして導体パターン12が印刷された例えば3
枚のグリーンシートを、各グリーンシートに形成された
位置決め孔により正確に位置決めして積層し、最上層に
は、フリップチップ接続用の多数のパッド13が印刷さ
れたグリーンシートを積層し、この積層体を例えば80
〜150℃、50〜250kg/cm2 の条件で熱圧着
して一体化する。次いで、この積層体を電気式連続ベル
ト炉を使用して、空気中で900℃、20分の保持条件
で焼成し、セラミック多層基板を作成する。
各例に共通する事項であり、以下、各例の特徴的事項を
説明する。
に導体パターンが全く存在しないように、基板内層及び
基板裏面の導体パターン(印刷パターン)を形成する。
この実施例aではパッド13の配列領域の直下に導体パ
ターンが全く存在しないため、パッド13の配列領域の
直下の導体パターンの合計厚み寸法が“0”となり、均
一になる。 [実施例b]パッド13の配列領域の直下に1本の導体
パターン12(印刷パターン)をパッド13の列と平行
に形成する。この場合には、パッド13の配列領域の直
下の導体パターン12の合計厚み寸法のばらつきは、1
本の導体パターン12の厚みのばらつき(例えば2μ
m)に過ぎず、パッド13の配列領域の直下に位置する
導体パターン12の合計厚み寸法がほぼ均一になる。
尚、複数層の導体パターン12をパッド13の列と平行
に形成するようにしても良い。
に位置する上層と下層の導体パターン12(印刷パター
ン)を互い違いに位置させるように形成する。これによ
り、パッド13の配列領域の直下の導体パターン12の
合計厚み寸法がパッド13の配列領域で1本の導体パタ
ーン12と同じ厚み寸法となり、ほぼ均一になる。この
実施例cの導体パターン12の合計厚み寸法のばらつき
は、4μm程度である。尚、この実施例cでは、パッド
13の配列領域の直下の導体パターン12の合計厚み寸
法が1本の導体パターン12と同じ厚み寸法となるよう
にしたが、上層と下層の導体パターン12を重ねて、パ
ッド13の配列領域の直下の導体パターン12の合計厚
み寸法が複数本の導体パターン12の合計厚み寸法とな
るようにしても良い。
導体パターン12の配置を工夫することで、パッド13
の配列領域の直下の導体パターン12の合計厚み寸法を
ほぼ均一にするようにしたが、この実施例dでは、パッ
ド13の配列領域の直下の導体パターン12が形成され
ていない領域に絶縁層パターン14を印刷することで、
パッド13の配列領域の直下の合計パターン厚み寸法が
1本の導体パターン12とほぼ同じ厚み寸法となるよう
に形成している。この場合、導体パターン12と絶縁層
パターン14の双方が特許請求の範囲でいう“印刷パタ
ーン”となる。この実施例dの合計パターン厚み寸法の
ばらつきは、3μm程度である。
グリーンシート上に導体パターン12を印刷した後、導
体パターン12が形成されていない領域にグリーンシー
トと同じ材質の絶縁層パターン14を印刷し、以後は、
前述と同じ手順で、グリーンシートの積層、熱圧着、同
時焼成を行えば良い。尚、この実施例dにおいても、上
層と下層の導体パターン12や絶縁層パターン14を重
ねるように形成して、合計パターン厚み寸法が複数本の
導体パターン12の合計厚み寸法となるようにしても良
い。
裏面に導体パターン(以下「裏面導体パターン」とい
う)が設けられていないが、実施例a〜dについて、パ
ッド13の配列領域の直下に裏面導体パターンを設ける
ようにしても良く、要は、パッド13の列の直下に位置
する基板内層及び基板裏面の印刷パターンの厚みを合計
した合計厚み寸法がパッド13の配列領域でほぼ均一に
なるように形成すれば良い。
計厚み寸法がパッド13の配列領域でほぼ均一にならな
い場合の例で、パッド13の配列領域の直下において、
基板内層に1枚の導体パターン12が存在する領域と存
在しない領域とが混在する例である。ここで、比較例e
は導体パターン12の厚みを5μm(通常の半分程度の
厚み)に設定し、比較例e’は導体パターン12の厚み
を12μm(通常の厚み)に設定したものである。
において、基板内層に2枚の導体パターン12が重なる
領域と導体パターン12が存在しない領域とが混在する
例である。
において、基板裏面に導体パターン12が存在する領域
と存在しない領域とが混在する例である。
において、基板内層に2枚の導体パターン12が重なる
領域と1枚の導体パターン12が存在する領域とが混在
する例である。
比較例e〜hのそれぞれについて、基板焼成後のパッド
13の配列領域の平坦度(以下「パッド列平坦度」とい
う)を、最も低いパッドと最も高いパッドとの間の高低
差で測定したので、その測定結果を下記の表1に示す。
が120μmピッチで288個(チップ一辺当たり72
個)形成されたものを使用し、チップ一辺当たりのパッ
ド13の列の長さは120×72=8640μmであ
る。ちなみに、図2(a)は実施例aのパッド列平坦度
の測定グラフを示し、図2(b)は比較例e’のパッド
列平坦度の測定グラフを示している。これらの測定グラ
フ中、細かな波の山がそれぞれパッド13の高さを表
し、細かな波の谷(下端)の位置が基板表面の位置を表
している。
に導体パターン12が全く存在しないため、パッド列平
坦度は5μmであった。一般に、パッド13と半導体チ
ップのバンプとの接続性を良好に維持するために、パッ
ド列平坦度は15μm以下を要求されることが多いが、
実施例aのパッド列平坦度はこの要求を十分に満足する
値である。
きがそれぞれ2μm、4μm、3μmであるため、パッ
ド列平坦度の測定値はそれぞれ8μm、12μm、8μ
mであった。これらの実施例b〜dについても、パッド
列平坦度が15μm以下に抑えられ、パッド13と半導
体チップのバンプとの接続性を良好に維持できる。
みばらつきが12μmであるため、図2(b)に示すよ
うに、内層の導体パターン12の有無に応じて基板表面
にうねりを生じて、パッド列平坦度が19μmになって
しまい、適正値を越えてしまう。この場合でも、比較例
eのように、導体パターン12の厚みを半分程度に薄く
して5μmにすれば、パッド列平坦度を10μmにする
ことができるが、5μm程度の薄い導体パターン12で
は、電気的特性が悪くなってしまう。
20μmであるため、パッド列平坦度が28μmになっ
てしまい、適正値を大きく越えてしまう。基板裏面に導
体パターン12が印刷された比較例gは、基板内層に導
体パターン12が介在された比較例e’よりも、パッド
列平坦度が良くなるが、それでも15μmであり、実施
例a〜dよりも劣る。比較例hは、合計パターン厚みば
らつきが9μmであるため、パッド列平坦度が16μm
になってしまい、適正値を越えてしまう。
ーン厚みばらつきが5μm以下であれば、パッド列平坦
度を適正範囲内に収めることができることが判明した。
従って、合計パターン厚みばらつきが5μm以下となる
ように、パッド13の列の直下に位置する基板内層及び
基板裏面の印刷パターンを配置すれば良い。
ートを3層に積層したが、2層又は4層以上に積層して
焼成するようにしても良い。また、焼成温度も900℃
に限定されず、グリーンシートの組成に応じて適宜設定
すれば良い。例えば、アルミナグリーンシートの場合
は、約1600℃で焼成する。グリーンシートの厚み
も、0.3mmに限定されず、例えば0.1〜0.5m
m程度の範囲内から用途等に応じて適宜設定すれば良
い。
の請求項1,2のセラミック多層基板によれば、パッド
の列の直下に位置する基板内層及び基板裏面の導体パタ
ーンの厚みを合計した合計厚み寸法がパッドの配列領域
でほぼ均一になるように導体パターンを形成したので、
パッド列平坦度を適正範囲内に収めることができて、基
板表面を研磨しなくても十分な平坦度を確保することが
でき、フリップチップの接続信頼性を向上できると共
に、パッド印刷も焼成前に行うことができて、ファイン
パターン化・低コスト化の要求も満たすことができる。
された低温焼成用のグリーンシートを積層し、1000
℃以下で焼成してセラミック多層基板を形成したので、
基板の熱膨張係数をアルミナ多層基板よりもかなり小さ
くすることができて、半導体チップをフリップチップ方
式で基板表面に直接接合しても、熱サイクル疲労による
接続不良の発生を抑えることができると共に、低温焼成
による製造コストの削減も期待できることは勿論のこ
と、ファインパターン化の要求も十分に満たすことがで
きる。
例を示したセラミック多層基板の部分断面図、(e)〜
(h)は比較例を示したセラミック多層基板の部分断面
図である。
グラフ、(b)は比較例e’のパッド列平坦度を測定し
たグラフである。
合の不具合を説明する断面図である。
ラミック絶縁体層(グリーンシート)、12…導体パタ
ーン(印刷パターン)、13…パッド、14…絶縁層パ
ターン(印刷パターン)。
Claims (3)
- 【請求項1】 基板表面に半導体チップをフリップチッ
プ方式で実装する多数のパッドが列設されたセラミック
多層基板において、前記パッドの列の直下に位置する基
板内層及び基板裏面の導体パターンの厚みを合計した合
計厚み寸法が前記パッドの配列領域でほぼ均一になるよ
うに、前記パッドの列の直下に位置する1本又は複数本
の導体パターンが該パッドの列と平行に形成されている
ことを特徴とするセラミック多層基板。 - 【請求項2】 基板表面に半導体チップをフリップチッ
プ方式で実装する多数のパッドが列設されたセラミック
多層基板において、前記パッドの列の直下に位置する基
板内層及び基板裏面の導体パターンの厚みを合計した合
計厚み寸法が前記パッドの配列領域でほぼ均一になるよ
うに、前記パッドの列の直下に位置する上層と下層の導
体パターンが互い違いに位置するように形成されている
ことを特徴とするセラミック多層基板。 - 【請求項3】 前記導体パターンが形成された低温焼成
用のグリーンシートを積層し、1000℃以下で焼成し
て成ることを特徴とする請求項1又は2に記載のセラミ
ック多層基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06324495A JP3091378B2 (ja) | 1994-12-27 | 1994-12-27 | セラミック多層基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06324495A JP3091378B2 (ja) | 1994-12-27 | 1994-12-27 | セラミック多層基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08181447A JPH08181447A (ja) | 1996-07-12 |
JP3091378B2 true JP3091378B2 (ja) | 2000-09-25 |
Family
ID=18166449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06324495A Expired - Lifetime JP3091378B2 (ja) | 1994-12-27 | 1994-12-27 | セラミック多層基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3091378B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3508905B2 (ja) * | 1997-04-15 | 2004-03-22 | 日本特殊陶業株式会社 | 配線基板とその製造方法 |
JP2006196535A (ja) * | 2005-01-11 | 2006-07-27 | Murata Mfg Co Ltd | 多層配線基板及びその製造方法 |
JP2007019059A (ja) * | 2005-07-05 | 2007-01-25 | Sanyo Epson Imaging Devices Corp | 多層配線基板、実装構造体、電気光学装置及び電子機器 |
-
1994
- 1994-12-27 JP JP06324495A patent/JP3091378B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH08181447A (ja) | 1996-07-12 |
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