JPH0817871A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0817871A JPH0817871A JP15314894A JP15314894A JPH0817871A JP H0817871 A JPH0817871 A JP H0817871A JP 15314894 A JP15314894 A JP 15314894A JP 15314894 A JP15314894 A JP 15314894A JP H0817871 A JPH0817871 A JP H0817871A
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- JP
- Japan
- Prior art keywords
- solder
- semiconductor device
- element regions
- surface electrodes
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】ツイン形ダイオードなどを対象に、各素子領域
の表面電極にリードをはんだ付けする際にはんだブリッ
ジが生じるのを巧みに防止できるよう改良した半導体装
置を提供する。 【構成】一枚の共通基板に二つの素子領域（ｐｎ接合領
域）を形成したツイン形半導体チップ１に対し、各素子
領域の表面電極２，３にインナリード７をはんだ付けし
た半導体装置において、素子領域相互間の境界に沿っ
て、はんだブリッジ防止手段として基板の表面に堀り込
んだ凹溝８を設け、リードはんだ付けの際に表面電極か
ら周辺に流動するはんだを前記凹溝により分断してはん
だブリッジ，表面電極の短絡発生を防止する。
の表面電極にリードをはんだ付けする際にはんだブリッ
ジが生じるのを巧みに防止できるよう改良した半導体装
置を提供する。 【構成】一枚の共通基板に二つの素子領域（ｐｎ接合領
域）を形成したツイン形半導体チップ１に対し、各素子
領域の表面電極２，３にインナリード７をはんだ付けし
た半導体装置において、素子領域相互間の境界に沿っ
て、はんだブリッジ防止手段として基板の表面に堀り込
んだ凹溝８を設け、リードはんだ付けの際に表面電極か
ら周辺に流動するはんだを前記凹溝により分断してはん
だブリッジ，表面電極の短絡発生を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、ツイン形ダイオードな
どを対象とした半導体装置に関する。
どを対象とした半導体装置に関する。
【０００２】
【従来の技術】頭記したツイン形ダイオードチップとし
て、図３（ａ）で示すように一枚の共通なシリコン基板
に二つのｐｎ接合領域を形成したツイン形チップ１に対
し、各ｐｎ接合領域ごとにその表面側には表面電極（ア
ノード電極）２，３を、また基板の裏面側には共通な裏
面電極（カソード電極）４を設けた構成のものが知られ
ている。なお、その等価回路を図３（ｂ）に示す。
て、図３（ａ）で示すように一枚の共通なシリコン基板
に二つのｐｎ接合領域を形成したツイン形チップ１に対
し、各ｐｎ接合領域ごとにその表面側には表面電極（ア
ノード電極）２，３を、また基板の裏面側には共通な裏
面電極（カソード電極）４を設けた構成のものが知られ
ている。なお、その等価回路を図３（ｂ）に示す。
【０００３】かかるツイン形ダイオードチップは、例え
ばＴＯ３Ｐ，ＴＯ２２０形パッケージのリードフレーム
にはんだマウントし、かつ各ｐｎ接合領域の表面電極
２，３にインナリードを個別にはんだ付けして組立てら
れている。
ばＴＯ３Ｐ，ＴＯ２２０形パッケージのリードフレーム
にはんだマウントし、かつ各ｐｎ接合領域の表面電極
２，３にインナリードを個別にはんだ付けして組立てら
れている。
【０００４】
【発明が解決しようとする課題】ところで、前記したツ
イン形半導体チップの表面電極にリードをはんだ付けす
る際に、溶融はんだが表面電極の周辺にはみ出してはん
だブリッジを引き起こし、これにより表面電極２と３の
間が短絡状態となる製品欠陥の生じることがある。特に
チップを小形化するために、表面電極２と３の間の間隔
を狭めた設計でははんだブリッジが発生し易い。
イン形半導体チップの表面電極にリードをはんだ付けす
る際に、溶融はんだが表面電極の周辺にはみ出してはん
だブリッジを引き起こし、これにより表面電極２と３の
間が短絡状態となる製品欠陥の生じることがある。特に
チップを小形化するために、表面電極２と３の間の間隔
を狭めた設計でははんだブリッジが発生し易い。
【０００５】本発明は上記の点にかんがみなされたもの
であり、ツイン形ダイオードなどを対象に前記課題を解
決し、各素子領域の表面電極にリードをはんだ付けする
際にはんだブリッジが生じるのを巧みに防止できるよう
改良した半導体装置を提供することを目的とする。
であり、ツイン形ダイオードなどを対象に前記課題を解
決し、各素子領域の表面電極にリードをはんだ付けする
際にはんだブリッジが生じるのを巧みに防止できるよう
改良した半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、一枚の共通基板に形成した複数の
素子領域相互間の境界に沿って、基板の表面に凹溝を堀
り込むか、あるいははんだレジストを塗布したはんだブ
リッジ防止手段を設けるものとする。
に、本発明によれば、一枚の共通基板に形成した複数の
素子領域相互間の境界に沿って、基板の表面に凹溝を堀
り込むか、あるいははんだレジストを塗布したはんだブ
リッジ防止手段を設けるものとする。
【０００７】
【作用】上記の構成において、素子領域相互間の境界に
沿って基板の表面に凹溝を堀り込むことにより、各素子
領域の表面電極相互間の沿面距離が増大する。これによ
り、リードはんだ付けの際に溶融はんだの一部が表面電
極から周囲にはみ出しても、凹溝で表面電極からはみ出
したはんだが分断されてはんだブリッジの発生が回避さ
れる。
沿って基板の表面に凹溝を堀り込むことにより、各素子
領域の表面電極相互間の沿面距離が増大する。これによ
り、リードはんだ付けの際に溶融はんだの一部が表面電
極から周囲にはみ出しても、凹溝で表面電極からはみ出
したはんだが分断されてはんだブリッジの発生が回避さ
れる。
【０００８】また、素子領域相互間の境界に沿って基板
の表面にはんだの濡れ性がないはんだレジストを表面電
極よりも多少高く盛り上げて塗布することにより、リー
ドはんだ付けの際に表面電極から周囲にはみ出そうとす
る溶融はんだは、表面張力も加わってはんだレジスト層
で分断され、前記と同様にはんだブリッジの発生が回避
される。
の表面にはんだの濡れ性がないはんだレジストを表面電
極よりも多少高く盛り上げて塗布することにより、リー
ドはんだ付けの際に表面電極から周囲にはみ出そうとす
る溶融はんだは、表面張力も加わってはんだレジスト層
で分断され、前記と同様にはんだブリッジの発生が回避
される。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 実施例１：図１は本発明の請求項２に対応する実施例を
示すものであり、図３で述べたツイン形チップ１はリー
ドフレーム５にマウントされ、リードフレーム５と裏面
電極４とをはんだ６で接合している。また、ツイン形チ
ップ１の各ｐｎ接合領域に付した表面電極２，３には個
別にインナリード７がはんだ付けされる。ここで、本発
明により各ｐｎ接合領域相互間の境界に沿って、チップ
１の表面にはあらかじめはんだブリッジ防止手段として
凹溝８が堀り込まれている。
する。 実施例１：図１は本発明の請求項２に対応する実施例を
示すものであり、図３で述べたツイン形チップ１はリー
ドフレーム５にマウントされ、リードフレーム５と裏面
電極４とをはんだ６で接合している。また、ツイン形チ
ップ１の各ｐｎ接合領域に付した表面電極２，３には個
別にインナリード７がはんだ付けされる。ここで、本発
明により各ｐｎ接合領域相互間の境界に沿って、チップ
１の表面にはあらかじめはんだブリッジ防止手段として
凹溝８が堀り込まれている。
【００１０】実施例２：図２は本発明の請求項３に対応
する実施例を示すものであり、この実施例においては、
はんだブリッジ防止手段として、前記実施例１で述べた
凹溝８の代わりに、各ｐｎ接合領域相互間の境界に沿っ
てチップ１の表面に、例えばポリイミド樹脂を材料とし
たはんだレジスト９が表面電極２，３よりも多少高く盛
り上がるように塗布されている。
する実施例を示すものであり、この実施例においては、
はんだブリッジ防止手段として、前記実施例１で述べた
凹溝８の代わりに、各ｐｎ接合領域相互間の境界に沿っ
てチップ１の表面に、例えばポリイミド樹脂を材料とし
たはんだレジスト９が表面電極２，３よりも多少高く盛
り上がるように塗布されている。
【００１１】
【発明の効果】以上述べたように、本発明によれば、共
通基板に形成した素子領域相互間の境界に沿って、基板
の表面に凹溝を堀り込むか、あるいははんだレジストを
塗布するなどのはんだブリッジ防止手段を設けたことに
より、各素子領域の表面電極にリードをはんだ付けする
際に、表面電極から周辺に流動する溶融はんだを前記の
凹溝，あるいははんだレジストにより分断してはんだブ
リッジの発生、およびはんだブリッジに起因する電極間
の短絡を効果的に防ぐことができる。
通基板に形成した素子領域相互間の境界に沿って、基板
の表面に凹溝を堀り込むか、あるいははんだレジストを
塗布するなどのはんだブリッジ防止手段を設けたことに
より、各素子領域の表面電極にリードをはんだ付けする
際に、表面電極から周辺に流動する溶融はんだを前記の
凹溝，あるいははんだレジストにより分断してはんだブ
リッジの発生、およびはんだブリッジに起因する電極間
の短絡を効果的に防ぐことができる。
【図１】本発明の実施例１による半導体装置の構成を示
す側面図
す側面図
【図２】本発明の実施例２による半導体装置の構成を示
す側面図
す側面図
【図３】本発明の実施対象となるツイン形ダイオードを
示し、（ａ）はチップの構造図、（ｂ）は等価回路図
示し、（ａ）はチップの構造図、（ｂ）は等価回路図
【符号の説明】 １ ツイン形チップ ２，３ 表面電極 ４ 裏面電極 ５ リードフレーム ６ はんだ ７ インナリード ８ 凹溝 ９ はんだレジスト
Claims (3)
- 【請求項１】一枚の共通基板に複数の素子領域を形成
し、かつ各素子領域の表面電極に対し個々にリードをは
んだ付けした半導体装置において、素子領域相互間の境
界に沿って、基板の表面にはんだブリッジ防止手段を設
けたことを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、はん
だブリッジ防止手段が基板の表面に堀り込んだ凹溝であ
ることを特徴とする半導体装置。 - 【請求項３】請求項１記載の半導体装置において、はん
だブリッジ防止手段が基板の表面に塗布したはんだレジ
ストであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15314894A JPH0817871A (ja) | 1994-07-05 | 1994-07-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15314894A JPH0817871A (ja) | 1994-07-05 | 1994-07-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817871A true JPH0817871A (ja) | 1996-01-19 |
Family
ID=15556075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15314894A Pending JPH0817871A (ja) | 1994-07-05 | 1994-07-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105719978A (zh) * | 2016-05-09 | 2016-06-29 | 中芯长电半导体（江阴）有限公司 | 一种近间距铜针封装结构及其制备方法 |
-
1994
- 1994-07-05 JP JP15314894A patent/JPH0817871A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105719978A (zh) * | 2016-05-09 | 2016-06-29 | 中芯长电半导体（江阴）有限公司 | 一种近间距铜针封装结构及其制备方法 |
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