JPH0817234B2 - Semiconductor integrated circuit - Google Patents
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に縦型FETを用いた
半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor integrated circuit using a vertical FET.
従来、高電圧大電流の高速制御用半導体素子として拡
散自己整合ゲート形MOS FETすなわちDMOS FETがある。
第６図に一般的なエンハンスメント型縦型ｎチャンネル
形DMOS FETの一例の断面図を示す。Conventionally, there is a diffusion self-aligned gate type MOS FET, that is, a DMOS FET as a semiconductor element for high-speed control of high voltage and large current.
FIG. 6 shows a cross-sectional view of an example of a general enhancement type vertical n-channel type DMOS FET.
第６図において、１は高抵抗ｐ形基板、２および３
は、基板１に、それぞれ、形成された高濃度のn+形およ
びp+形埋込み層である。その上にn-形エピタキシアル層
４を形成し、そのエピタキシアル層４には、p+形埋込み
層３に対応してp+形アイソレーション層５を拡散により
形成すると共に、埋込み層２に対応してn+形ドレインウ
ォール層６をも拡散により形成する。次にドレイン耐圧
向上のためのp-形拡散層７をｐ形サブストレート領域10
aの周囲に形成する。In FIG. 6, 1 is a high resistance p-type substrate, 2 and 3
Are high-concentration n + type and p + type buried layers formed on the substrate 1, respectively. N thereon - shaped epitaxial layer 4 is formed, on its epitaxial layer 4, a p + -type isolation layer 5 corresponding to the p + -type buried layer 3 so as to form by diffusion, the buried layer 2 Correspondingly, the n + type drain wall layer 6 is also formed by diffusion. Then p for the drain breakdown voltage improves - form diffusion layer 7 p-type substrate region 10
Form around a.
8aはゲート酸化膜、8bはロコス（LOCOS:Localized Ox
idation of Silicon）によるSiO2層である。９はゲート
部に配置されたポリシリコンによるゲートである。11a
はｐ形サブストレート領域10aのコンタクト部に拡散に
より形成したp+形コンタクト拡散領域、12aはソース領
域、12bはドレインウォール層６のコンタクト部に拡散
により形成したn+形拡散層である。13はSiO2膜である。
14aはソースサブストレート電極、14bはゲート電極、14
cはドレイン電極である。8a is a gate oxide film and 8b is a locos (LOCOS: Localized Ox
This is a SiO 2 layer formed by the idation of silicon. Reference numeral 9 is a polysilicon gate arranged in the gate portion. 11a
Is a p + -type contact diffusion region formed by diffusion in the contact part of the p-type substrate region 10a, 12a is a source region, and 12b is an n + -type diffusion layer formed by diffusion in the contact part of the drain wall layer 6. 13 is a SiO 2 film.
14a is a source substrate electrode, 14b is a gate electrode, 14
c is a drain electrode.
この種の集積回路において、１チップ内に複数個のデ
バイスを形成する場合には、各々のDMOS FETデバイスを
アイソレーション層５によって分離する必要があり、ド
レイン電極14cは半導体表面から取り出す。In the case of forming a plurality of devices in one chip in this type of integrated circuit, it is necessary to separate each DMOS FET device by the isolation layer 5, and the drain electrode 14c is taken out from the semiconductor surface.
ここで、高耐圧設計のために、エピタキシアル層４の
濃度および厚さは、例えば、100V耐圧であれば、３〜５
Ω・cmおよび15〜20μｍ、200V耐圧であれば、約10Ω・
cmおよび20〜30μｍであり、低濃度で厚い層を形成する
必要がある。一方、ｎチャンネル形DMOS FETのオン抵抗
は、第６図に示すように、Rwall，Rburied，Repiおよび
Rchの直列抵抗となる。上述のように、エピタキシアル
層４が低濃度で厚く、しかもバイポーラ素子のように少
数キャリアの注入による伝導度の変調がないため、かか
るオン抵抗のうちでRepiの占める割合が大きい。そこ
で、オン抵抗を下げるためには、ゲート面積を広くして
Repiを下げることが有効であるが、そのようにすると、
デバイス面積が大きくなってしまう。さらに、ドレイン
ウォール層６とアイソレーション拡散層５とは、例えば
200V耐圧であれば、40μｍ程度離間させる必要があり、
通常のＮチャンネルDMOS FETにおいては、ドレインウォ
ール層６とアイソレーション層５との間に必要な面積は
デバイス全体の約半分をも占めてしまうことになる。Here, for the high breakdown voltage design, the concentration and the thickness of the epitaxial layer 4 are, for example, 3 to 5 if the breakdown voltage is 100V.
Ω · cm, 15 to 20 μm, 200 V withstand voltage, approximately 10 Ω ·
cm and 20-30 μm, it is necessary to form a thick layer at low concentration. On the other hand, as shown in FIG. 6, the on-resistance of the n-channel type DMOS FET has R wall , R buried , R epi and
It becomes the series resistance of R ch . As described above, the epitaxial layer 4 is thick at a low concentration, and there is no conductivity modulation due to the injection of minority carriers as in a bipolar element, so that R epi accounts for a large proportion of the ON resistance. Therefore, in order to reduce the on-resistance, widen the gate area.
It is effective to lower R epi , but if you do so,
The device area becomes large. Further, the drain wall layer 6 and the isolation diffusion layer 5 are, for example,
If the withstand voltage is 200 V, it is necessary to separate them by about 40 μm.
In a normal N-channel DMOS FET, the area required between the drain wall layer 6 and the isolation layer 5 occupies about half of the entire device.
このように、従来の縦型DMOS FETの構造においては、
エピタキシアル層４の抵抗が大きいのでオン抵抗を下げ
るためにはデバイス面積を大きくしなければならないこ
と、および高耐圧化しようとすればするほどドレインウ
ォール層６とアイソレーション層５との間の間隔をあげ
て十分なアイソレーションをとることが必要なことによ
り、高電圧，大電流のデバイスを目指す場合には、その
デバイスが非常に大きくなり、コストアップにつながっ
ていた。Thus, in the structure of the conventional vertical DMOS FET,
Since the resistance of the epitaxial layer 4 is high, the device area must be increased in order to reduce the on-resistance, and the gap between the drain wall layer 6 and the isolation layer 5 increases as the breakdown voltage is increased. Therefore, when aiming for a high-voltage, large-current device, the device becomes extremely large, which leads to cost increase.
そこで、本発明の目的は、従来の縦型DMOS FETにおけ
る上述したオン抵抗およびアイソレーションの問題を解
決するように適切に構成配置した半導体集積回路を提供
することにある。Therefore, an object of the present invention is to provide a semiconductor integrated circuit appropriately configured and arranged so as to solve the above-mentioned problems of on-resistance and isolation in a conventional vertical DMOS FET.
このような目的を達成するために、本発明は、一導電
形のエピタキシャル層（４）が逆導電形の半導体基板
（１）上に形成され、該エピタキシャル層が当該エピタ
キシャル層の表面から前記基板に達する逆導電形層（3,
5）により複数のアイソレーション領域に分離されると
共に、該複数のアイソレーション領域のうちの一つのア
イソレーション領域と前記基板との接合面近傍に形成さ
れた一導電形の埋込層（２）と、前記一つのアイソレー
ション領域の表面側に選択的に形成された逆導電形のサ
ブストレート領域（10a）と、該サブストレート領域の
表面側に選択的に形成された一導電形のソース領域（12
a）と、前記逆導電形のサブストレート領域の表面側を
チャンネル領域としてその上に絶縁膜（8a）を介して形
成されたゲート領域（９）と、前記一つのアイソレーシ
ョン領域の表面から前記埋込層に達するように当該アイ
ソレーション領域に形成された一導電形のドレインウォ
ール層（６）とからなる一導電形チャンネルの縦型DMOS
FETを備えた半導体集積回路において、 前記サブストレート領域とドレインウォール層との間
の一導電形のエピタキシャル層に少数キャリアを注入す
る逆導電形の拡散層（10b,11c）を当該エピタキシャル
層に接して前記一つのアイソレーション領域の表面側に
設けたことを特徴とする。In order to achieve such an object, the present invention provides that an epitaxial layer (4) of one conductivity type is formed on a semiconductor substrate (1) of opposite conductivity type, and the epitaxial layer is formed from the surface of the epitaxial layer to the substrate. Reverse conductivity type layer (3,
A buried layer (2) of one conductivity type, which is separated into a plurality of isolation regions by 5) and is formed in the vicinity of a joint surface between one of the plurality of isolation regions and the substrate. A substrate region (10a) of opposite conductivity type selectively formed on the surface side of the one isolation region, and a source region of one conductivity type selectively formed on the surface side of the substrate region (12
a), a gate region (9) formed on the surface side of the substrate region of the opposite conductivity type as a channel region through an insulating film (8a), and from the surface of the one isolation region. Vertical DMOS of one conductivity type channel, which is composed of a drain wall layer (6) of one conductivity type formed in the isolation region so as to reach the buried layer.
In a semiconductor integrated circuit including a FET, a diffusion layer (10b, 11c) of opposite conductivity type for injecting minority carriers into an epitaxial layer of one conductivity type between the substrate region and the drain wall layer is in contact with the epitaxial layer. Is provided on the surface side of the one isolation region.
ここで、前記サブストレート領域とドレインウォール
層との間のアイソレーション領域の表面側に選択的に形
成された逆導電形のドレイン層（7a）およびソース領域
としての前記逆導電形の拡散層（11c）と、該逆導電形
のドレイン層（7a）および拡散層（11c）の間のアイソ
レーション領域の表面側をチャンネル領域としてその上
に絶縁膜（8a）を介して形成されたゲート領域（９）と
からなる逆導電形チャンネルのDMOSFETを備えてもよ
い。Here, a reverse conductivity type drain layer (7a) selectively formed on the surface side of the isolation region between the substrate region and the drain wall layer and the reverse conductivity type diffusion layer (source) 11c) and the drain region (7a) of the opposite conductivity type and the surface region of the isolation region between the diffusion layer (11c) as a channel region, and the gate region (8a) formed thereon via the insulating film (8a). 9) and a reverse conductivity type DMOSFET may be provided.
さらにまた、前記逆導電形の拡散層（10b）と一導電
形のエピタキシャル層との接合によりダイオードを形成
することができる。Furthermore, a diode can be formed by joining the diffusion layer (10b) of the opposite conductivity type and the epitaxial layer of the one conductivity type.
本発明では、例えばｎチャンネル形DMOS FETのアイソ
レーション層で限界されたアイソレーション領域内にお
いて、そのDMOS FETのドレイン電極と接続されたドレイ
ン領域に隣接して、サブストレート領域とドレインウォ
ール層との間の一導電形のエピタキシャル層に少数キャ
リアを注入する逆導電形の拡散領域をこのエピタキシャ
ル層に接してアイソレーション領域の表面層に設ける。
すなわち、例えばｐ形の拡散層を形成する。このｐ形拡
散層を、かかるアイソレーション領域内に形成されるｐ
チャンネル形DMOS FETのソース領域あるいはダイオード
のアノード領域として使用する。In the present invention, for example, in the isolation region limited by the isolation layer of the n-channel type DMOS FET, the substrate region and the drain wall layer are formed adjacent to the drain region connected to the drain electrode of the DMOS FET. An opposite conductivity type diffusion region for injecting minority carriers into the one conductivity type epitaxial layer is provided in the surface layer of the isolation region in contact with this epitaxial layer.
That is, for example, a p-type diffusion layer is formed. This p-type diffusion layer is formed into a p-type diffusion layer formed in the isolation region.
Used as the source region of channel type DMOS FET or the anode region of diode.
その結果、ｎチャンネル形DMOS FETがオンしたとき、
そのドレイン領域に形成した逆導電形のｐ形拡散層から
低濃度のドレイン領域に少数キャリアを注入させること
により、高抵抗のエピタキシアル層の伝導度が変調され
てその抵抗値が著しく下がり、その結果、かかるＮチャ
ンネル形DMOS FETのオン抵抗を下げることができる。As a result, when the n-channel type DMOS FET is turned on,
By injecting minority carriers into the low-concentration drain region from the p-type diffusion layer of the opposite conductivity type formed in the drain region, the conductivity of the high-resistance epitaxial layer is modulated, and the resistance value thereof is significantly reduced. As a result, the ON resistance of such an N-channel type DMOS FET can be reduced.
以下、図面を参照して本発明の実施例を詳細に説明す
る。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図に本発明の一実施例の断面図を示す。この実施
例では、耐圧が200Vで、オン抵抗が100Ω、電流容量が1
00mAのエンハンスメント型ｎチャンネルDMOS FETを含む
集積回路を示す。FIG. 1 shows a sectional view of an embodiment of the present invention. In this example, the withstand voltage is 200 V, the on-resistance is 100 Ω, and the current capacity is 1
1 shows an integrated circuit including a 00mA enhancement n-channel DMOS FET.
第１図において、比抵抗が30Ω・cmの高抵抗ｐ形基板
１上に、数10Ω□程度の非常に高濃度なn+形埋込み層２
およびp+形埋込み層３を形成し、さらにその上に10Ω・
cm程度のn-形エピタキシアル層４を厚さ20〜30μｍほど
に気相成長させる。その半導体表面から、表面濃度が10
18〜1019／cm3程度で、拡散深さの深いp+形アイソレー
ション拡散層５およびn+形ドレインウォール拡散層６を
形成する。これら拡散層５および６は、それぞれ、p+形
埋込み層３およびn+形埋込み層２に到達する。In Fig. 1, a very high concentration n + -type buried layer 2 of about several tens of Ω □ is formed on a high-resistance p-type substrate 1 having a specific resistance of 30 Ω · cm.
And p + type buried layer 3 is formed, and 10 Ω
The n − -type epitaxial layer 4 of about cm is vapor-deposited to a thickness of 20 to 30 μm. From the semiconductor surface, the surface concentration is 10
The p + -type isolation diffusion layer 5 and the n + -type drain wall diffusion layer 6 having a deep diffusion depth are formed at a concentration of about 18 to 10 19 / cm 3 . These diffusion layers 5 and 6 reach the p + -type buried layer 3 and the n + -type buried layer 2, respectively.
次に、ドレイン耐圧を向上させるために、p-形拡散層
７をｐ形サブストレート領域10aの外周に形成する。こ
のp-形拡散層７は濃度が非常に低く、1016／cm3であ
る。その拡散深さは３μｍ程度でよい。ｐ形サブストレ
ート領域10aで限界されている活性領域の表面上には厚
さ0.1μｍ程度のゲート酸化膜8aを形成し、残余の半導
体表面は厚さ１μｍ程度のSiO2層8bをロコスにより形成
する。ゲート酸化膜8aの上には厚さ約0.6μｍのポリシ
リコンゲート領域９を形成する。Next, in order to improve the drain breakdown voltage, the p − type diffusion layer 7 is formed on the outer periphery of the p type substrate region 10a. The p - form diffusion layers 7 concentration is very low, it is 10 16 / cm 3. The diffusion depth may be about 3 μm. A gate oxide film 8a with a thickness of about 0.1 μm is formed on the surface of the active region which is limited by the p-type substrate region 10a, and a SiO 2 layer 8b with a thickness of about 1 μm is formed by locos on the remaining semiconductor surface. To do. A polysilicon gate region 9 having a thickness of about 0.6 μm is formed on the gate oxide film 8a.
さらに、ｐ形サブストレート領域10aには、表面濃度
が約1018／cm3で拡散深さが３μｍのNDチャンネル層10a
を形成する。これと同時に、アイソレーション層５によ
り限界された同一アイソレーション領域内に配置される
ダイオードD1のアノード領域10bとして、ｐ形の拡散層1
0bをドレインウォール層６に隣接して形成する。ｐ形サ
ブストレート領域10aおよびアノード領域10bの各コンタ
クト部に、表面濃度が約1019／cm3で、拡散深さが1.5μ
ｍ程度のp+形サブストレートコンタクト領域1aおよびア
ノードコンタクト領域11bを、それぞれ、拡散により形
成する。さらに、これらコンタクト領域11aに隣接した
ソース領域12aおよびドレインウォール層６内に配置さ
れたドレインウォールコンタクト層12bを、表面濃度が
約1019／cm3、拡散深さが1.5μｍ程度のn+形ソース／ド
レイン拡散で形成する。Further, the p-type substrate region 10a has an ND channel layer 10a having a surface concentration of about 10 18 / cm 3 and a diffusion depth of 3 μm.
To form. At the same time, the p-type diffusion layer 1 is used as the anode region 10b of the diode D1 arranged in the same isolation region limited by the isolation layer 5.
0b is formed adjacent to the drain wall layer 6. The surface concentration is about 10 19 / cm 3 and the diffusion depth is 1.5μ at each contact part of the p-type substrate region 10a and the anode region 10b.
The p + type substrate contact region 1a and the anode contact region 11b each having a size of about m are formed by diffusion. Further, the source region 12a adjacent to the contact region 11a and the drain wall contact layer 12b arranged in the drain wall layer 6 are formed into an n + -type having a surface concentration of about 10 19 / cm 3 and a diffusion depth of about 1.5 μm. It is formed by source / drain diffusion.
その後、SiO2層8b上にSiO2層13をCVD法で積層してか
ら、この層13にコンタクトホールを開孔する。その次
に、ｎチャンネル形DMOS FET MN1のソース・サブストレ
ート電極14a、ゲート電極14bおよびドレイン電極14c、
および同一アイソレーション領域内に形成されるダイオ
ードD1のアノード電極14dをAl−Si合金で形成する。ド
レイン電極14cはダイオードD1のカソード電極としても
作用する。Then, after stacking a SiO 2 layer 13 by CVD on the SiO 2 layer 8b, a contact hole in the layer 13. Next, the source / substrate electrode 14a, the gate electrode 14b and the drain electrode 14c of the n-channel type DMOS FET MN1,
And the anode electrode 14d of the diode D1 formed in the same isolation region is formed of Al-Si alloy. The drain electrode 14c also acts as the cathode electrode of the diode D1.
第２図は第１図に示したデバイスを用いたプッシュプ
ル回路の例を示す。ここで、MN1は第１図に示したｎチ
ャンネル形DMOS FETに相当し、出力端子OUT1より電流を
吸い込む作用をする。MN2は電源より出力端子に電流を
流し込む作用をする。D1は第１図に示したダイオードに
相当する。このダイオードD1はMOS FET MN2のゲート保
護と、MOS FET MN2がOFF状態でDMOS FET MN1がON状態の
とき、MOS FET MN2のゲート・ソース間に逆バイアスを
かけてMOS FET MN2がONすることを防ぎ、貫通電流を流
させないためのものである。ＲはMOS FET MN2のON,OFF
を円滑に行うための抵抗であり、通常は数ｋΩである。FIG. 2 shows an example of a push-pull circuit using the device shown in FIG. Here, MN1 corresponds to the n-channel type DMOS FET shown in FIG. 1 and has a function of absorbing current from the output terminal OUT1. MN2 acts to inject current from the power supply to the output terminal. D1 corresponds to the diode shown in FIG. This diode D1 protects the gate of MOS FET MN2, and when the MOS FET MN2 is in the OFF state and the DMOS FET MN1 is in the ON state, reverse bias is applied between the gate and source of the MOS FET MN2 to turn on the MOS FET MN2. This is to prevent the flow of a through current. R is MOS FET MN2 ON / OFF
Is a resistance for smoothly carrying out, and is usually several kΩ.
第１入力端子IN1にＨ信号を入力し、DMOS FET MN1が
オンしたとき、吸い込み電流が数100μＡまでは抵抗Ｒ
を介してドレイン電極14cに電流が吸い込まれるが、電
流値が数100μＡを越えると、ダイオードD1に0.6V以上
の電圧がかかり、ダイオードD1に電流が流れる。このと
き、そのアノード電極14dに電流が流れ込むので、アノ
ード領域10bからエピタキシアル領域４に正孔が注入さ
れる。このとき、少数キャリアの注入によりエピタキシ
アル領域４の伝導度が変調され、その抵抗値が著しく下
がる。When the H signal is input to the first input terminal IN1 and the DMOS FET MN1 is turned on, the resistance R is applied until the sink current reaches several 100 μA.
A current is absorbed into the drain electrode 14c through the diode, but when the current value exceeds several 100 μA, a voltage of 0.6 V or more is applied to the diode D1 and a current flows through the diode D1. At this time, since a current flows into the anode electrode 14d, holes are injected from the anode region 10b into the epitaxial region 4. At this time, the conductivity of the epitaxial region 4 is modulated by the injection of the minority carriers, and the resistance value thereof is significantly lowered.
第１図に示すように、DMOS FET MN1のオン抵抗はR
wall＋Rburied＋Repi＋Rchで表わすことができる。たと
えば、全体のオン抵抗が100Ωの場合、RwallとRburied
がそれぞれ数Ωであり、Repiが60Ω、Rchが40Ω程度で
ある。ところが、上述のように少数キャリアが注入され
ることにより、エピタキシアル領域４の抵抗値RepiはR
chに比べて無視できる値に低下する。従って、オン抵抗
は40Ωまで下がったことになる。オン抵抗を100Ωで設
計する場合には、有効チャンネル領域であるソース・ゲ
ート部分の面積を40％まで削減でき、したがって、デバ
イス面積を縮小できる。しかもまた、２つのデバイスMN
1とD1を同一の１つのアイソレーション領域内に配置で
きるので、それによるデバイス面積縮小の効果も大き
い。As shown in Fig. 1, the on resistance of DMOS FET MN1 is R
It can be expressed as wall + R buried + R epi + R ch . For example, if the overall on resistance is 100Ω, then R wall and R buried
Are several Ω, R epi is 60 Ω, and R ch is about 40 Ω. However, because the minority carriers are injected as described above, the resistance value R epi of the epitaxial region 4 becomes R
Compared to ch , it drops to a negligible value. Therefore, the on-resistance has dropped to 40Ω. When designing the on-resistance to be 100Ω, the area of the source / gate portion, which is the effective channel area, can be reduced up to 40%, and therefore the device area can be reduced. Moreover, two devices MN
Since 1 and D1 can be arranged in the same single isolation region, the device area can be effectively reduced.
DMOS FET MN1のソース・サブストレート電位とｐ形基
板１の電位は一般に等しいため、第３図に示すように、
サブストレート領域10aとアイソレーション層５とをp-
形拡散層７を介して接続する構成としてもよい。この構
成によれば、第１図におけるアイソレーション層５とp-
形拡散層７との間の領域を省略できるので、その分だけ
デバイス面積の縮小に有効である。Since the source / substrate potential of the DMOS FET MN1 and the potential of the p-type substrate 1 are generally the same, as shown in FIG.
P − between the substrate region 10a and the isolation layer 5
The structure may be connected via the shape diffusion layer 7. According to this configuration, the isolation layer 5 and p − in FIG.
Since the region between the diffusion layer 7 and the shape diffusion layer 7 can be omitted, the device area can be effectively reduced.
第４図は本発明のさらに別の実施例の断面図である。
この実施例は、ｎチャンネル形DMOS FETとｐチャンネル
形DMOS FETとを同一のアイソレーション領域内に形成し
た場合である。FIG. 4 is a sectional view of still another embodiment of the present invention.
In this embodiment, an n-channel type DMOS FET and a p-channel type DMOS FET are formed in the same isolation region.
この実施例においても、第１図に示した実施例と同じ
工程でｎチャンネル形DMOS FET MN2aを形成すると同時
に、アイソレーション層５により限界され、このDMOS F
ET MN2aと同一のアイソレーション領域内であって、p-
形拡散層７とドレインウォール層６との間に、p-形拡散
層7aを拡散により形成し、この層7aによってｐチャンネ
ル形DMOS FET MP1aのドレイン領域を形成する。さら
に、層６と７との間のチャンネル領域に表面濃度が約10
18／cm3で、拡散深さが約３μｍのn-形拡散層15を拡散
により形成する。このｐチャンネルDMOS FET MP1aのp+
形ソース領域11cとドレインコンタクト拡散領域11dと
を、ＮチャンネルDMOS FET MN2aのサブストレートコン
タクト拡散領域11aと同じ拡散処理で、それぞれ、層15
および7a内に形成する。ｐチャンネルDMOS FET MP1aの
サブストレート領域はＮチャンネルDMOS FET MN2aのド
レイン領域と共通である。Also in this embodiment, the n-channel type DMOS FET MN2a is formed in the same process as that of the embodiment shown in FIG.
It has the same isolation region and ET MN2a, p -
Between the form diffusion layer 7 and the drain wall layer 6, p - shaped diffusion layer 7a is formed by diffusion, to form a drain region of the p-channel type DMOS FET MP1a This layer 7a. Furthermore, the surface area concentration in the channel region between layers 6 and 7 is about 10
An n − -type diffusion layer 15 having a diffusion depth of 18 μm / cm 3 and a diffusion depth of about 3 μm is formed by diffusion. P + of this p-channel DMOS FET MP1a
The source region 11c and the drain contact diffusion region 11d by the same diffusion treatment as the substrate contact diffusion region 11a of the N-channel DMOS FET MN2a.
And within 7a. The substrate region of the p-channel DMOS FET MP1a is common with the drain region of the N-channel DMOS FET MN2a.
第５図に第４図示の実施例のデバイスを用いた回路を
示す。ここで、MN2aは第４図中のｎチャンネルDMOS FE
T、MP1aは第４図中のｐチャンネルDMOS FET、D2aはｎチ
ャンネルDMOS FET MN2aのｐ形サブストレート領域10aと
n-形エピタキシアル層４とで構成される寄生ダイオード
である。入力端子IN3に電源電圧よりDMOS FET MP1aのス
レッシュホールド電圧以上だけ低い電圧が印加される
と、このDMOS FET MP1aがオンし、DMOS FET MN2aのゲー
ト電極14bとソース電極14aとの間に接続されている抵抗
Raに電流が流れ、その電圧降下分がゲート電圧となる。
このゲート電圧の値がDMOS FET MN2aのスレッシュホー
ルド電圧を越えると、このDMOS FET MN2aがオンし、負
荷RLに電流を流し込む。抵抗RaはDMOS FET MN2aのオン
・オフを円滑に行うために必要である。ダイオードD2a
は、負荷側の電位の変動により出力端子OUT1の電位が電
源より高くなったとき、すみやかに電源側に電流を流し
込み、素子の保護、パワーロスの低減、電源負荷の低減
を行なう。FIG. 5 shows a circuit using the device of the embodiment shown in FIG. Here, MN2a is the n-channel DMOS FE in FIG.
T and MP1a are p-channel DMOS FETs in FIG. 4, D2a is an n-channel DMOS FET MN2a p-type substrate region 10a.
It is a parasitic diode composed of an n − type epitaxial layer 4. When a voltage lower than the power supply voltage by more than the threshold voltage of DMOS FET MP1a is applied to the input terminal IN3, this DMOS FET MP1a turns on and is connected between the gate electrode 14b and the source electrode 14a of the DMOS FET MN2a. Resistance
A current flows through Ra, and the voltage drop corresponds to the gate voltage.
When the value of the gate voltage exceeds the threshold voltage of the DMOS FET MN2a, the DMOS FET MN2a turns on and a current flows into the load R L. The resistor Ra is necessary to smoothly turn on / off the DMOS FET MN2a. Diode D2a
When the potential of the output terminal OUT1 becomes higher than that of the power supply due to the fluctuation of the load-side potential, a current is immediately supplied to the power supply side to protect the elements, reduce power loss, and reduce power supply load.
この実施例においても、前に示した実施例と同様なオ
ン抵抗低減の効果が得られる。DMOS FET MP1aがオン
し、それに応じてDMOS FET MN2aがオンしたときに、電
源に接続されているDMOS FET MP1aのソース領域11cから
DMOS FET MN2aのゲート直下のエピタキシアル領域４に
少数キャリアである正孔が注入され、この領域の伝導度
が著しく上り、オン抵抗が小さくなる。このため、DMOS
FET MN2aのデバイス面積を縮小できる。さらに、DMOS
FET MP1aとMN2aを同一アイソレーション領域内に形成
し、しかも還流ダイオードD2aも同時に形成されるた
め、デバイス面積縮小に有効である。このダイオードD2
aは、出力端子OUT1の電荷を電源側に効率良く戻すこと
が重要である。Also in this embodiment, the same effect of reducing the on-resistance can be obtained as in the previous embodiment. From the source region 11c of the DMOS FET MP1a connected to the power supply when the DMOS FET MP1a is turned on and the DMOS FET MN2a is turned on accordingly.
Holes, which are minority carriers, are injected into the epitaxial region 4 just below the gate of the DMOS FET MN2a, the conductivity of this region remarkably increases and the on-resistance decreases. Because of this, DMOS
The device area of FET MN2a can be reduced. In addition, DMOS
The FETs MP1a and MN2a are formed in the same isolation region, and the freewheeling diode D2a is also formed at the same time, which is effective in reducing the device area. This diode D2
For a, it is important to efficiently return the charge of the output terminal OUT1 to the power supply side.
しかし、従来例においては、第６図に示したように、
ｐ形サブストレート領域10aからドレインウォール層６
に電流を流し込む時、ｐ形サブストレート領域10a,エピ
タキシアル層4,p形基板１あるいはアイソレーション層
5,p+形埋込み層３の寄生PNPトランジスタがONし、ｐ形
基板１に寄生電流が流れてしまう。ｐ形基板１は、通
常、最低電位に接続されているため、出力端子の電位と
の電位差は電源電圧以上となり、通常は100V以上であ
る。このため、電源側に理想的に電流を流し込んだ場
合、そのとき流れる電流をＩ［Ａ］とすれば、チップ内
でのパワーロスは0.6I［watt］で済むが、電流増幅率の
hFE1の寄生PNPトランジスタがONしたとき、ｐ形基板１
への寄生電流により、パワーロスは約100・hFE1・Ｉ［w
att］以上にもなる。hFE1は、通常、0.3程度のため、寄
生効果により理想的な場合に比べ30倍ものパワーロスが
生じる。However, in the conventional example, as shown in FIG.
From the p-type substrate region 10a to the drain wall layer 6
When a current is applied to the substrate, p-type substrate region 10a, epitaxial layer 4, p-type substrate 1 or isolation layer
5, the parasitic PNP transistor of the p + type buried layer 3 is turned on, and a parasitic current flows in the p type substrate 1. Since the p-type substrate 1 is normally connected to the lowest potential, the potential difference from the potential of the output terminal is equal to or higher than the power supply voltage, and is usually 100 V or higher. Therefore, when a current is ideally fed to the power supply side, if the current flowing at that time is I [A], the power loss in the chip is 0.6 I [watt], but the current amplification factor
When the parasitic PNP transistor of hFE1 is turned on, p-type substrate 1
Power loss is about 100 ・ h FE1・ I [w
att] or more. Since h FE1 is usually about 0.3, a power loss of 30 times that of the ideal case occurs due to parasitic effects.
これに対して、第４図の構造とすることにより、ｐ形
サブストレート領域10aからドレインウォール層６に電
流を流す時、ｐ形基板１に寄生電流が流れるのと同時
に、ｐチャンネルDMOS FET MP1aのソース領域11cにもト
ランジスタ動作により電流が流れ込む。このソース領域
11cは電源に接続されているため、ソース領域11cに流れ
込んだ電流はパワーロスにあまり影響しない。この場合
に、ｐ形サブストレート領域10a,エピタキシアル層4,ソ
ース領域11cによるLPNPトランジスタの電流増幅率hFE2
は約５である。このトランジスタ作用により、ｐ形サブ
ストレート領域10aからドレインウォール層６に流れる
電流は1/5以下となるから、ｐ形基板１に流出する電流
もそれに応じて減少し、パワーロスを従来例に比べ1/5
以下にできる。On the other hand, with the structure shown in FIG. 4, when a current flows from the p-type substrate region 10a to the drain wall layer 6, a parasitic current flows to the p-type substrate 1 and at the same time, the p-channel DMOS FET MP1a. A current also flows into the source region 11c of the transistor due to the transistor operation. This source area
Since 11c is connected to the power supply, the current flowing into the source region 11c does not affect the power loss so much. In this case, the current amplification factor h FE2 of the LPNP transistor due to the p-type substrate region 10a, the epitaxial layer 4, and the source region 11c
Is about 5. Due to this transistor action, the current flowing from the p-type substrate region 10a to the drain wall layer 6 becomes 1/5 or less, so the current flowing out to the p-type substrate 1 is also reduced accordingly, and the power loss is 1 /Five
You can:
以上から明らかなように、本発明によれば、Ｎ（ｐ）
チャンネル形DMOS FETとダイオードあるいはＰ（ｎ）チ
ャンネル形DMOS FETとを同一アイソレーション領域内に
形成することにより、同じオン抵抗を得るにあたって、
本発明においては、第１のＮ（ｐ）チャンネル形DMOS F
ETのソース−ゲート間面積を大きく（たとえば60％）削
減できる。さらに加えて、本発明では、同一アイソレー
ション領域内に両素子を形成することにより、ドレイン
ウォール層−アイソレーション拡散層との間が部分的に
不要となり、この点からもデバイス面積削減に有効であ
る。たとえば、ｎ（ｐ）チャンネル形DMOS FETとダイオ
ードとを同一アイソレーション領域内に形成することに
より、従来例に対して、デバイス面積を約50％削減でき
る。また、ｎ（ｐ）チャンネル形DMOS FETとｐ（ｎ）チ
ャンネル形DMOS FETとを同一アイソレーション領域内に
形成する場合は、従来例に対してデバイス面積を約40％
削減できる。As is clear from the above, according to the present invention, N (p)
To obtain the same ON resistance by forming the channel type DMOS FET and the diode or the P (n) channel type DMOS FET in the same isolation region,
In the present invention, the first N (p) channel type DMOS F
The source-gate area of ET can be greatly reduced (for example, 60%). In addition, in the present invention, by forming both elements in the same isolation region, a part between the drain wall layer and the isolation diffusion layer becomes unnecessary, which is also effective in reducing the device area. is there. For example, by forming the n (p) channel type DMOS FET and the diode in the same isolation region, the device area can be reduced by about 50% as compared with the conventional example. When forming an n (p) -channel type DMOS FET and a p (n) -channel type DMOS FET in the same isolation region, the device area is about 40% compared to the conventional example.
Can be reduced.
第１図は本発明の一実施例を示す断面図、 第２図は第１図示のデバイスの応用回路例を示す回路
図、 第３図および第４図は本発明の２実施例を示す断面図、 第５図は第４図示のデバイスの応用回路例を示す回路
図、 第６図は従来例を示す断面図である。 １……ｐ形基板、２……n+形埋込み層、３……p+形埋込
み層、４……n-形エピタキシアル層、５……p+形アイソ
レーション層、６……n+形ドレインウォール層、７……
p-形層、7a……p-形ドレイン層、8a……ゲート酸化膜、
8b……ロコスによるSiO2層、９……ポリシリコンゲート
領域、10a……ｐ形サブストレート領域、10b……ｐ形ア
ノード領域、11a……p+形サブストレートコンタクト拡
散領域、11b……p+形アノードコンタクト拡散領域、11c
……p+形ソース領域、11d……p+形ドレインコンタクト
拡散領域、12a……ソース領域、12b……n+形ドレインウ
ォールコンタクト拡散領域、13……SiO2膜、14a……ソ
ース・サブストレート電極、14b……ゲート電極、14c…
…ドレイン電極、14d……アノード電極、14e……ソース
電極、14f……ゲート電極、14g……ドレイン電極、15…
…n-形拡散層。1 is a sectional view showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing an application circuit example of the device shown in FIG. 1, and FIGS. 3 and 4 are sectional views showing a second embodiment of the present invention. FIG. 5 is a circuit diagram showing an application circuit example of the device shown in FIG. 4, and FIG. 6 is a sectional view showing a conventional example. 1 ...... p-type substrate, 2 ...... n + form buried layer, 3 ...... p + form buried layer, 4 ...... n - form epitaxial layer, 5 ...... p + form isolation layer, 6 ...... n + Shaped drain wall layer, 7 ...
p - type layer, 7a ...... p - forms the drain layer, 8a ...... gate oxide film,
8b ...... Locos SiO 2 layer, 9 ...... polysilicon gate area, 10a ...... p type substrate area, 10b ...... p type anode area, 11a ...... p + type substrate contact diffusion area, 11b ...... p + Type anode contact diffusion region, 11c
...... p + type source region, 11d …… p + type drain contact diffusion region, 12a …… source region, 12b …… n + type drain wall contact diffusion region, 13 …… SiO 2 film, 14a …… source sub Straight electrode, 14b ... Gate electrode, 14c ...
... Drain electrode, 14d ... Anode electrode, 14e ... Source electrode, 14f ... Gate electrode, 14g ... Drain electrode, 15 ...
... n - form diffusion layer.
Claims (3)
電形の半導体基板（１）上に形成され、該エピタキシャ
ル層が当該エピタキシャル層の表面から前記基板に達す
る逆導電形層（3,5）により複数のアイソレーション領
域に分離されると共に、該複数のアイソレーション領域
のうちの一つのアイソレーション領域と前記基板との接
合面近傍に形成された一導電形の埋込層（２）と、前記
一つのアイソレーション領域の表面側に選択的に形成さ
れた逆導電形のサブストレート領域（10a）と、該サブ
ストレート領域の表面側に選択的に形成された一導電形
のソース領域（12a）と、前記逆導電形のサブストレー
ト領域の表面側をチャンネル領域としてその上に絶縁膜
（8a）を介して形成されたゲート領域（９）と、前記一
つのアイソレーション領域の表面から前記埋込層に達す
るように当該アイソレーション領域に形成された一導電
形のドレインウォール層（６）とからなる一導電形チャ
ンネルの縦型DMOSFETを備えた半導体集積回路におい
て、 前記サブストレート領域とドレインウォール層との間の
一導電形のエピタキシャル層に少数キャリアを注入する
逆導電形の拡散層（10b,11c）を当該エピタキシャル層
に接して前記一つのアイソレーション領域の表面側に設
けたことを特徴とする半導体集積回路。1. An epitaxial layer (4) of one conductivity type is formed on a semiconductor substrate (1) of opposite conductivity type, the epitaxial layer reaching the substrate from the surface of the epitaxial layer (3, A buried layer (2) of one conductivity type, which is separated into a plurality of isolation regions by 5) and is formed in the vicinity of a joint surface between one of the plurality of isolation regions and the substrate. A substrate region (10a) of opposite conductivity type selectively formed on the surface side of the one isolation region, and a source region of one conductivity type selectively formed on the surface side of the substrate region (12a), a gate region (9) formed on the surface side of the substrate region of the opposite conductivity type as a channel region with an insulating film (8a) therebetween, and the one isolation region. A semiconductor integrated circuit comprising a vertical DMOSFET of one conductivity type channel, which comprises a drain wall layer (6) of one conductivity type formed in the isolation region so as to reach the buried layer from the surface of A diffusion layer (10b, 11c) of the opposite conductivity type for injecting minority carriers into the one conductivity type epitaxial layer between the straight region and the drain wall layer is in contact with the epitaxial layer and is provided on the surface side of the one isolation region. A semiconductor integrated circuit characterized by being provided.
ル層との間のアイソレーション領域の表面側に選択的に
形成された逆導電形のドレイン層（7a）およびソース領
域としての前記逆導電形の拡散層（11c）と、該逆導電
形のドレイン層（7a）および拡散層（11c）の間のアイ
ソレーション領域の表面側をチャンネル領域としてその
上に絶縁膜（8a）を介して形成されたゲート領域（９）
とからなる逆導電形チャンネルのDMOSFETを備えること
を特徴とする請求項１記載の半導体集積回路。2. A reverse conductivity type drain layer (7a) selectively formed on the surface side of an isolation region between the substrate region and the drain wall layer, and the reverse conductivity type diffusion as a source region. A gate formed on the surface side of the isolation region between the layer (11c) and the drain layer (7a) of the opposite conductivity type and the diffusion layer (11c) as a channel region with an insulating film (8a) interposed therebetween. Area (9)
2. The semiconductor integrated circuit according to claim 1, further comprising a reverse conductivity type channel DMOSFET including
のエピタキシャル層との接合によりダイオードを形成す
ることを特徴とする請求項１記載の半導体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein a diode is formed by a junction between the diffusion layer (10b) of the opposite conductivity type and the epitaxial layer of the one conductivity type.
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