JPH08172206A - 可変容量ダイオードおよびダイオードアレー - Google Patents
可変容量ダイオードおよびダイオードアレーInfo
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- JPH08172206A JPH08172206A JP7190805A JP19080595A JPH08172206A JP H08172206 A JPH08172206 A JP H08172206A JP 7190805 A JP7190805 A JP 7190805A JP 19080595 A JP19080595 A JP 19080595A JP H08172206 A JPH08172206 A JP H08172206A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
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Abstract
(57)【要約】
【課題】 他素子との集積に有利であり、大きい静電容
量変化率が得られる可変容量ダイオードを提供する。 【解決手段】 キャリアタイプの異なる半導体活性層２
３、２４同士または半導体活性層と金属層とが接合され
てなり、両層２３、２４間に電圧を印加したときに半導
体活性層２２、２４に生じる空乏層の厚みＷ変化によっ
て静電容量が変わる可変容量ダイオードであって、半導
体活性層２４の空乏層の厚みが変化する範囲に、厚み方
向と交差する断面積ａ、ｂが厚み方向で変化する面積変
化部ＡＡ′を備える。
量変化率が得られる可変容量ダイオードを提供する。 【解決手段】 キャリアタイプの異なる半導体活性層２
３、２４同士または半導体活性層と金属層とが接合され
てなり、両層２３、２４間に電圧を印加したときに半導
体活性層２２、２４に生じる空乏層の厚みＷ変化によっ
て静電容量が変わる可変容量ダイオードであって、半導
体活性層２４の空乏層の厚みが変化する範囲に、厚み方
向と交差する断面積ａ、ｂが厚み方向で変化する面積変
化部ＡＡ′を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子、詳しく
は静電容量を変化させ得る可変容量ダイオードに関する
ものである。
は静電容量を変化させ得る可変容量ダイオードに関する
ものである。
【０００２】
【従来の技術】従来のダイオードは静電容量の変化に限
界があり、同ウェーハ上に製作されたダイオードの静電
容量は常に同じであり、他素子との集積が容易でない。
図７は従来のＰ−Ｎ接合ダイオードとバイアス電圧によ
る静電容量の変化を示している。ダイオードは絶縁基板
１１上のＰ+ 層１５とＰ層１４そしてＮ層１３とＮ+ 層
１２とから構成されている。バイアス電圧が０である時
の空乏層の厚み方向の幅すなわち厚みが図７（Ａ）にＷ
で表示されている。この時の静電容量は図７（Ｂ）に示
すようにＣmax となる。静電容量はＰ−Ｎ接合ダイオー
ドの空乏層の厚みＷに反比例する。逆バイアス電圧が増
加すると空乏層の厚みＷは増加し、それにより静電容量
が減少する。逆バイアス電圧が増加し続けるとＰ層１４
とＮ層１３が完全に空乏されて空乏層の厚みＷはＰ層１
４とＮ層１３との厚さの合計となり、その時の静電容量
は図７（Ｂ）のＣmin となる。バイアス電圧によるＮ+
層１２とＰ+ 層１５への空乏層領域の拡大は大変小さい
ため、Ｐ層１４とＮ層１３とが完全に空乏化された後に
は静電容量の減少は極めてわずかである。ダイオードの
静電容量変化率はバイアス電圧が０である時の静電容量
Ｃmax とＰ層１４とＮ層１３が完全に空乏された時の静
電容量Ｃmin との比で表れ、一般に５以上の値を有する
ことが難しい。又、同エピタキシアル層構造の場合、こ
の比は常に一定し、良質のダイオード特性と望む静電容
量特性を具現するためにエピタキシアル層を設計して見
ると他素子との集積が難しい構造が形成される。このよ
うな特性はＰ−Ｎ接合ダイオードだけでなくＰ+ 層１５
とＰ層１４の代わりにショットキー障壁を有する金属を
使用したショットキーダイオードの場合にも現れる。
界があり、同ウェーハ上に製作されたダイオードの静電
容量は常に同じであり、他素子との集積が容易でない。
図７は従来のＰ−Ｎ接合ダイオードとバイアス電圧によ
る静電容量の変化を示している。ダイオードは絶縁基板
１１上のＰ+ 層１５とＰ層１４そしてＮ層１３とＮ+ 層
１２とから構成されている。バイアス電圧が０である時
の空乏層の厚み方向の幅すなわち厚みが図７（Ａ）にＷ
で表示されている。この時の静電容量は図７（Ｂ）に示
すようにＣmax となる。静電容量はＰ−Ｎ接合ダイオー
ドの空乏層の厚みＷに反比例する。逆バイアス電圧が増
加すると空乏層の厚みＷは増加し、それにより静電容量
が減少する。逆バイアス電圧が増加し続けるとＰ層１４
とＮ層１３が完全に空乏されて空乏層の厚みＷはＰ層１
４とＮ層１３との厚さの合計となり、その時の静電容量
は図７（Ｂ）のＣmin となる。バイアス電圧によるＮ+
層１２とＰ+ 層１５への空乏層領域の拡大は大変小さい
ため、Ｐ層１４とＮ層１３とが完全に空乏化された後に
は静電容量の減少は極めてわずかである。ダイオードの
静電容量変化率はバイアス電圧が０である時の静電容量
Ｃmax とＰ層１４とＮ層１３が完全に空乏された時の静
電容量Ｃmin との比で表れ、一般に５以上の値を有する
ことが難しい。又、同エピタキシアル層構造の場合、こ
の比は常に一定し、良質のダイオード特性と望む静電容
量特性を具現するためにエピタキシアル層を設計して見
ると他素子との集積が難しい構造が形成される。このよ
うな特性はＰ−Ｎ接合ダイオードだけでなくＰ+ 層１５
とＰ層１４の代わりにショットキー障壁を有する金属を
使用したショットキーダイオードの場合にも現れる。
【０００３】日本国特許第２２０７５７３号には電圧が
加わるにつれて空乏層の厚みが変わり、これにより静電
容量が変わる一般の可変容量ダイオードを具現するにあ
ってエピタキシアル層の形状と濃度を制限しており、米
合衆国特許第４，７２１，９８５号にはダイオードの配
置を異なるように活用する方法が提案されている。
加わるにつれて空乏層の厚みが変わり、これにより静電
容量が変わる一般の可変容量ダイオードを具現するにあ
ってエピタキシアル層の形状と濃度を制限しており、米
合衆国特許第４，７２１，９８５号にはダイオードの配
置を異なるように活用する方法が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うに製作された素子はエピタキシアル層に制約が加わる
ので、他素子との集積が不利であり、静電容量変化率も
十分でない問題点がある。本発明は、他素子との集積に
有利であり、大きい静電容量変化率が得られる可変容量
ダイオードを提供することをその目的とする。
うに製作された素子はエピタキシアル層に制約が加わる
ので、他素子との集積が不利であり、静電容量変化率も
十分でない問題点がある。本発明は、他素子との集積に
有利であり、大きい静電容量変化率が得られる可変容量
ダイオードを提供することをその目的とする。
【０００５】
【課題を解決するための手段】本発明に係る可変容量ダ
イオードは、キャリアタイプの異なる半導体活性層同士
または半導体活性層と金属層とが接合されてなる。前記
両層間に電圧を印加したときに前記半導体活性層に生じ
る空乏層の厚み変化によって静電容量が変わる可変容量
ダイオードである。半導体活性層のうち空乏層の厚みが
変化する範囲に、厚み方向と交差する断面積が厚み方向
で変化する断面積変化部を備える。
イオードは、キャリアタイプの異なる半導体活性層同士
または半導体活性層と金属層とが接合されてなる。前記
両層間に電圧を印加したときに前記半導体活性層に生じ
る空乏層の厚み変化によって静電容量が変わる可変容量
ダイオードである。半導体活性層のうち空乏層の厚みが
変化する範囲に、厚み方向と交差する断面積が厚み方向
で変化する断面積変化部を備える。
【０００６】ダイオードを構成する接合された両層に
は、両層に電圧を印加したときに少なくとも何れかの側
の半導体活性層に空乏層が生じて静電容量が発生するよ
うな特性を有する層を組み合わせる。具体的には、キャ
リアタイプの異なる半導体活性層としてＰ層とＮ層が組
み合わせられる。この構造のダイオードはＰ−Ｎ接合ダ
イオードである。Ｐ層またはＮ層と金属層とを組み合わ
せることもできる。この構造のダイオードにはショット
キーダイオードがある。ショットキーダイオードには、
ショットキー障壁を有する金属層が用いられる。
は、両層に電圧を印加したときに少なくとも何れかの側
の半導体活性層に空乏層が生じて静電容量が発生するよ
うな特性を有する層を組み合わせる。具体的には、キャ
リアタイプの異なる半導体活性層としてＰ層とＮ層が組
み合わせられる。この構造のダイオードはＰ−Ｎ接合ダ
イオードである。Ｐ層またはＮ層と金属層とを組み合わ
せることもできる。この構造のダイオードにはショット
キーダイオードがある。ショットキーダイオードには、
ショットキー障壁を有する金属層が用いられる。
【０００７】空乏層は、半導体活性層であるＰ層または
Ｎ層のうち、Ｐ層だけに生じる場合、Ｎ層だけに生じる
場合、Ｐ層とＮ層の両方に生じる場合がある。半導体活
性層と金属層とが接合されている場合には、半導体活性
層に空乏層が生じる。空乏層の厚みが増えるほど、静電
容量は小さくなる。すなわち、静電容量は空乏層の厚み
変化に対して反比例する。
Ｎ層のうち、Ｐ層だけに生じる場合、Ｎ層だけに生じる
場合、Ｐ層とＮ層の両方に生じる場合がある。半導体活
性層と金属層とが接合されている場合には、半導体活性
層に空乏層が生じる。空乏層の厚みが増えるほど、静電
容量は小さくなる。すなわち、静電容量は空乏層の厚み
変化に対して反比例する。
【０００８】断面積変化部は、半導体活性層のうち電圧
を印加されたときに空乏層が生じる側の半導体活性層に
対して、印加電圧の違いによって空乏層の厚みが変化す
る範囲に設けられる。半導体活性層のうち空乏層が生じ
ない部分で断面積が変化していても本発明における断面
積変化部ではない。印加電圧によって空乏層の厚みが変
化したときに、空乏層の外縁が断面積変化部を超えて厚
み方向に移動する。
を印加されたときに空乏層が生じる側の半導体活性層に
対して、印加電圧の違いによって空乏層の厚みが変化す
る範囲に設けられる。半導体活性層のうち空乏層が生じ
ない部分で断面積が変化していても本発明における断面
積変化部ではない。印加電圧によって空乏層の厚みが変
化したときに、空乏層の外縁が断面積変化部を超えて厚
み方向に移動する。
【０００９】静電容量は、空乏層の厚みとともに断面積
の大きさにも影響される。空乏層の厚みが変化して空乏
層の外縁が断面積変化部を通過すると、空乏層の厚み方
向の各断面における面積が、断面積変化部の前後で変わ
る。断面積が変わると静電容量も変わるので、全体の静
電容量は、空乏層の厚み変化による変化分だけでなく空
乏層の断面積変化の影響による変化分も加わる。すなわ
ち、空乏層の厚み変化だけの場合に比べて、さらに大き
な静電容量の変化が生じることになる。
の大きさにも影響される。空乏層の厚みが変化して空乏
層の外縁が断面積変化部を通過すると、空乏層の厚み方
向の各断面における面積が、断面積変化部の前後で変わ
る。断面積が変わると静電容量も変わるので、全体の静
電容量は、空乏層の厚み変化による変化分だけでなく空
乏層の断面積変化の影響による変化分も加わる。すなわ
ち、空乏層の厚み変化だけの場合に比べて、さらに大き
な静電容量の変化が生じることになる。
【００１０】厚み方向における断面積変化部の前後で
は、面積が急激に変化するほど、静電容量の変化率を大
きくできる。また、面積が非連続的に変化すれば、静電
容量を急激かつ非連続的に変化させることができる。具
体的には、半導体活性層に、厚み方向で段差を付けた
り、厚み方向に切り欠きを設けたりして断面積変化部を
設けることができる。段差や切り欠きは、厚み方向で直
線的に断面積が変化するものでもよいし、厚み方向で曲
線的に断面積が変化するものであってもよい。
は、面積が急激に変化するほど、静電容量の変化率を大
きくできる。また、面積が非連続的に変化すれば、静電
容量を急激かつ非連続的に変化させることができる。具
体的には、半導体活性層に、厚み方向で段差を付けた
り、厚み方向に切り欠きを設けたりして断面積変化部を
設けることができる。段差や切り欠きは、厚み方向で直
線的に断面積が変化するものでもよいし、厚み方向で曲
線的に断面積が変化するものであってもよい。
【００１１】断面積変化部は、空乏層の厚み方向で１個
所だけに設けられてあってもよいし複数位置に断面積変
化部が配置されていてもよい。複数位置に断面積変化部
があれば、前記した静電容量の変化が複数段階にわたっ
て生じることになる。断面積変化部の作製手段として
は、半導体活性層に対して、食刻、選択的エピタキシャ
ル層成長およびイオン注入からなる群から選ばれた少な
くとも何れか１種の手段を用いることができる。これら
の手段は、１種だけでもよいし、２種以上を組み合わせ
てもよい。
所だけに設けられてあってもよいし複数位置に断面積変
化部が配置されていてもよい。複数位置に断面積変化部
があれば、前記した静電容量の変化が複数段階にわたっ
て生じることになる。断面積変化部の作製手段として
は、半導体活性層に対して、食刻、選択的エピタキシャ
ル層成長およびイオン注入からなる群から選ばれた少な
くとも何れか１種の手段を用いることができる。これら
の手段は、１種だけでもよいし、２種以上を組み合わせ
てもよい。
【００１２】この発明の可変容量ダイオードは、エピタ
キシアル層の設計に自由度を与え、望む静電容量特性を
得、同基板上に他の能動素子とともに製作できるように
するため、レイアウト上の面積変化により急激に変化さ
れた空乏層面積を有し、これにより変化された静電容量
特性を有する。本発明のダイオードアレー（DIODE ARRA
Y ）は、前記した本発明の可変容量ダイオードを少なく
とも一つ備えている。ダイオードアレーが、本発明の可
変容量ダイオードのみで構成されていてもよいし、その
他の構造の可変容量ダイオードあるいは定容量ダイオー
ドと組み合わせ構成することもできる。
キシアル層の設計に自由度を与え、望む静電容量特性を
得、同基板上に他の能動素子とともに製作できるように
するため、レイアウト上の面積変化により急激に変化さ
れた空乏層面積を有し、これにより変化された静電容量
特性を有する。本発明のダイオードアレー（DIODE ARRA
Y ）は、前記した本発明の可変容量ダイオードを少なく
とも一つ備えている。ダイオードアレーが、本発明の可
変容量ダイオードのみで構成されていてもよいし、その
他の構造の可変容量ダイオードあるいは定容量ダイオー
ドと組み合わせ構成することもできる。
【００１３】
〔第１の実施形態〕図１（Ａ）に示す可変容量ダイオー
ドは、絶縁基板２１上のＰ+ 層２２とＰ層２３そしてＮ
層２４とＮ+ 層２５とで構成されている。Ｎ+ 層２５の
全厚みとＮ層２４の厚みの途中のＡＡ′面までが、中央
部分を残して左右両側部分が食刻工程により食刻されて
いる。前記ＡＡ′面が断面積変化部となる。
ドは、絶縁基板２１上のＰ+ 層２２とＰ層２３そしてＮ
層２４とＮ+ 層２５とで構成されている。Ｎ+ 層２５の
全厚みとＮ層２４の厚みの途中のＡＡ′面までが、中央
部分を残して左右両側部分が食刻工程により食刻されて
いる。前記ＡＡ′面が断面積変化部となる。
【００１４】この可変容量ダイオードの逆バイアス電圧
による静電容量の変化が、図１（Ｂ）に図示されてい
る。ここで、バイアス電圧が０である時、Ｐ層２３とＮ
層２４の空乏層の厚みの合計がＷであり、Ｎ層２４にお
ける空乏層の外縁はＡＡ′面の近くに位置する。逆バイ
アス電圧が増加して空乏層がＡＡ′面に到達すると、空
乏層の断面積は図１（Ａ）に示すように非連続的に急激
に変化する。この断面積変化率はａ／ｂ（Ｎ層２４のう
ち、食刻されていない個所の幅ａ／食刻された個所の幅
ａ）に比例する。静電容量は断面積に比例するので、空
乏層のＡＡ′面を過ぎる前と過ぎた後の静電比率はａ／
ｂに比例する。仮に、レイアウト上でａとｂの比率が１
０：１であったとすると、静電容量の比も１０：１に変
わることになる。図１（Ｂ）に示すように、バイアス電
圧による静電容量の変化が表れる。図１（Ｂ）でＶAA'
は空乏層がＡＡ′面に接したときのバイアス電圧を示
す。
による静電容量の変化が、図１（Ｂ）に図示されてい
る。ここで、バイアス電圧が０である時、Ｐ層２３とＮ
層２４の空乏層の厚みの合計がＷであり、Ｎ層２４にお
ける空乏層の外縁はＡＡ′面の近くに位置する。逆バイ
アス電圧が増加して空乏層がＡＡ′面に到達すると、空
乏層の断面積は図１（Ａ）に示すように非連続的に急激
に変化する。この断面積変化率はａ／ｂ（Ｎ層２４のう
ち、食刻されていない個所の幅ａ／食刻された個所の幅
ａ）に比例する。静電容量は断面積に比例するので、空
乏層のＡＡ′面を過ぎる前と過ぎた後の静電比率はａ／
ｂに比例する。仮に、レイアウト上でａとｂの比率が１
０：１であったとすると、静電容量の比も１０：１に変
わることになる。図１（Ｂ）に示すように、バイアス電
圧による静電容量の変化が表れる。図１（Ｂ）でＶAA'
は空乏層がＡＡ′面に接したときのバイアス電圧を示
す。
【００１５】このように活性層の断面積を厚み方向で急
変させることにより、空乏層の厚みが変化したときに空
乏層の断面積が非連続的に急激に変化する構造では、エ
ピタキシアル層設計に無関係にレイアウト上の面積で静
電容量特性を調節し得ることと、同じウェーハ上に異な
る静電容量変換比率を有し得ることと、そして大変大き
い静電容量変換比率を易しく具現し得ることとの大変大
きい利点がある。
変させることにより、空乏層の厚みが変化したときに空
乏層の断面積が非連続的に急激に変化する構造では、エ
ピタキシアル層設計に無関係にレイアウト上の面積で静
電容量特性を調節し得ることと、同じウェーハ上に異な
る静電容量変換比率を有し得ることと、そして大変大き
い静電容量変換比率を易しく具現し得ることとの大変大
きい利点がある。
【００１６】〔第２の実施形態〕図２に示す可変容量ダ
イオードは、図１と同様に絶縁基板３１上のＰ+ 層３２
とＰ層３３そしてＮ層３４とＮ+ 層３５で構成されてい
る。Ｎ型抵抗性接触は図２（Ａ）のＮ+ 層３５の斜線領
域に形成される。食刻された領域の深さは絶縁基板３１
の決定方向面を活用するため、マスク上の食刻パターン
の幅によって決定される。バイアス電圧が０である時の
空乏層厚みは図２（Ａ）にＷで表示されており、この時
の静電容量はＣmax である。逆バイアス電圧が増加する
につれてＷが大きくなって図２（Ａ）のＡ点を過ぎると
最右側の領域だけの静電容量が減少し、再びＢ点を過ぎ
ると中間領域だけの静電容量がさらに減少する。このよ
うな静電容量特性が図２（Ｂ）に図示されている。前記
Ａ点およびＢ点の位置が断面積変化部である。図２に示
すように決定方向面を用いて異なる深さの多重食刻を使
用する場合、数回の急激な静電容量変化が得られる。
イオードは、図１と同様に絶縁基板３１上のＰ+ 層３２
とＰ層３３そしてＮ層３４とＮ+ 層３５で構成されてい
る。Ｎ型抵抗性接触は図２（Ａ）のＮ+ 層３５の斜線領
域に形成される。食刻された領域の深さは絶縁基板３１
の決定方向面を活用するため、マスク上の食刻パターン
の幅によって決定される。バイアス電圧が０である時の
空乏層厚みは図２（Ａ）にＷで表示されており、この時
の静電容量はＣmax である。逆バイアス電圧が増加する
につれてＷが大きくなって図２（Ａ）のＡ点を過ぎると
最右側の領域だけの静電容量が減少し、再びＢ点を過ぎ
ると中間領域だけの静電容量がさらに減少する。このよ
うな静電容量特性が図２（Ｂ）に図示されている。前記
Ａ点およびＢ点の位置が断面積変化部である。図２に示
すように決定方向面を用いて異なる深さの多重食刻を使
用する場合、数回の急激な静電容量変化が得られる。
【００１７】〔第３の実施形態〕図３（Ａ）に示す可変
容量ダイオードは、絶縁基板４１上に珪素酸化膜パター
ン４６を形成してからＮ+ 層４２、Ｎ層４３とＰ層４
４、Ｐ+ 層４５を順次成長させて製作する。Ｎ+ 層４２
領域の抵抗性接触は空間（void）４７で分離された二つ
の領域のうちの一方だけに形成される。バイアスが０で
ある時の空乏層の厚みはＷであり、逆バイアスを加える
につれて空乏層の厚みは増加して、エピタキシアル層成
長により生じた空間４７の頂点を通過する時、静電容量
の断面積比による減少が起こる。このような静電容量特
性が図３（Ｂ）に図示されている。前記空間４７の頂点
が断面積変化部である。
容量ダイオードは、絶縁基板４１上に珪素酸化膜パター
ン４６を形成してからＮ+ 層４２、Ｎ層４３とＰ層４
４、Ｐ+ 層４５を順次成長させて製作する。Ｎ+ 層４２
領域の抵抗性接触は空間（void）４７で分離された二つ
の領域のうちの一方だけに形成される。バイアスが０で
ある時の空乏層の厚みはＷであり、逆バイアスを加える
につれて空乏層の厚みは増加して、エピタキシアル層成
長により生じた空間４７の頂点を通過する時、静電容量
の断面積比による減少が起こる。このような静電容量特
性が図３（Ｂ）に図示されている。前記空間４７の頂点
が断面積変化部である。
【００１８】〔第４の実施形態〕図４に示す可変容量ダ
イオードは、前記図２の実施形態と同様の静電容量特性
を有するものであり、図２の実施形態で採用されている
食刻工程の代わりに、選択的エピタキシアル層成長を用
いたものである。ダイオードは、図４（Ａ）に示すよう
に、絶縁基板５５上に幅の異なる珪素酸化膜５１，５２
を形成しＮ+ 層５６、Ｎ層５７とＰ層５８、Ｐ+ 層５９
を形成して製作する。この時、形成された空間５３，５
４は異なる高さを有し、頂点はＡ、Ｂで表示されてい
る。Ｎ+ 層５６の抵抗性接触はＮ層５６の最左側の斜線
領域に形成される。バイアス電圧が０である時の空乏層
の厚みはＷであり、逆バイアス電圧が増加すると空乏層
はＮ層５７とＰ層５８に拡大して空乏層の厚みＷが増加
する。拡張された空乏層が空間５４の頂点Ａを過ぎる時
に静電容量の急激な減少が起こり、このような特性が図
４（Ｂ）に表示されている。逆バイアス電圧がさらに増
加すると、空乏層が空間５３の頂点Ｂを過ぎることにな
り、この時、静電容量の急な減少が起こる。前記頂点Ａ
および頂点Ｂの位置が断面積変化部となる。結局、異な
る厚みの珪素酸化膜を複数形成し選択的エピタキシアル
層成長することで、数回にわたった静電容量遷移が得ら
れる。
イオードは、前記図２の実施形態と同様の静電容量特性
を有するものであり、図２の実施形態で採用されている
食刻工程の代わりに、選択的エピタキシアル層成長を用
いたものである。ダイオードは、図４（Ａ）に示すよう
に、絶縁基板５５上に幅の異なる珪素酸化膜５１，５２
を形成しＮ+ 層５６、Ｎ層５７とＰ層５８、Ｐ+ 層５９
を形成して製作する。この時、形成された空間５３，５
４は異なる高さを有し、頂点はＡ、Ｂで表示されてい
る。Ｎ+ 層５６の抵抗性接触はＮ層５６の最左側の斜線
領域に形成される。バイアス電圧が０である時の空乏層
の厚みはＷであり、逆バイアス電圧が増加すると空乏層
はＮ層５７とＰ層５８に拡大して空乏層の厚みＷが増加
する。拡張された空乏層が空間５４の頂点Ａを過ぎる時
に静電容量の急激な減少が起こり、このような特性が図
４（Ｂ）に表示されている。逆バイアス電圧がさらに増
加すると、空乏層が空間５３の頂点Ｂを過ぎることにな
り、この時、静電容量の急な減少が起こる。前記頂点Ａ
および頂点Ｂの位置が断面積変化部となる。結局、異な
る厚みの珪素酸化膜を複数形成し選択的エピタキシアル
層成長することで、数回にわたった静電容量遷移が得ら
れる。
【００１９】〔第５の実施形態〕図５に示す可変容量ダ
イオードは、イオン注入工程を用いて製作される。ダイ
オードは、絶縁基板６１上にＮ活性層６２を作るためド
ーナー不純物（donor impurity）をイオン注入し、その
後、Ｎ+ 層６３の形成のためのイオン注入とＰ+層６４
の形成のためのイオン注入が続く。静電容量の変化は図
５（Ａ）に示すように空乏層拡散方向にＮ活性層６２の
レイアウト断面積変化を与えることにより示される。バ
イアス電圧が０である時の空乏層の厚みはＷであり、図
５（Ａ）に表示されている。バイアス電圧が増加すると
空乏層の厚みＷが増加して図５（Ａ）のＡＡ′断面を過
ぎることになり、この時、ダイオードの静電容量が急に
変わる。このような静電容量特性が図５（Ｂ）に図示さ
れている。このようなイオン注入工程はシリコン又はガ
リウム砒素イオン注入工程と同じであるので、他素子と
の集積が容易であり、レイアウト上の形状で静電容量特
性が具現でき、よって特定回路に最適なバラクターダイ
オードが易しく具現できる。
イオードは、イオン注入工程を用いて製作される。ダイ
オードは、絶縁基板６１上にＮ活性層６２を作るためド
ーナー不純物（donor impurity）をイオン注入し、その
後、Ｎ+ 層６３の形成のためのイオン注入とＰ+層６４
の形成のためのイオン注入が続く。静電容量の変化は図
５（Ａ）に示すように空乏層拡散方向にＮ活性層６２の
レイアウト断面積変化を与えることにより示される。バ
イアス電圧が０である時の空乏層の厚みはＷであり、図
５（Ａ）に表示されている。バイアス電圧が増加すると
空乏層の厚みＷが増加して図５（Ａ）のＡＡ′断面を過
ぎることになり、この時、ダイオードの静電容量が急に
変わる。このような静電容量特性が図５（Ｂ）に図示さ
れている。このようなイオン注入工程はシリコン又はガ
リウム砒素イオン注入工程と同じであるので、他素子と
の集積が容易であり、レイアウト上の形状で静電容量特
性が具現でき、よって特定回路に最適なバラクターダイ
オードが易しく具現できる。
【００２０】〔第６の実施形態〕図６に示す可変容量ダ
イオードも、イオン注入工程を用いて製作される。ダイ
オードは図５の実施形態と同様に絶縁基板７１上に活性
層を形成するためにドーナー不純物をイオン注入してＮ
層７２を形成する。その後、Ｎ型抵抗性接触とＰ型抵抗
性接触を作るためにＮ+ 層７３とＰ+ 層７４を形成す
る。図６（Ａ）に示したダイオードの静電容量はＮ層７
２イオン注入のための任意のレイアウト関数ｙ＝ｆ
（ｘ）で表される曲線７５により連続的に調節可能であ
り、このような静電容量特性変化が図６（Ｂ）に一例と
して表示されている。このような構造のダイオードは既
存のダイオードが提供する制限された静電容量特性とは
異なり使用者が望む静電容量特性がレイアウト上の形状
だけで具現できる。曲線７５の関数値ｙの変化率を大き
くすれば断面積を急変させることができる。
イオードも、イオン注入工程を用いて製作される。ダイ
オードは図５の実施形態と同様に絶縁基板７１上に活性
層を形成するためにドーナー不純物をイオン注入してＮ
層７２を形成する。その後、Ｎ型抵抗性接触とＰ型抵抗
性接触を作るためにＮ+ 層７３とＰ+ 層７４を形成す
る。図６（Ａ）に示したダイオードの静電容量はＮ層７
２イオン注入のための任意のレイアウト関数ｙ＝ｆ
（ｘ）で表される曲線７５により連続的に調節可能であ
り、このような静電容量特性変化が図６（Ｂ）に一例と
して表示されている。このような構造のダイオードは既
存のダイオードが提供する制限された静電容量特性とは
異なり使用者が望む静電容量特性がレイアウト上の形状
だけで具現できる。曲線７５の関数値ｙの変化率を大き
くすれば断面積を急変させることができる。
【００２１】
【発明の効果】本発明にかかる可変容量ダイオードは、
マスク上のパターンによって静電容量特性が変化し、エ
ピタキシアル層に制約を加えないため、他素子との集積
に有利であり、マスクパターンに異存するので非線型の
強い静電容量変化と大きい静電容量変化率を有する面積
変換可変容量ダイオードを製作することができる。
マスク上のパターンによって静電容量特性が変化し、エ
ピタキシアル層に制約を加えないため、他素子との集積
に有利であり、マスクパターンに異存するので非線型の
強い静電容量変化と大きい静電容量変化率を有する面積
変換可変容量ダイオードを製作することができる。
【００２２】本発明にかかるダイオードアレーは、前記
可変容量ダイオードの優れた効果を有効に発揮させるこ
とができる。
可変容量ダイオードの優れた効果を有効に発揮させるこ
とができる。
【図１】本発明の実施形態を表す可変容量ダイオードの
断面図（Ａ）および逆バイアス電圧による静電容量の変
化グラフ（Ｂ）。
断面図（Ａ）および逆バイアス電圧による静電容量の変
化グラフ（Ｂ）。
【図２】別の実施形態を表す可変容量ダイオードの断面
図（Ａ）および逆バイアス電圧による静電容量の変化グ
ラフ（Ｂ）。
図（Ａ）および逆バイアス電圧による静電容量の変化グ
ラフ（Ｂ）。
【図３】別の実施形態を表す可変容量ダイオードの断面
図（Ａ）および逆バイアス電圧による静電容量の変化グ
ラフ（Ｂ）。
図（Ａ）および逆バイアス電圧による静電容量の変化グ
ラフ（Ｂ）。
【図４】別の実施形態を表す可変容量ダイオードの断面
図（Ａ）および逆バイアス電圧による静電容量の変化グ
ラフ（Ｂ）。
図（Ａ）および逆バイアス電圧による静電容量の変化グ
ラフ（Ｂ）。
【図５】別の実施形態を表す可変容量ダイオードの斜視
断面図（Ａ）および逆バイアス電圧による静電容量の変
化グラフ（Ｂ）。
断面図（Ａ）および逆バイアス電圧による静電容量の変
化グラフ（Ｂ）。
【図６】別の実施形態を表す可変容量ダイオードの斜視
断面図（Ａ）および逆バイアス電圧による静電容量の変
化グラフ（Ｂ）。
断面図（Ａ）および逆バイアス電圧による静電容量の変
化グラフ（Ｂ）。
【図７】従来のＰ−Ｎ接合ダイオードを示す断面図
（Ａ）および逆バイアス電圧による静電容量の変化グラ
フ（Ｂ）。
（Ａ）および逆バイアス電圧による静電容量の変化グラ
フ（Ｂ）。
２１、３１、４１、５５、６１、７１ 基板 ２５、３５、４２、５６、６３、７３ Ｎ+ 層 ２４、３４、４３、５７、６２、７２ Ｎ層 ２３、３３、４４、５８ Ｐ層 ２２、３２、４５、５９、６４、７４ Ｐ+ 層 ４６、５１、５２ 珪素酸化膜 ４７、５３、５４ 空間
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨン−ワン ソン 大韓民国，デジョン，ユソン−ク，ウォル ピョン−ドン 19，ウォルピョン タウン アパートメント 103−601 (72)発明者 ソン−チョル ホン 大韓民国，デジョン，ユソン−ク，オウン −ドン，ハンビト アパートメント 119 −503 (72)発明者 ヨン−セ クウォン 大韓民国，デジョン，ユソン−ク，オウン −ドン，ハンビト アパートメント 119 −1202
Claims (5)
- 【請求項１】キャリアタイプの異なる半導体活性層同士
または半導体活性層と金属層とが接合されてなり、前記
両層間に電圧を印加したときに前記半導体活性層に生じ
る空乏層の厚み変化によって静電容量が変わる可変容量
ダイオードであって、 前記半導体活性層のうち前記空乏層の厚みが変化する範
囲に、厚み方向と交差する断面積が厚み方向で変化する
断面積変化部を備える可変容量ダイオード。 - 【請求項２】前記断面積変化部で、前記断面積が厚み方
向で非連続的に変化する請求項１に記載の可変容量ダイ
オード。 - 【請求項３】前記半導体活性層が、厚み方向の複数位置
に前記断面積変化部を備える請求項１または２に記載の
可変容量ダイオード。 - 【請求項４】前記断面積変化部が、食刻、選択的エピタ
キシャル層成長およびイオン注入からなる群から選ばれ
た少なくとも何れか１種の手段で前記半導体活性層に形
成されている請求項１〜３の何れかに記載の可変容量ダ
イオード。 - 【請求項５】前記請求項１〜４の何れかに記載の可変容
量ダイオードを備えるダイオードアレー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994-18057 | 1994-07-26 | ||
| KR94018057A KR0137070B1 (en) | 1994-07-26 | 1994-07-26 | A variable capacitance diode with area controlled |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172206A true JPH08172206A (ja) | 1996-07-02 |
| JP2680798B2 JP2680798B2 (ja) | 1997-11-19 |
Family
ID=19388803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7190805A Expired - Fee Related JP2680798B2 (ja) | 1994-07-26 | 1995-07-26 | 可変容量ダイオード |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5747865A (ja) |
| JP (1) | JP2680798B2 (ja) |
| KR (1) | KR0137070B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172378B1 (en) * | 1999-05-03 | 2001-01-09 | Silicon Wave, Inc. | Integrated circuit varactor having a wide capacitance range |
| US6642607B2 (en) * | 2001-02-05 | 2003-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6541814B1 (en) | 2001-11-06 | 2003-04-01 | Pericom Semiconductor Corp. | MOS variable capacitor with controlled dC/dV and voltage drop across W of gate |
| DE10207739A1 (de) * | 2002-02-22 | 2003-09-11 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einer Parallelschaltung gekoppelter Kapazitäten |
| US6787882B2 (en) | 2002-10-02 | 2004-09-07 | The United States Of America As Represented By The Secretary Of The Navy | Semiconductor varactor diode with doped heterojunction |
| US20060256489A1 (en) * | 2005-05-10 | 2006-11-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD protection circuits with impedance matching for radio-frequency applications |
| US7696604B2 (en) * | 2007-10-23 | 2010-04-13 | International Business Machines Corporation | Silicon germanium heterostructure barrier varactor |
| US7919382B2 (en) * | 2008-09-09 | 2011-04-05 | Freescale Semicondcutor, Inc. | Methods for forming varactor diodes |
| CN102122654B (zh) | 2010-01-08 | 2012-12-05 | 中芯国际集成电路制造(上海)有限公司 | 变容管及其制造方法 |
| KR101644336B1 (ko) | 2014-07-31 | 2016-08-01 | 박덕회 | 계사 내부의 환기 및 온도 조절 장치 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5825277A (ja) * | 1981-07-17 | 1983-02-15 | Clarion Co Ltd | 可変容量装置 |
| JPS62242370A (ja) * | 1986-04-14 | 1987-10-22 | Sanyo Electric Co Ltd | 半導体装置の保護ダイオ−ド |
| JPH03127823A (ja) * | 1989-10-13 | 1991-05-30 | Sanyo Electric Co Ltd | 選択的エピタキシャル成長方法 |
| JPH03270079A (ja) * | 1990-03-19 | 1991-12-02 | Nec Corp | バラクタダイオード |
| JPH05243586A (ja) * | 1992-02-26 | 1993-09-21 | Nec Corp | バラクタダイオード |
| JPH05259011A (ja) * | 1992-03-16 | 1993-10-08 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2567325B1 (fr) * | 1984-07-03 | 1986-11-14 | Thomson Csf | Element a capacite variable, commandable par une tension continue |
| JPH02207573A (ja) * | 1989-02-08 | 1990-08-17 | New Japan Radio Co Ltd | バラクタダイオードとその製造方法 |
| US5055889A (en) * | 1989-10-31 | 1991-10-08 | Knauf Fiber Glass, Gmbh | Lateral varactor with staggered punch-through and method of fabrication |
| US5276350A (en) * | 1991-02-07 | 1994-01-04 | National Semiconductor Corporation | Low reverse junction breakdown voltage zener diode for electrostatic discharge protection of integrated circuits |
| US5336923A (en) * | 1992-12-31 | 1994-08-09 | Honeywell, Inc. | Varactor diode having a stepped capacitance-voltage profile |
-
1994
- 1994-07-26 KR KR94018057A patent/KR0137070B1/ko not_active IP Right Cessation
-
1995
- 1995-07-26 JP JP7190805A patent/JP2680798B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-18 US US08/802,012 patent/US5747865A/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5825277A (ja) * | 1981-07-17 | 1983-02-15 | Clarion Co Ltd | 可変容量装置 |
| JPS62242370A (ja) * | 1986-04-14 | 1987-10-22 | Sanyo Electric Co Ltd | 半導体装置の保護ダイオ−ド |
| JPH03127823A (ja) * | 1989-10-13 | 1991-05-30 | Sanyo Electric Co Ltd | 選択的エピタキシャル成長方法 |
| JPH03270079A (ja) * | 1990-03-19 | 1991-12-02 | Nec Corp | バラクタダイオード |
| JPH05243586A (ja) * | 1992-02-26 | 1993-09-21 | Nec Corp | バラクタダイオード |
| JPH05259011A (ja) * | 1992-03-16 | 1993-10-08 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0137070B1 (en) | 1998-04-24 |
| JP2680798B2 (ja) | 1997-11-19 |
| US5747865A (en) | 1998-05-05 |
| KR960006069A (ko) | 1996-02-23 |
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| JPH03147375A (ja) | 可変容量素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |