JPH08171518A - テストデータ発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 メモリの異常を検出することができる、低価
格、小サイズのメモリカードを提供すること。 【構成】 テストデータメモリから出力されるデータ信
号を、テストデータメモリのアドレス線に入力されるア
ドレス信号より上位のアドレス信号との排他的論理和、
またはその否定値に変換して被テストメモリに格納し、
被テストメモリから読み出したデータを、変換したデー
タと比較し、同一でない場合にメモリに異常があると判
断する。テストデータメモリのアドレス線に入力される
アドレス信号より上位のアドレス信号を第３のメモリに
入力し、予め格納したデータを出力し、テストデータメ
モリから出力されるデータ信号を、第３のメモリから出
力したデータとの排他的論理和、またはその否定値に変
換してもよい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ等の、データを
出力するＩＣを内蔵した回路に関し、特にデータを出力
する１個または複数個のＩＣのもつ容量の和より大きい
容量のテストデータを生成することのできるメモリユニ
ットに関する。

【０００２】

【従来の技術】従来、データを書き換えることのできる
ＩＣメモリ、例えばＦＬＡＳＨＲＯＭ、ＥＥＰＲＯＭ、
ＳＲＡＭ、またはそれらのメモリを複数個搭載したメモ
リカードなどの機能を確かめるために、しばしばメモリ
テストが行われている。メモリテストは、通常メモリに
そのメモリ容量分のテストデータを書き込むことにより
行う。

【０００３】

【発明が解決しようとする課題】ここで、テストデータ
を書き込んだメモリの容量を小さくするために、基本と
なる小容量のテストデータを、テストされるメモリに繰
り返して格納することもできる。しかし基本となるテス
トデータを繰り返して使用すると、以下の問題が生じ
る。

【０００４】例えば、単位容量のテストデータを、図１
に示すようなデータ幅が８ビットでアドレス幅が１６ビ
ットの６４Ｋバイトのメモリ（テストデータメモリと呼
ぶ）に格納したとする。このテストデータメモリを用い
て、テストデータメモリの２倍の容量を有するＩＣメモ
リ（被テストメモリと呼ぶ）をテストする。被テストメ
モリのアドレス幅はテストデータメモリのアドレス幅よ
り１ビット多い、１７ビットである。

【０００５】図２（Ａ）に示すように、被テストメモリ
が正常の場合は、被テストメモリの前半（０００００Ｈ
〜０ＦＦＦＦＨ）にＤＡＴＡ１が書き込み／読み出しさ
れ、後半（１００００Ｈ〜１ＦＦＦＦＨ）にＤＡＴＡ２
が書き込み／読み出しされる。

【０００６】図２（Ｂ）に示すように、被テストメモリ
の最上位のアドレスビット（Ａ１６）が異常により０に
固定された場合は、後半（１００００Ｈ〜１ＦＦＦＦ
Ｈ）は実際には書き込み／読み出しされず、前半（００
０００Ｈ〜０ＦＦＦＦＨ）にＤＡＴＡ１が書き込まれた
後、続けてＤＡＴＡ２が上書きされる。

【０００７】図２（Ｃ）に示すように、被テストメモリ
の最上位のアドレスビット（Ａ１６）が異常により１に
固定された場合は、前半（０００００Ｈ〜０ＦＦＦＦ
Ｈ）は実際には書き込み／読み出しされず、後半（１０
０００Ｈ〜１ＦＦＦＦＨ）にＤＡＴＡ１が書き込まれた
後、続けてＤＡＴＡ２が上書きされる。

【０００８】図２（Ｂ）（Ｃ）のいずれの場合も、メモ
リをテストすると、前半及び後半からＤＡＴＡ２が繰り
返して読み出される。ここで、ＤＡＴＡ１とＤＡＴＡ２
とが同じであると、アドレス線の最上位ビット（Ａ１
６）の異常が検出できない。

【０００９】そこで本発明は、この様な問題を解決する
ことのできるメモリユニットを提供することを目的とす
る。

【００１０】

【課題を解決するための手段】このような目的を達成す
るために、請求項１に記載の発明は、テストデータを格
納するテストデータメモリと、テストデータメモリのデ
ータ線から出力されるデータ信号を、前記テストデータ
メモリのアドレス線に入力されるアドレス信号より上位
のアドレス信号を用いて変換するデータ変換手段とを備
えたことを特徴とする。

【００１１】請求項２に記載の発明は、前記データ変換
手段により変換されたデータを格納する、前記テストデ
ータメモリより大きな容量の被テストメモリと、当該被
テストメモリに前記変換データを格納する格納手段と、
格納手段により格納されたデータを読み出す手段と、読
み出されたデータを前記データ変換手段により変換され
たデータと比較する比較手段と、比較した２つのデータ
が同一でない場合に、メモリに異常があると判断する判
断手段とを更に備えたことを特徴とする。

【００１２】請求項３に記載の発明は、前記変換手段
が、前記テストデータメモリのデータ線から出力される
１以上のデータ信号を、データ信号と前記テストデータ
メモリのアドレス線に入力されるアドレス信号より上位
のアドレス信号との排他的論理和に変換することを特徴
とする。

【００１３】請求項４に記載の発明は、前記変換手段
が、前記テストデータメモリのデータ線から出力される
１以上のデータ信号を、データ信号と前記テストデータ
メモリのアドレス線に入力されるアドレス信号より上位
のアドレス信号との排他的論理和の否定値に変換するこ
とを特徴とする。

【００１４】請求項５に記載の発明は、前記変換手段
が、前記テストデータメモリのアドレス線に入力される
アドレス信号より上位のアドレス信号を入力し、予め格
納したデータを出力する第３のメモリと、前記テストデ
ータメモリのデータ線から出力される１以上のデータ信
号を、データ信号と前記第３のメモリから出力されたデ
ータとの排他的論理和に変換する演算手段とを有するこ
とを特徴とする。

【００１５】請求項６に記載の発明は、前記変換手段
が、前記テストデータメモリのアドレス線に入力される
アドレス信号より上位のアドレス信号を入力し、予め格
納したデータを出力する第３のメモリと、前記テストデ
ータメモリのデータ線から出力される１以上のデータ信
号を、データ信号と前記第３のメモリから出力されたデ
ータとの排他的論理和の否定値に変換する演算手段とを
有することを特徴とする。

【００１６】請求項７に記載の発明は、メモリカードの
形態を有することを特徴とする。

【００１７】

【作用】本発明によれば、テストデータメモリのデータ
線から出力されるデータ信号を、テストデータメモリの
アドレス線に入力されるアドレス信号より上位のアドレ
ス信号を用いて変換し、変換されたデータをテストデー
タメモリより大きな容量のメモリに格納し、格納された
データを読み出し、読み出されたデータをデータ変換手
段により変換されたデータと比較し、比較した２つのデ
ータが同一でない場合に、メモリに異常があると判断す
る。

【００１８】テストデータメモリのデータ線から出力さ
れる１以上のデータ信号を、データ信号とテストデータ
メモリのアドレス線に入力されるアドレス信号より上位
のアドレス信号との排他的論理和、または排他的論理和
の否定値に変換してもよい。テストデータメモリのアド
レス線に入力されるアドレス信号より上位のアドレス信
号を第３のメモリに入力し、予め格納したデータを出力
させ、テストデータメモリのデータ線から出力される１
以上のデータ信号を、データ信号と第３のメモリから出
力されたデータとの排他的論理和、または排他的論理和
の否定値に変換してもよい。

【００１９】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２０】（実施例１）図３に、データ幅が８ビッ
ト、アドレス幅が１６ビットの、６４ＫＢのランダムデ
ータを格納したテストデータメモリを用いて、６４ＫＢ
の２の８乗（２５６）倍、すなわち１６ＭＢのランダム
データを生成する回路を示す。

【００２１】図３において、テストデータメモリの最上
位アドレスに入力されるＡ１５より上位の８ビットのア
ドレス信号（Ａ１６〜Ａ２３）のそれぞれと、テストデ
ータメモリから出力されたＤ０〜Ｄ７の８ビットのデー
タのそれぞれとの排他的論理和をとる。排他的論理和に
より得られた出力を、テストデータとして被テストメモ
リに格納する。

【００２２】図４に、Ｄ０とＡ１６との排他的論理和の
演算結果を示す。図４に示すように、Ａ１６が０の場合
は、テストデータメモリのＤ０がそのまま出力され、Ａ
１６が１の場合は、テストデータメモリのＡ１６が反転
して出力される。同様に、Ｄ１〜Ｄ７の信号はそれぞ
れ、Ａ１７〜Ａ２３のそれぞれの値により、そのまま、
または反転して出力される。即ち、Ａ１６〜Ａ２３のう
ち、１となったビットに対応するデータラインのビット
が反転される。Ａ１６〜Ａ２３の信号の組み合わせは２
の８乗、即ち２５６通りあるので、反転されるデータラ
インの組み合わせも２５６通りとなる。

【００２３】図３の回路を用いて、アドレスがＡ０〜Ａ
２３までの１６ＭＢのメモリをアクセスする場合、Ａ１
６からＡ２３の信号は図５に示すように２５６通りに変
化する。テストデータメモリと同じ容量を一つのバンク
とすると、バンク０ではＡ１６〜Ａ２３は全て０なの
で、単位容量メモリの内容がそのまま出力される。バン
ク１ではＡ１６のみ１なので、Ｄ０のみが反転される。
同様に、バンク２ではＤ１が反転され、バンク３ではＤ
０及びＤ２が反転され、バンク２５５ではＤ０〜Ｄ７の
全てのデータが反転される。このようにして、図６に示
すように、１６ＭＢをアクセスする間に、テストデータ
が２５６通りに変化されて被テストメモリに与えられ
る。被テストメモリに与えられたデータはあたかも１６
ＭＢのランダムなテストデータと見ることができる。こ
のため６４ＫＢのテストデータを２５６倍の１６ＭＢの
テストデータに変換することができる。図３に示すテス
トデータ生成回路により生成された１６ＭＢのデータを
被テストメモリに書き込み、被テストメモリから再度読
み出したデータを、同じアドレスのテストデータ生成回
路から読み出したテストデータと比較することにより、
被テストメモリが正常に動作するか否かを判断すること
ができる。このような読み出し、書き込み、および比較
を行う回路は、当業者が容易に生産することができるの
で、説明を省略する。

【００２４】本発明によれば、図２において、ＤＡＴＡ
２の各データは、対応するＤＡＴＡ１のデータ中のＤ０
〜Ｄ７の少なくとも１つを反転したものとなる。このた
め、本来ＤＡＴＡ１が書き込まれるべき所にＤＡＴＡ２
が書き込まれた場合、またはその逆の場合に、メモリに
異常が発生したことを確実に検出することができる。

【００２５】（実施例２）図４の最右欄に示すように、
上記排他的論理和の代わりに排他的論理和の否定値を用
いて、テストデータメモリの容量より大きなランダムデ
ータを作ることもできる。この回路を図７に示す。

【００２６】図８に示すように、実施例２では、実施例
１とは反対に、アドレスのビットが０のデータが反転さ
れる。即ち、図９に示すように、バンク０では全てのデ
ータが反転して出力され、バンク２５５ではいずれのデ
ータも反転されない。この場合も、６４ＫＢのランダム
データを基にしてあたかも１６ＭＢのランダムデータを
作成することができる。

【００２７】（実施例３）被テストメモリのテストの信
頼性を高めるためには、できる限りランダムなデータを
被テストメモリに書き込むことが望ましい。そこで、実
施例１の方法と実施例２の方法とを組み合わせ、所定の
データについてはデータ信号とアドレス信号との排他的
論理和を計算し、他のデータについてはデータ信号とア
ドレス信号との排他的論理和の否定値をとることもでき
る。

【００２８】図１０に、この場合の回路図の一例を示
す。この例では、Ｄ０、Ｄ２、Ｄ４、Ｄ６については、
それぞれＡ１６、Ａ１８、Ａ２０、Ａ２２との排他的論
理和をとり、Ｄ１、Ｄ３、Ｄ５、Ｄ７については、それ
ぞれＡ１７、Ａ１９、Ａ２１、Ａ２３との排他的論理和
の否定をとっている。

【００２９】図１１に示すように、アドレス信号が０の
ときにデータ信号Ｄ１、Ｄ３、Ｄ５、Ｄ７のビットが反
転され、他のデータビットは反転されない。アドレス信
号が１のときに、Ｄ０、Ｄ２、Ｄ４、Ｄ６のビットが反
転され、他のビットは反転されない。

【００３０】図１２に示すように、本実施例によれば、
実施例１および実施例２とは異なる組み合わせでデータ
のビットが反転される。図１０に示す回路に限らず、任
意のデータビットについて、アドレス信号との排他的論
理和をとり、他のデータビットについてアドレス信号と
の排他的論理和の否定値をとることもできることはいう
までもない。

【００３１】（実施例４）被テストメモリに書き込むデ
ータをよりランダムにするため（規則性を小さくするた
め）に、アドレスＡ１６〜Ａ２３を用いて反転させるデ
ータを定める反転データを出力させても良い。

【００３２】図１３に、実施例４におけるテストデータ
出力回路の構成を示す。図１３において２は２５６バイ
トのメモリであり、Ａ１６〜Ａ２３を、メモリ２のアド
レス端子Ａ０〜Ａ７に入力している。メモリ２の８本の
出力端子（Ｄ０〜Ｄ７）と、それぞれテストデータ格納
メモリ１のデータ出力（Ｄ０〜Ｄ７）との排他的論理和
をとり、これを被テストメモリに出力している。

【００３３】図１４に示すように、メモリ２から出力さ
れるデータに応じて、反転されるビットが定まる。

【００３４】図１５に示すように、メモリ２にデータ０
０からＦＦをランダムな順序で格納することにより、実
施例１から３よりランダムなデータを出力させることが
できる。

【００３５】（その他）上記実施例では、テストデータ
は単一のメモリに格納していたが、テストデータを複数
のメモリに格納した場合にも、本発明を適用できること
はいうまでもない。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
小容量のテストデータを格納したメモリを用いて、テス
トデータメモリより大きな容量の、ランダムなテストデ
ータを出力することができる。このテストデータを用い
て被テストメモリをテストすることにより、上位のアド
レス線の異常をも確実に検出することができる。

【００３７】本発明によれば、テストデータメモリの容
量を小さくすることにより、テスト回路の価格及びサイ
ズを小さくすることができる。このため、実施例１で説
明したテストデータ生成回路は、小規模なメモリユニッ
トにも組み入れることができる。特に、従来は、容積が
厳しく制限されるメモリカードにメモリテスト回路を組
み入れることは困難であった。本発明によれば、テスト
データ生成回路及びメモリテスト用の制御ＩＣを、小容
量のメモリカードに組み込むことも可能になるという効
果がある。

【図面の簡単な説明】

【図１】従来のテストデータメモリの使用方法を示す回
路図である。

【図２】従来の方法により、被テストメモリにデータを
書き込んだ場合のメモリマップである。

【図３】実施例１におけるテストデータ発生回路の回路
図である。

【図４】Ｄ０とＡ１６との排他的論理和および排他的論
理和の否定を説明する真理値を示す図である。

【図５】実施例１で生成されるテストデータを示す説明
図である。

【図６】実施例１で生成されるテストデータを示す説明
図である。

【図７】実施例２におけるテストデータ発生回路の回路
図である。

【図８】実施例２で生成されるテストデータを示す説明
図である。

【図９】実施例２で生成されるテストデータを示す説明
図である。

【図１０】実施例３におけるテストデータ発生回路の回
路図である。

【図１１】実施例３で生成されるテストデータを示す説
明図である。

【図１２】実施例３で生成されるテストデータを示す説
明図である。

【図１３】実施例４におけるテストデータ発生回路の回
路図である。

【図１４】実施例４で生成されるテストデータを示す説
明図である。

【図１５】実施例４で生成されるテストデータを示す説
明図である。

【符号の説明】

１ テストデータメモリ（単位容量メモリ） ２ 被テストメモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 テストデータを格納するテストデータメ
   モリと、 当該テストデータメモリのデータ線から出力されるデー
   タ信号を、前記テストデータメモリのアドレス線に入力
   されるアドレス信号より上位のアドレス信号を用いて変
   換するデータ変換手段とを備えたことを特徴とするテス
   トデータ発生回路。
2. 【請求項２】 前記データ変換手段により変換された変
   換データを格納する、前記テストデータメモリより大き
   な容量の被テストメモリと、 当該被テストメモリに前記変換データを格納する格納手
   段と、 当該格納手段により格納されたデータを読み出す手段
   と、 読み出されたデータを前記データ変換手段により変換さ
   れたデータと比較する比較手段と、 比較した２つのデータが同一でない場合に、メモリに異
   常があると判断する判断手段とを更に備えたことを特徴
   とする請求項１に記載のテストデータ発生回路。
3. 【請求項３】 前記変換手段が、前記テストデータメモ
   リのデータ線から出力される１以上のデータ信号を、当
   該データ信号と前記テストデータメモリのアドレス線に
   入力されるアドレス信号より上位のアドレス信号との排
   他的論理和に変換することを特徴とする請求項１または
   ２に記載のテストデータ発生回路。
4. 【請求項４】 前記変換手段が、前記テストデータメモ
   リのデータ線から出力される１以上のデータ信号を、当
   該データ信号と前記テストデータメモリのアドレス線に
   入力されるアドレス信号より上位のアドレス信号との排
   他的論理和の否定値に変換することを特徴とする請求項
   １から３のいずれかに記載のテストデータ発生回路。
5. 【請求項５】 前記変換手段が、 前記テストデータメモリのアドレス線に入力されるアド
   レス信号より上位のアドレス信号を入力し、予め格納し
   たデータを出力する第３のメモリと、 前記テストデータメモリのデータ線から出力される１以
   上のデータ信号を、当該データ信号と前記第３のメモリ
   から出力されたデータとの排他的論理和に変換する演算
   手段とを有することを特徴とする請求項１から４のいず
   れかに記載のテストデータ発生回路。
6. 【請求項６】 前記変換手段が、 前記テストデータメモリのアドレス線に入力されるアド
   レス信号より上位のアドレス信号を入力し、予め格納し
   たデータを出力する第３のメモリと、 前記テストデータメモリのデータ線から出力される１以
   上のデータ信号を、当該データ信号と前記第３のメモリ
   から出力されたデータとの排他的論理和の否定値に変換
   する演算手段とを有することを特徴とする請求項１から
   ４のいずれかに記載のテストデータ発生回路。
7. 【請求項７】 メモリカードの形態を有することを特徴
   とする請求項１から６のいずれかに記載のテストデータ
   発生回路。