JPH08162559A - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
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- JPH08162559A JPH08162559A JP6297270A JP29727094A JPH08162559A JP H08162559 A JPH08162559 A JP H08162559A JP 6297270 A JP6297270 A JP 6297270A JP 29727094 A JP29727094 A JP 29727094A JP H08162559 A JPH08162559 A JP H08162559A
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- JP
- Japan
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- integrated circuit
- microwave integrated
- via hole
- wave absorber
- multilayer substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 マイクロ波集積回路において、キャビティ部
のアイソレーションの低下を抑える。 【構成】 電波吸収体または高抵抗性金属材料で充填し
たビアホール(Via Hole)によって、高周波集積回路が埋
込まれるキャビティ部を取り囲む。高いアイソレーショ
ンを必要とする二つの信号パターン間に電波吸収体また
は高抵抗性金属材料を充填したビアホールを配置する。 【効果】 共振による発振または周波数特性の劣化を防
ぐことができる。設計の制限を少なくすることができ
る。高い周波数まで高密度に集積回路化できる。信号パ
ターン間に高いアイソレーションを実現することができ
る。
のアイソレーションの低下を抑える。 【構成】 電波吸収体または高抵抗性金属材料で充填し
たビアホール(Via Hole)によって、高周波集積回路が埋
込まれるキャビティ部を取り囲む。高いアイソレーショ
ンを必要とする二つの信号パターン間に電波吸収体また
は高抵抗性金属材料を充填したビアホールを配置する。 【効果】 共振による発振または周波数特性の劣化を防
ぐことができる。設計の制限を少なくすることができ
る。高い周波数まで高密度に集積回路化できる。信号パ
ターン間に高いアイソレーションを実現することができ
る。
Description
【０００１】
【産業上の利用分野】本発明はマルチチップモジュール
に利用する。本発明は、高周波集積回路に利用する。特
に、高周波集積回路の高密度集積化技術に関する。
に利用する。本発明は、高周波集積回路に利用する。特
に、高周波集積回路の高密度集積化技術に関する。
【０００２】
【従来の技術】近年、セラミック多層基板を用い、複数
の半導体チップを１つの基板上に実装したマルチチップ
モジュールの開発がなされ、コンピュータその他に盛ん
に利用されるようになってきた。この技術は従来の各半
導体部品を個別にプリント基板に実装する方式より、配
線遅延を低減し、高周波特性の劣化を避けることがで
き、小型化することも可能となるため、最近は、「199
3,ISSCC p170-171"Multi Chip Modules for Analog and
Microwave:dc to 18GHZ"」にみられるように、マイク
ロ波集積回路として用いる実装方法としても開発が進め
られている。
の半導体チップを１つの基板上に実装したマルチチップ
モジュールの開発がなされ、コンピュータその他に盛ん
に利用されるようになってきた。この技術は従来の各半
導体部品を個別にプリント基板に実装する方式より、配
線遅延を低減し、高周波特性の劣化を避けることがで
き、小型化することも可能となるため、最近は、「199
3,ISSCC p170-171"Multi Chip Modules for Analog and
Microwave:dc to 18GHZ"」にみられるように、マイク
ロ波集積回路として用いる実装方法としても開発が進め
られている。
【０００３】以下、図３を参照して、従来の誘電体多層
基板を説明する。図３は従来例の誘電体多層基板を示す
斜視図および断面図である。誘電体シートに導電性ペー
ストで印刷し、半導体チップ搭載部となるキャビティ部
２および配線接続用のスルホール部１４を加工し、多数
重ねて図３（ａ）に示すような誘電体多層基板を形成す
る。この誘電体多層基板上のキャビティ部２に半導体チ
ップとしての高周波集積回路５を実装し、シールド性お
よび気密性をもたせるために金属性のキャップ１６をす
る。この金属性キャップ１６は通常、高周波集積回路５
の接地部とのインピーダンスができる限り下がるよう
に、電気的接続をし、シールド性を高め高周波特性の安
定化を図っている。この際に、インピーダンス低減のた
めキャビティ部２のグランド面８は単にキャビティ部２
の回りだけでなく、図３（ｂ）に示すように広いグラン
ド面８として形成し、多数のビアホール(Via Hole)によ
って接地させることが重要である。
基板を説明する。図３は従来例の誘電体多層基板を示す
斜視図および断面図である。誘電体シートに導電性ペー
ストで印刷し、半導体チップ搭載部となるキャビティ部
２および配線接続用のスルホール部１４を加工し、多数
重ねて図３（ａ）に示すような誘電体多層基板を形成す
る。この誘電体多層基板上のキャビティ部２に半導体チ
ップとしての高周波集積回路５を実装し、シールド性お
よび気密性をもたせるために金属性のキャップ１６をす
る。この金属性キャップ１６は通常、高周波集積回路５
の接地部とのインピーダンスができる限り下がるよう
に、電気的接続をし、シールド性を高め高周波特性の安
定化を図っている。この際に、インピーダンス低減のた
めキャビティ部２のグランド面８は単にキャビティ部２
の回りだけでなく、図３（ｂ）に示すように広いグラン
ド面８として形成し、多数のビアホール(Via Hole)によ
って接地させることが重要である。
【０００４】この従来例で、ビアホールとは、誘電体多
層基板の表面から裏面に貫通する孔に導電性金属ペース
トを充填した孔のことをいう。高周波集積回路５は、こ
のビアホールを経由して接地される。
層基板の表面から裏面に貫通する孔に導電性金属ペース
トを充填した孔のことをいう。高周波集積回路５は、こ
のビアホールを経由して接地される。
【０００５】
【発明が解決しようとする課題】このような従来の誘電
体多層基板を用いたマイクロ波集積回路では、部品搭載
面であるキャビティ部の大きさが、その使用周波数の波
長に対し小さい領域では、特に問題は生じないが、キャ
ビティ部の大きさが空間波長程度に準ミリ波、ミリ波領
域では、導波管モードの伝搬を生じ、特に増幅器のよう
な入出力のレベル差が大きい回路では入出力間のアイソ
レーションが劣化するため不要な発振その他の現象を生
じるという問題が発生している。
体多層基板を用いたマイクロ波集積回路では、部品搭載
面であるキャビティ部の大きさが、その使用周波数の波
長に対し小さい領域では、特に問題は生じないが、キャ
ビティ部の大きさが空間波長程度に準ミリ波、ミリ波領
域では、導波管モードの伝搬を生じ、特に増幅器のよう
な入出力のレベル差が大きい回路では入出力間のアイソ
レーションが劣化するため不要な発振その他の現象を生
じるという問題が発生している。
【０００６】本発明は、このような背景に行われたもの
であり、キャビティ部のアイソレーションの低下を抑え
ることができるマイクロ波集積回路を提供することを目
的とする。本発明は、共振による発振または周波数特性
の劣化を防ぐことができるマイクロ波集積回路を提供す
ることを目的とする。本発明は、設計の制限を少なくす
ることができるマイクロ波集積回路を提供することを目
的とする。本発明は、高い周波数まで高密度に集積回路
化することができるマイクロ波集積回路を提供すること
を目的とする。本発明は、信号パターン間に高いアイソ
レーションを実現することができるマイクロ波集積回路
を提供することを目的とする。
であり、キャビティ部のアイソレーションの低下を抑え
ることができるマイクロ波集積回路を提供することを目
的とする。本発明は、共振による発振または周波数特性
の劣化を防ぐことができるマイクロ波集積回路を提供す
ることを目的とする。本発明は、設計の制限を少なくす
ることができるマイクロ波集積回路を提供することを目
的とする。本発明は、高い周波数まで高密度に集積回路
化することができるマイクロ波集積回路を提供すること
を目的とする。本発明は、信号パターン間に高いアイソ
レーションを実現することができるマイクロ波集積回路
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の誘電体多層基板
では、シールド性を保つために用いていたビアホールを
従来用いてきた導電性金属性ペーストの代わりに電波吸
収体または高抵抗性金属ペーストで充填し、キャビティ
部の不要モードを抑圧したい部分の回りに形成し配置す
ることを特徴とする。
では、シールド性を保つために用いていたビアホールを
従来用いてきた導電性金属性ペーストの代わりに電波吸
収体または高抵抗性金属ペーストで充填し、キャビティ
部の不要モードを抑圧したい部分の回りに形成し配置す
ることを特徴とする。
【０００８】すなわち、本発明は、誘電体多層基板を用
いたマイクロ波集積回路である。
いたマイクロ波集積回路である。
【０００９】ここで、本発明の特徴とするところは、こ
の誘電体多層基板の表面から裏面に貫通する孔が設けら
れ、この孔は電波吸収体材料により内部が充填されると
ころにある。
の誘電体多層基板の表面から裏面に貫通する孔が設けら
れ、この孔は電波吸収体材料により内部が充填されると
ころにある。
【００１０】前記孔は前記電波吸収体材料に代えて高抵
抗性金属材料により内部が充填される構成とすることも
できる。
抗性金属材料により内部が充填される構成とすることも
できる。
【００１１】前記誘電体多層基板には、高周波集積回路
が埋込まれ、この高周波集積回路の周囲およびまたはそ
の埋込面に前記孔が配置されることが望ましい。
が埋込まれ、この高周波集積回路の周囲およびまたはそ
の埋込面に前記孔が配置されることが望ましい。
【００１２】前記誘電体多層基板には、それぞれ異なる
信号パターンを有する複数の高周波集積回路が埋込ま
れ、この複数の高周波集積回路の境界に前記孔が配置さ
れる構成とすることもできる。
信号パターンを有する複数の高周波集積回路が埋込ま
れ、この複数の高周波集積回路の境界に前記孔が配置さ
れる構成とすることもできる。
【００１３】前記孔と、導電性金属材料が充填された孔
とが交互に配置される構成とすることもできる。
とが交互に配置される構成とすることもできる。
【００１４】前記電波吸収体材料は、フェライトである
ことが望ましい。
ことが望ましい。
【００１５】前記高抵抗性金属材料は、パーマロイであ
ることが望ましい。
ることが望ましい。
【００１６】
【作用】電波吸収体で充填したビアホールによって、キ
ャビティを取り囲む構造になるため、導波管モードで伝
搬する周波数の信号は吸収され、キャビティ部のアイソ
レーションの低下を抑えることができる。また、キャビ
ティ部の構造に起因する共振その他も防ぐことができ、
共振による発振または周波数特性の劣化その他も防ぐこ
とができる。
ャビティを取り囲む構造になるため、導波管モードで伝
搬する周波数の信号は吸収され、キャビティ部のアイソ
レーションの低下を抑えることができる。また、キャビ
ティ部の構造に起因する共振その他も防ぐことができ、
共振による発振または周波数特性の劣化その他も防ぐこ
とができる。
【００１７】これによって、従来はミリ波のように高い
周波数では、誘電体多層基板を用いたマイクロ波集積回
路ではキャビティ部の形状を波長の半分以下の幅になる
よう考慮して設計する必要があったが、その制限をなく
すことが可能となり、より高い周波数まで高集積化され
たマイクロ波集積回路を実現することができる。
周波数では、誘電体多層基板を用いたマイクロ波集積回
路ではキャビティ部の形状を波長の半分以下の幅になる
よう考慮して設計する必要があったが、その制限をなく
すことが可能となり、より高い周波数まで高集積化され
たマイクロ波集積回路を実現することができる。
【００１８】また、高いアイソレーションを必要とする
二つの信号パターン間に電波吸収体または高抵抗性金属
材料を充填したビアホールを配置することにより、さら
に、高いアイソレーションを得ることができる。
二つの信号パターン間に電波吸収体または高抵抗性金属
材料を充填したビアホールを配置することにより、さら
に、高いアイソレーションを得ることができる。
【００１９】
【実施例】本発明第一実施例を図１を参照して説明す
る。図１は本発明第一実施例の斜視図および断面図であ
る。
る。図１は本発明第一実施例の斜視図および断面図であ
る。
【００２０】本発明は、図１（ａ）に示すように、誘電
体多層基板１を用いたマイクロ波集積回路である。
体多層基板１を用いたマイクロ波集積回路である。
【００２１】ここで、本発明の特徴とするところは、こ
の誘電体多層基板１の表面から裏面に貫通する孔として
のビアホール４が設けられ、このビアホール４は、図１
（ｂ）に示すように、電波吸収体材料により内部が充填
されるところにある。このビアホール４は前記電波吸収
体材料に代えて高抵抗性金属材料により内部が充填され
てもよい。
の誘電体多層基板１の表面から裏面に貫通する孔として
のビアホール４が設けられ、このビアホール４は、図１
（ｂ）に示すように、電波吸収体材料により内部が充填
されるところにある。このビアホール４は前記電波吸収
体材料に代えて高抵抗性金属材料により内部が充填され
てもよい。
【００２２】誘電体多層基板１には、高周波集積回路５
が埋込まれ、この高周波集積回路５の周囲およびまたは
その埋込面にビアホール４が配置されている。
が埋込まれ、この高周波集積回路５の周囲およびまたは
その埋込面にビアホール４が配置されている。
【００２３】本発明第一実施例では、前記電波吸収体材
料としてフェライトを用いた。また、高抵抗性金属材料
としてパーマロイを用いた。
料としてフェライトを用いた。また、高抵抗性金属材料
としてパーマロイを用いた。
【００２４】半導体搭載面であるキャビティ部２の回り
にキャップ１６の取付面としてキャップシール用グラン
ド面３を配置する。このキャップシール用グランド面３
に電波吸収体を充填したビアホール４を形成する。従来
の構造では、金属性ペーストが充填されたビアホールの
間隔をＬとすると、λ＝２Ｌとなる波長λで、導波管モ
ードのカットオフ周波数が決り、これ以上の周波数では
キャビティ空間中を電波は伝搬しやすく半導体の入出力
間のアイソレーションが低下していた。本発明では、ビ
アホール４によって、キャビティ部２を電波吸収体で取
り囲む構造となるため、伝搬する周波数の電力は吸収さ
れ、アイソレーションの低下を抑えることができる。ま
た、この電波吸収体を充填したビアホール４によってキ
ャビティ部２の構造に起因する共振その他も防ぐことが
でき、共振による発振や、周波数特性の劣化も防ぐこと
ができる。
にキャップ１６の取付面としてキャップシール用グラン
ド面３を配置する。このキャップシール用グランド面３
に電波吸収体を充填したビアホール４を形成する。従来
の構造では、金属性ペーストが充填されたビアホールの
間隔をＬとすると、λ＝２Ｌとなる波長λで、導波管モ
ードのカットオフ周波数が決り、これ以上の周波数では
キャビティ空間中を電波は伝搬しやすく半導体の入出力
間のアイソレーションが低下していた。本発明では、ビ
アホール４によって、キャビティ部２を電波吸収体で取
り囲む構造となるため、伝搬する周波数の電力は吸収さ
れ、アイソレーションの低下を抑えることができる。ま
た、この電波吸収体を充填したビアホール４によってキ
ャビティ部２の構造に起因する共振その他も防ぐことが
でき、共振による発振や、周波数特性の劣化も防ぐこと
ができる。
【００２５】次に、本発明第二実施例を図２を参照して
説明する。図２は本発明第二実施例の斜視図である。送
信機と受信機とを共に一つの基板上に形成した装置のよ
うに、大電力信号と微小電力信号とを同時に扱う場合に
は、近接した二つの信号パターン間のレベル差が大き
く、かつアイソレーションが不十分であると送信出力が
受信出力に回り込みを起こし、特性が劣化することがあ
るが、従来のように単に導電性金属ペーストを充填した
ビアホールのみだけでなく扱う信号の波長λとするとλ
／４毎に導電性金属ペーストを充填したビアホール７と
電波吸収体または高抵抗性金属材料を充填したビアホー
ル４または１１を交互に配置することによって、より効
果的にパターン間のアイソレーションを高めることがで
きる。
説明する。図２は本発明第二実施例の斜視図である。送
信機と受信機とを共に一つの基板上に形成した装置のよ
うに、大電力信号と微小電力信号とを同時に扱う場合に
は、近接した二つの信号パターン間のレベル差が大き
く、かつアイソレーションが不十分であると送信出力が
受信出力に回り込みを起こし、特性が劣化することがあ
るが、従来のように単に導電性金属ペーストを充填した
ビアホールのみだけでなく扱う信号の波長λとするとλ
／４毎に導電性金属ペーストを充填したビアホール７と
電波吸収体または高抵抗性金属材料を充填したビアホー
ル４または１１を交互に配置することによって、より効
果的にパターン間のアイソレーションを高めることがで
きる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
キャビティ部のアイソレーションの低下を抑えることが
できるマイクロ波集積回路を実現することができる。本
発明によれば、共振による発振または周波数特性の劣化
を防ぐことができるマイクロ波集積回路を実現すること
ができる。本発明によれば、設計の制限を少なくするこ
とができるマイクロ波集積回路を実現することができ
る。本発明によれば、高い周波数まで高密度に集積回路
化することができるマイクロ波集積回路を実現すること
ができる。本発明によれば、信号パターン間に高いアイ
ソレーションを実現することができるマイクロ波集積回
路を実現することができる。
キャビティ部のアイソレーションの低下を抑えることが
できるマイクロ波集積回路を実現することができる。本
発明によれば、共振による発振または周波数特性の劣化
を防ぐことができるマイクロ波集積回路を実現すること
ができる。本発明によれば、設計の制限を少なくするこ
とができるマイクロ波集積回路を実現することができ
る。本発明によれば、高い周波数まで高密度に集積回路
化することができるマイクロ波集積回路を実現すること
ができる。本発明によれば、信号パターン間に高いアイ
ソレーションを実現することができるマイクロ波集積回
路を実現することができる。
【図１】本発明第一実施例の斜視図および断面図。
【図２】本発明第二実施例の斜視図。
【図３】従来例の斜視図および断面図。
１ 誘電体多層基板 ２ キャビティ部 ３ キャップシール用グランド面 ４ ビアホール（電波吸収体充填） ５ 高周波集積回路 ６ 信号ライン ７ ビアホール（導電性金属ペースト充填） ８ グランド面 ９ 送信信号ライン １０ 受信用フィルタ（受信信号パターン） １１ ビアホール（高抵抗性金属材料充填） １４ スルホール部 １６ キャップ
Claims (7)
- 【請求項１】 誘電体多層基板を用いたマイクロ波集積
回路において、 この誘電体多層基板の表面から裏面に貫通する孔が設け
られ、 この孔は電波吸収体材料により内部が充填されたことを
特徴とするマイクロ波集積回路。 - 【請求項２】 前記孔は前記電波吸収体材料に代えて高
抵抗性金属材料により内部が充填された請求項１記載の
マイクロ波集積回路。 - 【請求項３】 前記誘電体多層基板には、高周波集積回
路が埋込まれ、 この高周波集積回路の周囲およびまたはその埋込面に前
記孔が配置された請求項１または２記載のマイクロ波集
積回路。 - 【請求項４】 前記誘電体多層基板には、それぞれ異な
る信号パターンを有する複数の高周波集積回路が埋込ま
れ、 この複数の高周波集積回路の境界に前記孔が配置された
請求項１または２記載のマイクロ波集積回路。 - 【請求項５】 前記孔と、導電性金属材料が充填された
孔とが交互に配置された請求項４記載のマイクロ波集積
回路。 - 【請求項６】 前記電波吸収体材料は、フェライトであ
る請求項１記載のマイクロ波集積回路。 - 【請求項７】 前記高抵抗性金属材料は、パーマロイで
ある請求項２記載のマイクロ波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297270A JP2571029B2 (ja) | 1994-11-30 | 1994-11-30 | マイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297270A JP2571029B2 (ja) | 1994-11-30 | 1994-11-30 | マイクロ波集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162559A true JPH08162559A (ja) | 1996-06-21 |
| JP2571029B2 JP2571029B2 (ja) | 1997-01-16 |
Family
ID=17844353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6297270A Expired - Fee Related JP2571029B2 (ja) | 1994-11-30 | 1994-11-30 | マイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571029B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998047331A1 (fr) * | 1997-04-16 | 1998-10-22 | Kabushiki Kaisha Toshiba | Tableau de connexions, son procede de fabrication et boitier de semi-conducteur |
| US6237218B1 (en) | 1997-01-29 | 2001-05-29 | Kabushiki Kaisha Toshiba | Method and apparatus for manufacturing multilayered wiring board and multi-layered wiring board |
| US6476463B1 (en) | 1998-05-28 | 2002-11-05 | Nec Corporation | Microwave integrated circuit multi-chip-module |
| US6705003B2 (en) | 2000-06-22 | 2004-03-16 | Kabushiki Kaisha Toshiba | Printed wiring board with plurality of interconnect patterns and conductor bumps |
| JP2006019340A (ja) * | 2004-06-30 | 2006-01-19 | Tdk Corp | 半導体ｉｃ内蔵基板 |
| WO2009116403A1 (ja) * | 2008-03-17 | 2009-09-24 | 三菱電機株式会社 | 多層誘電体基板および半導体パッケージ |
| JP2015146333A (ja) * | 2014-01-31 | 2015-08-13 | 太陽誘電株式会社 | モジュール |
| JP2018200779A (ja) * | 2017-05-26 | 2018-12-20 | レノボ・シンガポール・プライベート・リミテッド | ケーブル接続構造及びケーブル接続方法 |
| WO2020166628A1 (ja) * | 2019-02-13 | 2020-08-20 | 国立大学法人東京大学 | 回路基板、アンテナ素子、基板内蔵用ミリ波吸収体、及び、回路基板のノイズ低減方法 |
-
1994
- 1994-11-30 JP JP6297270A patent/JP2571029B2/ja not_active Expired - Fee Related
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