JPH08160906A - ディスプレイインタフェース装置 - Google Patents

Abstract

(57)【要約】 【目的】１つのインタフェースボードによって各種入力
形式のフラットディスプレイに対処できるようにして、
製造コストや生産効率の面で有利なディスプレイインタ
フェース装置を提供することを目的とする。 【構成】ＣＲＴ用のビデオメモリからラスタ走査に対応
した順番に読み出される表示データをフラットパネルデ
ィスプレイ用の表示データに変換するディスプレイイン
タフェース装置において、 前記ビデオメモリからラス
タ形式に対応する順番に読み出される表示データを複数
の異なるビット数を単位として逆順に並び換え、並び換
えた表示データを前記フラットパネルディスプレイ用デ
ータ出力端子に出力する表示データ並び換え回路と、指
定した所定ビット数を単位とするデータ並び換え動作を
前記表示データ並び換え回路に実行させるための制御信
号を前記表示データ並び換え回路に入力する並び換え制
御回路とを具えるようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ビデオメモリからラ
スタ走査に対応した順番に読み出される表示データを液
晶ディスプレイ、ＥＬディスプレイ、プラズマディスプ
レイなどのＣＲＴ以外の各種ディスプレイで使用できる
ようにその順番を任意に並び換えることができるデータ
並び換え回路を備えるようにしたディスプレイインタフ
ェース装置に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】近年、
生産ラインや防災・セキュリティシステムやプラントの
制御・監視等を行う技術分野においては、制御対象とな
るシステムの機能高度化、複雑化に伴ないシステムに対
する入力及びシステムからの出力表示を行う入出力操作
パネルも操作スイッチや表示器の数が増大して大型化、
複雑化してきており、このため生産者側からみれば操作
パネルの多種類化による生産性の低下及び操作パネルの
コストアップなどの問題が生じてきている。

【０００３】そこで、近年、フラットディスプレイ上に
透明タッチパネルを積層して操作パネルを構成すると共
に、前記ディスプレイに表示すべき操作パネル用の表示
画面データをパーソナルコンピュータおよび所定の作画
ソフトウェアを用いてユーザ側で自由に作成できるよう
にしたグラフィック操作パネルが提案されている。

【０００４】この種のグラフィック操作パネルによれ
ば、ディスプレイ上に描画された操作スイッチに対応す
るタッチパネル上の位置を押すことでシステムに対して
操作指示を与える事ができると共に、システムの各種状
態をディスプレイ上に表示させることができる。ユーザ
側で作成された操作パネル用の表示画面データは操作パ
ネルに内蔵されたメモリに登録記憶される。

【０００５】画面作成の終了したグラフィック操作パネ
ルは、通常は、使用されるシステム内のシ−ケンサ、ホ
ストコンピュ−タ、各種制御装置等の外部制御装置と各
種インタ−フェ−スで接続され、外部制御装置の指示や
内部処理により、例えばプラントの運転状況、無人搬送
車の位置、各種センサのデ−タ表示、異常通知などに関
する情報を図形やグラフなどで視覚的に表示すると同時
に、スイッチ入力等を前記外部制御装置に通知するよう
機能する。

【０００６】ところで、このようなグラフィック操作パ
ネルにおいて、ディスプレイとしては、パネルをフラッ
トにできるなどの利点からＣＲＴ以外の液晶、ＥＬ、プ
ラズマディスプレイなどのフラットディスプレイが採用
される。かかるフラットディスプレイはＣＲＴディスプ
レイとその表示制御が基本的には異なるものであるが、
上記グラフィック操作パネルと接続される外部制御装置
やマイクロコンピュータにおいては、ＯＳやアプリケー
ションソフトが全てＣＲＴディスプレイ用に作られてい
る。

【０００７】よって、上記のようなグラフィック操作パ
ネルにおいても、ＣＲＴとの互換が必要であり、その内
部にＣＲＴコントローラを内蔵し、該ＣＲＴコントロー
ラから出力される各種制御信号をフラットパネルディス
プレイ用のインタフェース回路に入力し、該インタフェ
ース回路で各種信号や各種データの変換動作を適宜行っ
てフラットパネルディスプレイを駆動するようにしてい
る。

【０００８】ここで、ＣＲＴコントローラを用いてＣＲ
Ｔを駆動する際、ビデオメモリに記憶された表示データ
は、８ビットや１６ビットなどの多数ビットの並列デー
タとして出力され、かつ該表示データはラスタ走査に対
応した順番で読み出される。しかし、上記フラットディ
スプレイにおいては、機種やメーカによっては、データ
の入力形式を上記ラスタ方式とは異なる順番に設定して
いる場合があり、このような場合には、ビデオメモリか
らラスタ走査に対応した順番で読み出される表示データ
をそのままフラットディスプレイに出力していたので
は、正常な表示をなし得ない。

【０００９】上記ラスタ方式とは異なる入力形式には、
以下のような種類がある。

【００１０】(a)４ビットを１単位とし、その中でデー
タを逆順にする。データ入力端子は４ビット (b)８ビットを１単位とし、その中でデータを逆順にす
る。データ入力端子は４ビット (c)１６ビットを１単位とし、その中でデータを逆順に
する。データ入力端子は４ビット (d)２ビットを１単位とし、その中でデータを逆順にす
る。データ入力端子は２ビット よって、上記インタフェース回路では、ビデオメモリか
らラスタ走査方式に対応したした順番に読み出される表
示データをフラットディスプレイの入力形式に対応した
順番に並び換える必要がある。

【００１１】また、上記インタフェース回路では、ビデ
オメモリから８ビットや１６ビットなどの多数ビットの
並列データとして出力される表示データを、フラットデ
ィスプレイのデータ入力端子ビット数に対応する２ビッ
トや４ビットの少数ビットの並列データに変換する動作
も必要である。

【００１２】そこで従来は、ビデオメモリにデータを書
き込む前にソフトウェアでデータを並び換え、該並び換
えたデータをビデオメモリに書き込むようにするか、あ
るいはマルチプレクサなどのセレクタを多数用意してデ
ータの並び換えを行うようにしている。

【００１３】しかし、前者のソフトウェアによる手法で
は処理速度が上がらない問題があり、また後者の手法で
は回路が大規模になる問題がある。

【００１４】また、上記各種の入力形式を有するフラッ
トディスプレイに対処すべく従来は、それぞれ専用の変
換用インタフェースボードを用意するようにしていた。

【００１５】しかし、このような各別のインタフェース
ボードを用意する従来手法では、接続するフラットディ
スプレイの入力形式が変わる毎に、異なる信号接続を行
わなくてはならず、製造コストや生産効率的に問題があ
る。

【００１６】この発明はこのような実情に鑑みてなされ
たもので、１つのインタフェースボードによって各種入
力形式のフラットディスプレイに対処できるようにし
て、製造コストや生産効率の面で有利なディスプレイイ
ンタフェース装置を提供することを目的とする。

【００１７】またこの発明では、逆順処理を織り込んだ
多数ビットから少数ビットへの変換動作を最小限の回路
追加でハードウェアによってなし得るようにしたディス
プレイインタフェース装置を提供することを目的とす
る。

【００１８】

【課題を解決するための手段及び作用】この発明では、
ＣＲＴ用のビデオメモリからラスタ走査に対応した順番
に読み出される表示データをフラットパネルディスプレ
イ用の表示データに変換するディスプレイインタフェー
ス装置において、 前記ビデオメモリからラスタ形式に
対応する順番に読み出される表示データを複数の異なる
ビット数を単位として逆順に並び換え、並び換えた表示
データを前記フラットパネルディスプレイ用データ出力
端子に出力する表示データ並び換え回路と、指定した所
定ビット数を単位とするデータ並び換え動作を前記表示
データ並び換え回路に実行させるための制御信号を前記
表示データ並び換え回路に入力する並び換え制御回路と
を具えるようにしている。

【００１９】すなわちかかる発明では、１つのインタフ
ェースボードに、各種ビット数単位によるデータ逆順処
理を行うことができるハードウェアを搭載し、１つのイ
ンタフェースボードで各種入力形式のフラットディスプ
レイに対処できるようにしている。

【００２０】またこの発明では、少なくとも２つの記憶
エリアに分割され、第１のクロック信号に従って表示デ
ータを前記記憶エリアからｎビット単位で所定の順番に
読み出すことにより表示データをラスタ走査に対応した
順番に読み出すよう動作するビデオメモリと、このビデ
オメモリからｎビット単位に読み出される表示データを
第２のクロック信号に従ってｎ／２ビット単位に交互に
選択するセレクト回路とを具え、前記ビデオメモリから
ラスタ走査に対応した順番に読み出される表示データを
フラットパネルディスプレイ用の表示データに変換する
ディスプレイインタフェース装置において、第１のデー
タ並び換え信号にしたがって前記セレクト回路からｎ／
２ビット単位に出力される表示データを該ｎ／２ビット
中で逆順にするデータ並び換え動作を実行するデータ並
び換え回路と、前記データ並び換え回路でのデータ並び
換え動作の有無を決定する第１のデータ並び換え信号
と、前記セレクト回路でのデータ選択順番を逆順にする
ための第２のデータ並び換え信号と、前記ビデオメモリ
の各記憶エリアからのデータ読み出し順序を逆順にする
ための第３のデータ並び換え信号を発生するデータ並び
換え用信号発生回路と、前記第１のクロック信号と第３
のデータ並び換え信号との排他的論理和をとり、その排
他的論理和出力に基づいて前記ビデオメモリからのデー
タ読み出し順番を決定する第１の排他的論理和回路と、
前記第２のクロック信号と第２のデータ並び換え信号と
の排他的論理和をとり、その排他的論理和出力に基づい
て前記セレクト回路でのデータ選択順番を決定する第２
の排他的論理和回路とを具え、前記第１〜第３のデータ
並び換え用信号によってｎ／２ビット単位またはｎビッ
ト単位または２ｎビット単位のデータ並び換え処理を行
うようにしている。

【００２１】かかる発明によれば、ビデオメモリからｎ
ビット単位に出力される表示データをフラットディスプ
レイに出力できるようｎ／２ビット単位やｎ／４ビット
単位などにデータを変換する回路に対し、２つの排他的
論理和回路と１つのデータ並び換え回路という最小限の
回路を追加することにより、ｎ／２ビット単位またはｎ
ビット単位または２ｎビット単位の各種のデータ並び換
え処理を実現できるようにしている。

【００２２】

【実施例】以下この発明を添付図面に示す実施例に従っ
て詳細に説明する。

【００２３】図２は、前述したグラフィック操作パネル
の全体構成を示すもので、グラフィック操作パネル１
は、ディスプレイ２、表示制御手段３、タッチパネル
４、入力制御手段５、通信制御手段６、ユーザデータ格
納メモリ７および制御情報処理手段８を有して構成され
ており、通信制御手段６を介して外部制御装置９と接続
されている。

【００２４】ディスプレイ２は、液晶ディスプレイ、プ
ラズマディスプレイ、ＥＬディスプレイなどであり、こ
のディスプレイ２上に各種状態表示や信号入力を行う為
の各種図形要素を任意に組み合わせた表示画面を表示す
る。表示画面は文字、図形、数値、グラフなどの各種グ
ラフィックで構成される。表示制御手段３は、制御情報
処理手段８からの動作指令に従ってディスプレイ２の表
示動作を制御するもので、その詳細は後述する。

【００２５】圧力に反応する複数の小さな膜状スイッチ
がマトリクス状に配置されたタッチパネル４は、ディス
プレイ２上に積層され、オペレータによっていずれのス
イッチが指定されたかを示す入力位置情報を入力制御手
段５に出力する。

【００２６】入力制御手段５は、入力手段４からの入力
位置情報を、制御情報処理手段８が処理できる形態のデ
−タ形式に変更して制御情報処理手段８に送信する。

【００２７】通信制御手段６は、ＲＳ２３２Ｃ、ＲＳ４
２２，ＲＳ４８５，イーサネット、ＧＰ−ＩＢ、パラレ
ルＩ／Ｏなどの通信インタフェースを有し、外部制御装
置９とのデータ送受を実行する。

【００２８】ユーザデータ格納メモリ７には、ユーザに
よって作成されたユーザ画面データが記憶される。な
お、通常、ユーザ画面データを作成する際には、本グラ
フィック操作パネル１を任意のパーソナルコンピュータ
に接続して、付設の画面作成ソフトウェアを用いて任意
の画面を作成し、該作成した画面データをＲＳ２３２Ｃ
回線などを介してグラフィック操作パネル１のユーザデ
ータ格納メモリ７にダウンロードする。

【００２９】図３は、上記図２の構成中の表示制御手段
３の詳細を示すもので、ＣＴＲコントローラ１０はＣＲ
Ｔディスプレイに対する表示制御を行う汎用のもので、
このＣＲＴコントローラ１０からは、水平同期信号、垂
直同期信号などの各種表示制御信号がディスプレイコン
トローラ１１に出力される。

【００３０】ディスプレイ２としては、前述したよう
に、ＥＬ、液晶またはプラズマディスプレイなどのフラ
ットパネルが用いられる。

【００３１】ビデオメモリ（ＶＲＡＭ）１２は、ディス
プレイ２に表示すべき表示データを１画面分、ビットマ
ップ形式で記憶するものである。

【００３２】ディスプレイコントローラ１１は、ＣＲＴ
コントローラ１０からの水平同期信号、垂直同期信号な
どに基づき、接続されたフラットディスプレイ２に対し
てビデオメモリ１２内の表示データが好適に表示される
ようビデオメモリ１２の書き込み及び読み出し制御など
を行うものである。ディスプレイインタフェース１３
は、接続されたディスプレイ２に対する各種インタフェ
ース合わせを行うもので、このインタフェース１３内に
ビデオメモリ１２から読み出されたデータの順番を並び
換える並び換え回路が内蔵されている。

【００３３】図１は、ディスプレイインタフェース１３
に内蔵された並び換え回路の具体例を示すもので、この
場合はディスプレイ２として高輝度ＥＬやモノクロ液晶
などのモノクロディスプレイが採用された場合を想定し
ている。

【００３４】この場合、ＶＲＡＭ１２は２つのエリアＭ
１，Ｍ２に分割され、これら２つのエリアにディスプレ
イ２の１画面分のモノクロデータが記憶されている。各
エリアＭ１，Ｍ２の出力は８ビットで、２つのエリアＭ
１，Ｍ２からの１回のデータ出力で１ワード（１６ビッ
ト）分のデータＤ0-15が出力される。

【００３５】メモリエリア選択クロック信号ＣＫ0は、
エリアＭ１，Ｍ２をデータが８ビット出力される度に交
互に選択するための信号であり、その信号ＣＫ0は排他
的論理和ゲート１５に入力される。

【００３６】排他的論理和ゲート１５の他方の入力に
は、エリアＭ１，Ｍ２の選択順序を逆にするためのバイ
ト逆順信号ＳＬ0（選択順序を逆にするときにＨ，それ
以外はＬ）が入力される。排他的論理和ゲート１５の出
力はデコーダ１６に入力され、そのデコード出力が各メ
モリエリアＭ１，Ｍ２に入力される。

【００３７】したがって、ＶＲＡＭ１２からは、バイト
逆順信号ＳＬ0がＬのときには、通常のラスタ走査に対
応するＭ１→Ｍ２→Ｍ１→Ｍ２…の順番に各エリアのデ
ータが８ビット単位に交互に読み出され、バイト逆順信
号ＳＬ0がＨのときには、前記とは逆順ですなわちＭ２
→Ｍ１→Ｍ２→Ｍ１→Ｍ２…の順番に各メモリエリアの
データが８ビット単位で交互に読み出される。

【００３８】なお、バイト逆順信号ＳＬ0のＨ，Ｌ状態
は、ディップスイッチ２０の投入状態に応じて内部レジ
スタ２１で設定された内容に応じて決定される。

【００３９】次に、ＶＲＡＭ１２から８ビット毎に読み
出されるデータは、ラッチ回路Ｌ１，Ｌ２で一旦ラッチ
された後、セレクタ１７に入力される。すなわち、エリ
アＭ１から出力されるデータＤ0-7はラッチＬ１，Ｌ２
に４ビットずつ入力され、またエリアＭ２から出力され
るデータＤ8-15はラッチＬ１，Ｌ２に４ビットずつ入力
される。

【００４０】セレクタ１７は、ラッチＬ１，Ｌ２から入
力される各データの何れかを選択して、選択した４ビッ
トのデータを４ビット並び換え回路１８に出力する。

【００４１】ラッチ選択クロック信号ＣＫ1は、ラッチ
Ｌ１，Ｌ２の出力を４ビット単位に交互に選択するため
の信号であり、その信号ＣＫ1は排他的論理和ゲート１
９に入力される。排他的論理和ゲート１９の他方の入力
には、ラッチＬ１，Ｌ２の選択順序を逆にするための４
ビット単位逆順信号ＳＬ1（選択順序を逆にするときに
Ｈ，それ以外はＬ）が内部レジスタ２１から入力され
る。

【００４２】すなわち、４ビット単位逆順信号ＳＬ1が
Ｌのときには、セレクタ１７は、Ｌ１→Ｌ２→Ｌ１→Ｌ
２の順番（Ｄ0-3→Ｄ4-7→Ｄ8-11→Ｄ12-15→…）の順
番にデータを選択し、４ビット単位逆順信号ＳＬ1がＨ
のときには、セレクタ１７は、Ｌ２→Ｌ１→Ｌ２→Ｌ１
の順番（Ｄ4-7→Ｄ0-3→Ｄ12-15→Ｄ8-11→…）の順番
にデータを選択するよう動作する。

【００４３】つぎに、４ビット並び換え回路１８は、４
ビット逆順信号ＳＬ2がＨのときに、セレクタ１７から
入力される４ビットのデータＤＳ0-3を逆順にして出力
するものである。

【００４４】すなわち、４ビット並び換え回路１８は、
４ビット逆順信号ＳＬ2がＬのときには、その出力ＤＨ0
に入力ＤＳ0を、出力ＤＨ1に入力ＤＳ1を、出力ＤＨ2に
入力ＤＳ2を、出力ＤＨ3に入力ＤＳ3を出力するよう動
作する。一方、４ビット逆順信号Ｊ2がＨのときには、
４ビット並び換え回路１８は、出力ＤＨ0に入力ＤＳ3
を、出力ＤＨ1に入力ＤＳ2を、出力ＤＨ2に入力ＤＳ1
を、出力ＤＨ3に入力ＤＳ0を出力するよう動作する。

【００４５】２ビット抽出回路１９は、接続されるディ
スプレイ２のデータ入力端子のビット数が２ビットのと
き作動されるもので、４ビット並び換え回路１８の４ビ
ット出力ＤＨ0-3を２ビット単位（ＤＨ0-1→ＤＨ2-3→
ＤＨ0-1→ＤＨ2-3→…）に交互に出力するよう動作す
る。この２ビット抽出回路１９は、アンドゲート２２か
ら出力される信号ＳＬ4にしたがって動作する。

【００４６】アンドゲート２２に入力される２ビット出
力クロック信号ＣＫ2は、２ビット抽出回路１９におけ
る２ビットのデータ出力に要する期間を半周期として
Ｈ，Ｌを交互に繰り返すもので、データが２ビット出力
されている期間はＨレベルを維持する。内部レジスタ２
１から出力される２ビット抽出有効信号ＳＬ3は、２ビ
ット抽出回路１９を動作させて２ビット抽出を行うか否
かを指令するもので、２ビット抽出を行う場合にはＨと
なる。

【００４７】アンドゲート２２はこれら信号の論理積を
とって、その論理積出力ＳＬ4を２ビット抽出回路１９
に出力する。

【００４８】したがって、２ビット抽出有効信号ＳＬ3
をＬにしている場合は、２ビット抽出回路１９は動作せ
ず、４ビット並び換え回路１８の４ビット出力ＤＨ0-3
が最終４ビット出力ＤＯ0ー3としてフラットディスプレ
イ２に出力される。一方、２ビット抽出有効信号ＳＬ3
をＨにした場合は、２ビット抽出回路１９は動作状態と
なり、４ビット並び換え回路１８の４ビット出力ＤＨ0-
3が最終２ビット出力ＤＯ0ー1に２ビット単位に交互に出
力される。

【００４９】かかる図１の構成によれば、ディップスイ
ッチ２０によって逆順信号ＳＬ0〜ＳＬ2の状態を適宜設
定することにより、図４に示すような各種の逆順処理を
なし得る。

【００５０】すなわち図４(a)は、全ての逆順信号ＳＬ0
〜ＳＬ2をＬにしたときの最終出力ビットＤＯ0-3の内容
を１６ビット分（ビデオメモリ１２の出力データＤ0-15
として示している）示すもので、この場合は何の逆順処
理も行わないままビデオメモリ１２の出力データが最終
出力ＤＯ0-3に出力されている。なお、図４において
は、４ビット分の出力データＤＯ0-3は並列データとし
て同時刻に出力されるが、これらを便宜上、時間軸方向
に並べて記載した。

【００５１】図４(b)は、４ビット逆順信号ＳＬ2のみを
Ｈにし、それ以外の逆順信号ＳＬ0、ＳＬ1をＬとしたと
きの状態を示すもので、この場合は４ビット単位の逆順
処理が行われている。

【００５２】図４(c)は、４ビット単位逆順信号ＳＬ1お
よび４ビット逆順信号ＳＬ2をＨにし、それ以外の逆順
信号ＳＬ0をＬとしたときの状態を示すもので、この場
合は８ビット単位の逆順処理が行われている。

【００５３】図４(d)は、全ての逆順信号ＳＬ0〜ＳＬ2
をＨにしたときの状態を示すもので、この場合は１６ビ
ット単位の逆順処理が行われている。

【００５４】また、上記逆順信号ＳＬ0〜ＳＬ2のＨ，Ｌ
選択に加えて２ビット抽出有効信号ＳＬ3をＨにしたと
きには、図４の(a)〜(d)に示したデータの並び換えが行
われかつ２ビット単位のデータ出力が行われる。

【００５５】このように、図１に示す回路構成において
は、デコーダ１６、ビデオメモリ１２、ラッチ回路Ｌ
1，Ｌ2、セレクタ１７および２ビット抽出回路１９から
成るデータビット数変換回路（８ビットデータ出力を４
ビット又は２ビットデータ出力に変換する回路）に対
し、排他的論理和回路１５，１９および４ビット並び換
え回路１８という簡単かつ小規模な回路を追加すること
により、任意のビット数単位によるデータ逆順処理を実
現するようにしている。

【００５６】図５は、図２のディスプレイインタフェー
ス１３に内蔵された並び換え回路の他の実施例を示すも
ので、この場合はカラーＬＣＤなどのカラーフラットデ
ィスプレイが採用された場合を想定している。

【００５７】この場合、ＶＲＡＭ３０はカラー表示用
（Ｒ，Ｇ，Ｂ，）に３つのプレーンＭＲ，ＭＧ，ＭＢを
有し、各プレーンが下位ビット記憶エリアＭＲL，ＭＧ
L，ＭＢLと、上位ビット記憶エリアＭＲH，ＭＧH，ＭＢ
Hとに分割されている。即ち、エリアＭＲLおよびＭＲH
でディスプレイ１画面分の赤（Ｒ）データを記憶し、エ
リアＭＧLおよびＭＧHでディスプレイ１画面分の緑
（Ｇ）データを記憶し、エリアＭＢLおよびＭＢHでディ
スプレイ１画面分の青（Ｂ）データを記憶している。

【００５８】各エリアからのデータ出力は８ビット単位
となっている。ＶＲＡＭ３０からのデータ読み出しは、
カウンタ３１、排他的論理和ゲート３２及びデコーダ３
３による構成によって行われる。

【００５９】カウンタ３１は４進のリングカウンタであ
り、その出力Ｃ0-1に「00」「01」「10」「11」を順次
出力する。

【００６０】このカウンタ出力Ｃ0-1はデコーダ３３に
よってデコードされ、そのデコード結果がＶＲＡＭ３０
の各メモリエリアのアウトプットイネーブル信号ＯＥ0-
3として各メモリエリアに入力される。すなわち、カウ
ンタ３１の出力Ｃ0-1が「00」となっているときは信号
ＯＥ0のみがＨとなってメモリエリアＭＢL，ＭＲLから
表示データＢ0-7，Ｒ0-7が出力され、カウンタ３１の出
力Ｃ0-1が「01」となっているときは信号ＯＥ1のみがＨ
となってメモリエリアＭＧLから表示データＧ0-7が出力
され、カウンタ３１の出力Ｃ0-1が「10」となっている
ときは信号ＯＥ2のみがＨとなってメモリエリアＭＢH，
ＭＲHから表示データＢ8-15，Ｒ8-15が出力され、カウ
ンタ３１の出力Ｃ0-1が「11」となっているときは信号
ＯＥ3のみがＨとなってメモリエリアＭＧHから表示デー
タＧ8-15が出力される。

【００６１】排他的論理和ゲート３２は、カウンタ出力
の上位ビットＣ1とバイト逆順信号ＣＬ0との排他的論理
和をとり、その結果をデコーダ３３に出力する。

【００６２】すなわち、バイト逆順信号ＣＬ0がＬのと
きには、カウンタ３１のカウント結果がそのままデコー
ダ３３を介してＶＲＡＭ３０に入力され、この結果ＶＲ
ＡＭ３０からは表示データが「ＭＢL，ＭＲL」→「ＭＧ
L」→「ＭＢH，ＭＲH」→「ＭＧH」の順番に出力され
る。

【００６３】一方、バイト逆順信号ＣＬ0がＨのときに
は、カウンタ３１の出力の上位ビットＣ1が論理反転さ
れてデコーダ３３に入力されるので、ＶＲＡＭ３０から
は表示データが「ＭＢH，ＭＲH」→「ＭＧH」→「ＭＢ
L，ＭＲL」→「ＭＧL」の順番に出力される。

【００６４】次に、Ｒ用ラッチ回路ＬRはメモリエリア
ＭＲL，ＭＲHの出力と接続される８ビットのラッチ群か
ら構成され、これら各エリアＭＲL，ＭＲHから赤用表示
データＲ0-7，Ｒ5ー18が出力されたときに、各データを
順次ラッチする。

【００６５】Ｂ用ラッチ回路ＬBはメモリエリアＭＢL，
ＭＢHの出力と接続される８ビットのラッチ群から構成
され、これら各エリアＭＢL，ＭＢHから青用表示データ
Ｂ0-7，Ｂ5ー18が出力されたときに、各データを順次ラ
ッチする。

【００６６】これらラッチ回路ＬR，ＬBの出力はセレク
タ３４に入力される。また、メモリエリアＭＧL，ＭＧH
から出力される緑（Ｇ）用表示データＧ0-7，Ｇ8ー15
は、ラッチ回路を介さずに直接セレクタ３４に入力され
る。

【００６７】赤データ用セレクタ３４は、Ｒ用ラッチＬ
Rから入力される８ビットのデータＲ0-7（Ｒ8-15）を４
ビット単位に交互に選択し、その選択出力をカラー処理
回路３７に出力する。

【００６８】青データ用セレクタ３５は、Ｂ用ラッチＬ
Bから入力される８ビットのデータＢ0-7（Ｂ8-15）を４
ビット単位に交互に選択し、その選択出力をカラー処理
回路３７に出力する。

【００６９】緑データ用セレクタ３６は入力される８ビ
ットのデータＧ0-7（Ｇ8-15）を４ビット単位に交互に
選択し、その選択出力をカラー処理回路３７に出力す
る。

【００７０】これらセレクタ３４〜３６の選択順番は排
他的論理和ゲート３８の出力によって決定される。

【００７１】クロック信号ＣＫ1は、各セレクタ３４〜
３６において、データを４ビット単位に交互に選択する
ための信号であり、その選択順序はセレクタ３４に表示
データＲ0-7が入力されているときはＲ0-3→Ｒ4-7の順
番となり、セレクタ３４に表示データＲ8ー15が入力され
ているときはＲ8-11→Ｒ12-15の順番となっている。他
のセレクタ３５，３６に関する選択順序も同様となって
いる。このクロック信号ＣＫ1は排他的論理和ゲート３
８に入力されている。

【００７２】排他的論理和ゲート３８の他方の入力に
は、上記クロック信号ＣＫ1による選択順序を逆にする
ための４ビット単位逆順信号ＣＬ1（選択順序を逆にす
るときにＨ，それ以外はＬ）が内部レジスタ２１から入
力される。

【００７３】すなわち、４ビット単位逆順信号ＳＬ1が
Ｈのときには、セレクタ３４は前述とは逆のＲ4-7→Ｒ0
-3（Ｒ12-15→Ｒ8-11）の順番にデータを選択し、セレ
クタ３５はＢ4-7→Ｂ0-3（Ｂ12-15→Ｂ8-11）の順番に
データを選択し、セレクタ３６はＧ4-7→Ｇ0-3（Ｇ12-1
5→Ｇ8-11）の順番にデータを選択する。

【００７４】次に、カラー処理回路３７は、各セレクタ
３４〜３６から入力される赤青緑のデータを混ぜ合わ
せ、ＲＧＢの順番にして１２ビットの並列出力Ｅ0ー11に
割り付けるよう動作する。例えば、セレクタ３４からデ
ータＲ0ー3が入力され、セレクタ３５からデータＢ0ー3が
入力され、セレクタ３６からデータＧ0-3が入力されて
いるときには、その出力Ｅ0-11に例えば以下のようにデ
ータを割り付ける。

【００７５】Ｅ0−Ｒ0，Ｅ1−Ｇ0，Ｅ2−Ｂ0，Ｅ3−Ｒ
1，Ｅ4−Ｇ1，Ｅ5−Ｂ1，Ｅ6−Ｒ2，Ｅ7−Ｇ2，Ｅ8−Ｂ
2，Ｅ9−Ｒ3，Ｅ10−Ｇ3，Ｅ11−Ｂ3。

【００７６】つぎに、４ビット並び換え回路３８は、４
ビット逆順信号ＣＬ2がＨのときに、セレクタ１７から
入力される４ビットのデータＤＳ0-3を逆順にして出力
するものである。

【００７７】すなわち、４ビット並び換え回路３８は、
４ビット逆順信号ＣＬ2がＬのときには、その４ビット
出力ＤＨ0ー3に以下のようにデータを割り付ける。

【００７８】ＤＨ0−Ｅ0→Ｅ4→Ｅ8 ＤＨ1−Ｅ1→Ｅ5→Ｅ9 ＤＨ2−Ｅ2→Ｅ6→Ｅ10 ＤＨ3−Ｅ3→Ｅ7→Ｅ11 また、４ビット並び換え回路３８は、４ビット逆順信号
ＣＬ2がＨのときには、その４ビット出力ＤＨ0ー3に以下
のようにデータを割り付ける。

【００７９】ＤＨ0−Ｅ9→Ｅ7→Ｅ5 ＤＨ1−Ｅ10→Ｅ8→Ｅ0 ＤＨ2−Ｅ11→Ｅ3→Ｅ1 ＤＨ3−Ｅ6→Ｅ4→Ｅ2 ２ビット抽出回路３９は、先の実施例同様、接続される
ディスプレイ２のデータ入力端子のビット数が２ビット
のとき作動されるもので、４ビット並び換え回路３８の
４ビット出力ＤＨ0-3を２ビット単位（ＤＨ0-1→ＤＨ2-
3→ＤＨ0-1→ＤＨ2-3→…）に交互に出力するよう動作
する。この２ビット抽出回路３９は、アンドゲート４０
から出力される信号ＣＬ4にしたがって動作する。

【００８０】アンドゲート４０に入力される２ビット出
力クロック信号ＣＫ2は、２ビット抽出回路３９におけ
る２ビットのデータ出力に要する期間を半周期として
Ｈ，Ｌを交互に繰り返すもので、データが２ビット出力
されている期間はＨレベルを維持する。内部レジスタ２
１から出力される２ビット抽出有効信号ＣＬ3は、２ビ
ット抽出回路３９を動作させて２ビット抽出を行うか否
かを指令するもので、２ビット抽出を行う場合にはＨと
なる。

【００８１】アンドゲート４０はこれら信号の論理積を
とって、その論理積出力ＣＬ4を２ビット抽出回路３９
に出力する。

【００８２】したがって、２ビット抽出有効信号ＣＬ3
をＬにしている場合は、２ビット抽出回路３９は動作せ
ず、４ビット並び換え回路３８の４ビット出力ＤＨ0-3
が最終４ビット出力ＤＯ0ー3としてカラーフラットディ
スプレイ２に出力される。一方、２ビット抽出有効信号
ＣＬ3をＨにした場合は、２ビット抽出回路３９は動作
状態となり、４ビット並び換え回路３８の４ビット出力
ＤＨ0-3が最終２ビット出力ＤＯ0ー1に２ビット単位に交
互に出力される。

【００８３】かかる図５の構成によれば、ディップスイ
ッチ２０によって逆順信号ＣＬ0〜ＣＬ2の状態を適宜設
定することにより、図６に示すような各種の逆順処理を
なし得る。

【００８４】すなわち図６(a)は、全ての逆順信号ＣＬ0
〜ＣＬ2をＬにしたときの最終出力ビットＤＯ0-3の内容
を１６ビット分（ＲＧＢそれぞれが１６ビットで計４８
ビット）示すもので、この場合は何の逆順処理も行われ
ないままビデオメモリ３０の出力データが最終出力ＤＯ
0-3にそのまま出力されている。

【００８５】図６(b)は、４ビット逆順信号ＣＬ2のみを
Ｈにし、それ以外の逆順信号ＣＬ0、ＣＬ1をＬとしたと
きの状態を示すもので、この場合は４ビット単位の逆順
処理が行われている。

【００８６】図６(c)は、４ビット単位逆順信号ＣＬ1お
よび４ビット逆順信号ＣＬ2をＨにし、それ以外の逆順
信号ＣＬ0をＬとしたときの状態を示すもので、この場
合は８ビット単位の逆順処理が行われている。

【００８７】図６(d)は、全ての逆順信号ＣＬ0〜ＣＬ2
をＨにしたときの状態を示すもので、この場合は１６ビ
ット単位の逆順処理が行われている。

【００８８】また、上記逆順信号ＣＬ0〜ＣＬ2のＨ，Ｌ
選択に加えて２ビット抽出有効信号ＣＬ3をＨにしたと
きには、図６の(a)〜(d)に示したデータの並び換えが行
われかつ２ビット単位のデータ出力が行われる。

【００８９】このように、図５に示す回路構成において
は、カウンタ３１，デコーダ３３、ビデオメモリ３０、
ラッチ回路ＬR，ＬB、セレクタ３４〜３６、カラー処理
回路３７および２ビット抽出回路３９から成るデータビ
ット数変換回路（８ビットデータ出力を４ビット又は２
ビットデータ出力に変換する回路）に対し、排他的論理
和回路３２，３８および４ビット並び換え回路３８とい
う簡単かつ小規模な回路を追加することにより、カラー
処理においても任意のビット数単位によるデータ逆順処
理を実現するようにしている。

【００９０】なお、上記実施例では、カラー記録用とし
て３プレーンの記憶エリアを用意したが、４プレーン、
更にはもっと多くのプレーンの記憶エリアを確保するよ
うにしてもよい。

【００９１】

【発明の効果】以上説明したようにこの発明によれば、
１つのインタフェースボードで各種入力形式のフラット
ディスプレイに対処できるようにしているので、製造コ
ストが削減されると共に、生産効率を向上させることが
できる。

【００９２】また、この発明によれば、２つの排他的論
理和回路と１つのデータ並び換え回路という最小限の回
路を追加することにより、逆順処理を織り込んだ多数ビ
ットから少数ビットへの変換動作を実現するようにして
いるので、製造コストが削減されると共に、生産効率を
向上させることができる。

【図面の簡単な説明】

【図１】この発明の実施例の要部構成を概念的に示すブ
ロック図。

【図２】この発明を適用するインテリジェント操作パネ
ルの概念的構成を示すブロック図。

【図３】インテリジェント操作パネルの表示制御に関す
る構成を示すブロック図。

【図４】図１の実施例によるデータの並び換え態様を示
す図。

【図５】この発明の他の実施例を示すブロック図。

【図６】図５の実施例によるデータの並び換え態様を示
す図。

【符号の説明】

１…グラフィック操作パネル ２…ディスプレイ ３…表示制御手段 ４…タッチパネル ５…入力制御手段 ６…通信制御手段 ７…ユーザデータ格納メモリ ８…制御情報処理手段 ９…外部制御機器 １０…ＣＲＴコントローラ １１…ディスプレイコントローラ １２…ビデオメモリ（ＶＲＡＭ） １３…ディスプレイインタフェース １８…４ビット並び換え回路 ３０…ビデオメモリ（ＶＲＡＭ） ３７…カラー処理回路 ３８…４ビット並び換え回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】ＣＲＴ用のビデオメモリからラスタ走査に
   対応した順番に読み出される表示データをフラットパネ
   ルディスプレイ用の表示データに変換するディスプレイ
   インタフェース装置において、 前記ビデオメモリからラスタ形式に対応する順番に読み
   出される表示データを複数の異なるビット数を単位とし
   て逆順に並び換え、並び換えた表示データを前記フラッ
   トパネルディスプレイ用データ出力端子に出力する表示
   データ並び換え回路と、 指定した所定ビット数を単位とするデータ並び換え動作
   を前記表示データ並び換え回路に実行させるための制御
   信号を前記表示データ並び換え回路に入力する並び換え
   制御回路と、 を具えるようにしたことを特徴とするディスプレイイン
   タフェース装置。
2. 【請求項２】少なくとも２つの記憶エリアに分割され、
   第１のクロック信号に従って表示データを前記記憶エリ
   アからｎビット単位で所定の順番に読み出すことにより
   表示データをラスタ走査に対応した順番に読み出すよう
   動作するビデオメモリと、 このビデオメモリからｎビット単位に読み出される表示
   データを第２のクロック信号に従ってｎ／２ビット単位
   に交互に選択するセレクト回路と、 を具え、前記ビデオメモリからラスタ走査に対応した順
   番に読み出される表示データをフラットパネルディスプ
   レイ用の表示データに変換するディスプレイインタフェ
   ース装置において、 第１のデータ並び換え信号にしたがって前記セレクト回
   路からｎ／２ビット単位に出力される表示データを該ｎ
   ／２ビット中で逆順にするデータ並び換え動作を実行す
   るデータ並び換え回路と、 前記データ並び換え回路でのデータ並び換え動作の有無
   を決定する第１のデータ並び換え信号と、前記セレクト
   回路でのデータ選択順番を逆順にするための第２のデー
   タ並び換え信号と、前記ビデオメモリの各記憶エリアか
   らのデータ読み出し順序を逆順にするための第３のデー
   タ並び換え信号を発生するデータ並び換え用信号発生回
   路と、 前記第１のクロック信号と第３のデータ並び換え信号と
   の排他的論理和をとり、その排他的論理和出力に基づい
   て前記ビデオメモリからのデータ読み出し順番を決定す
   る第１の排他的論理和回路と、 前記第２のクロック信号と第２のデータ並び換え信号と
   の排他的論理和をとり、その排他的論理和出力に基づい
   て前記セレクト回路でのデータ選択順番を決定する第２
   の排他的論理和回路と、 を具え、前記第１〜第３のデータ並び換え用信号によっ
   てｎ／２ビット単位またはｎビット単位または２ｎビッ
   ト単位のデータ並び換え処理を行うようにしたことを特
   徴とするディスプレイインタフェース装置。