JPH08130745A - 復号化システム、復号化装置および復号化回路 - Google Patents

復号化システム、復号化装置および復号化回路

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JPH08130745A
JPH08130745A JP7162716A JP16271695A JPH08130745A JP H08130745 A JPH08130745 A JP H08130745A JP 7162716 A JP7162716 A JP 7162716A JP 16271695 A JP16271695 A JP 16271695A JP H08130745 A JPH08130745 A JP H08130745A
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Fuiritsupusu Rarii
フィリップス ラリー
Bui Nainparii Saipurasatsudo
ブイ． ナインパリー サイプラサッド
Meiyaa Robaato
メイヤー ロバート
Inoue Shiyuuji
イノウエ シュウジ
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Abstract

(57)【要約】 【目的】 低データレートを処理するプロセッサによっ
て、高データレートを有するMPEG-2規格のビデオ信号を
処理する復号化装置を提供する。 【構成】 本発明による復号化装置は、入力ビットスト
リームを、HDTV画像の異なる部分を表現する複数の部分
に分離するデフォーマッタを備えている。ビットストリ
ームの分離された部分は、それぞれ復号器で並列的に処
理される。第１の実施例では、動き補償をおこなうため
に各復号器は、画像全体を表現するデータを保持するメ
モリを有する。第２の実施例では、各参照画像および表
示される画像のデータは、単一の高帯域メモリに記憶さ
れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル的に符号化
されたビデオ信号の復号化に関する。特に本発明は、MP
EG-2規格に従って可変長符号化されたビデオ信号を復号
化する復号器に関する。
【０００２】
【従来の技術】米国においては、ディジタル的に符号化
された高精細テレビジョン信号のための規格が提案され
ている。この規格は、本質的にMPEG-2規格と同じであ
り、国際標準化機構（ISO）のMoving Picture Experts
Group（MPEG）によって提案されている。この規格は、
「Information Technology - Generic Coding of Movin
gPictures and Associated Audio, Recommendation H.
626」（ISO/IEC 13818-2DIS, 3/94)と題された内部規格
の草案（draft internal standard：DIS）の刊行物に記
載されている。これはISOから入手可能であり、ここで
もMPEG-2ディジタルビデオ信号符号化規格についてのそ
の教示は、参考のために援用される。
【０００３】MPEG-2規格は、実際にはいくつかの異なる
規格の集まりである。MPEG-2においては、いくつかの異
なるプロファイルが規定されており、それぞれは、符号
化された画像の複雑さに関しての異なるレベルに対応す
る。それぞれのプロファイルについて異なる複数のレベ
ルが規定されており、それぞれのレベルは異なる画像解
像度に対応する。MPEG-2「規格」の一つには、メインプ
ロファイル・メインレベル（Main Profile, Main Leve
l）という名で知られるものがあり、これは既存のテレ
ビジョン規格（つまりNTSCおよびPAL）に従うビデオ信
号の符号化を目的とするものである。メインプロファイ
ル・ハイレベル規格によって符号化された画像は、１画
像フレームあたり1152本のアクティブライン（active l
ine）をもち、１ラインあたり1920個の画素をもつ。
【０００４】一方、メインプロファイル・メインレベル
規格は、１ラインあたり768個の画素および１フレーム
あたり567本のラインをもつ最大ピクチャサイズを規定
する。１秒に30フレームのフレームレートでは、この規
格にしたがって符号化された信号は、1秒に13,063,680
画素のデータレートをもつ。これとは対称的に、メイン
プロファイル・ハイレベル規格にしたがって符号化され
た画像は、１秒に（1152×1920×30）個、つまり、66,3
55,200画素の最大データレートを持つ。このデータレー
トは、メインプロファイル・メインレベル規格にしたが
って符号化された画像データのデータレートの５倍より
も大きい。米国においてHDTV符号化のために提案されて
いる規格は、この規格のサブセットであり、１フレーム
あたり1080本のライン、１ラインあたり1920個の画素、
および、このフレームサイズでは１秒に30フレームの最
大フレームレートをもつ。この提案された規格の最大デ
ータレートは、メインプロファイル・メインレベル規格
の最大データレートよりもずっと大きい。
【０００５】データレートにこのような幅があるため
に、メインプロファイル・メインレベルデータと同様に
メインプロファイル・ハイレベルデータを復号化し得る
フレキシブルな復号器を有することが望ましい。最も望
ましく効果的であるためには、符号化システムは比較的
安価であり、それでいてリアルタイムでこれらのディジ
タル信号を復号化するのに十分なパワーを持っていなけ
ればならない。しかし、これらのフォーマットは非常に
幅広く適用し得るので、いくつかの異なる圧縮フォーマ
ットで動作するが、より高レベルではフォーマットを復
号化できないより安価な復号器を有することが望まし
い。
【０００６】しかし、このビデオ情報でさえ、いくつか
の異なるフォーマットで存在し得る。これらのフォーマ
ットは１ラインあたりの数が異なる絵素（画素）、１フ
レームあるいは１フィールドあたりの数が異なるライ
ン、および1秒あたりの数が異なるフレームあるいはフ
ィールドを有している。さらに、MPEG-2メインプロファ
イルの基本シンタクス（basic syntax）は、６層の画像
のシーケンス(sequence）を表す、圧縮されたMPEG-2ビ
ットストリームを規定する。これらは、シーケンスレイ
ヤ、GOP(group of pictures）レイヤ、ピクチャレイ
ヤ、スライスレイヤ、マクロブロックレイヤおよびブロ
ックレイヤである。これらのレイヤには、制御情報を含
むヘッダが各々導入される。最後に、補助的な情報(sid
e information）としても知られている他の制御情報
（例えば、フレームタイプ、マクロブロックパターン、
画像動きベクトル、係数ジグザクパターンおよび逆量子
化情報）が符号化されたビットストリーム全体にちりば
められる。
【０００７】
【発明が解決しようとする課題】しかしながら、既存の
技術を用いれば、復号器は、複雑な回路構成で、しかも
高いデータレートにおいて動作する単一のプロセッサを
用いることによって実現され得る。しかしながら、この
高いデータレートは、非常に高価な回路を要求する。そ
のため、コストが大きなファクタである一般消費者向け
テレビジョン受像器において、復号器を実現するのには
欠点となるという問題があった。
【０００８】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、低いデータ
レートの画像データを処理する回路によって、MPEG-2に
したがう画像データを処理する復号器を提供することに
ある。
【０００９】
【課題を解決するための手段】本発明の復号化システム
は、画像を表現する、MPEG-2規格にしたがって符号化さ
れたビデオ信号を復号化するのに適するシステムであっ
て、該符号化されたビデオ信号を受け取り、該受け取ら
れた信号をＮ（Ｎ：整数）個の並列ビットストリームに
分離するデフォーマッティング手段と、Ｎ個の並列ビッ
トストリームのうちそれぞれ異なる１つのビットストリ
ームを受け取る、それぞれが該デフォーマッティング手
段に接続されたＮ個の処理手段であって、それぞれは、
該１つのビットストリームから、符号化された画像デー
タおよび動きベクトルデータを復号化する可変長復号化
手段を備えたＮ個の処理手段と、動きベクトルデータに
したがって、該復号化された画像データを、以前に復号
化された画像フレームからのデータに結合させることに
よって、動き補償復号化された画像信号をつくる、該可
変長復号化手段に接続された動き補償処理手段であっ
て、該動き補償処理手段が該以前に復号化された画像の
フレーム全体にアクセスすることを可能にするメモリを
備えた動き補償処理手段と、を備えており、そのことに
より上記目的が達成される。
【００１０】ある実施例では、前記動き補償処理手段
は、前記動き補償復号化された画像信号を、前記Ｎ個の
処理手段のそれぞれの該動き補償処理手段に送る手段
と、動き補償復号化された画像信号を、該Ｎ個の処理手
段のそれぞれから受け取る入力手段と、該受け取られた
動き補償復号化された画像信号を前記メモリに格納する
手段と、をさらに備えている。
【００１１】ある実施例では、前記符号化されたビデオ
信号は、一般的なデータおよび連続する画像スライスを
表現するデータを含んでおり、前記デフォーマッティン
グ手段は、該一般的なデータを前記並列ビットストリー
ムのＮ個すべてに含ませ、各連続するスライスを表現す
るデータを、Ｎ個のビットストリームのうちのそれぞれ
異なる１つに含ませる手段を備えている。
【００１２】ある実施例では、前記動き補償処理手段
は、さらに遠い以前に復号化された画像フレームからの
データを保持するさらに遠いフレームメモリをさらに備
えており、前記動き補償復号化された画像信号を前記メ
モリに格納する手段は、さらに遠い以前に復号化された
画像フレームを表現する動き補償復号化された画像信号
を、該より遠いメモリに格納する手段をさらに備えてい
る。
【００１３】ある実施例では、前記Ｎ個の処理手段は、
前記画像の所定部分を表現する動き補償画像データを保
持するラスタメモリ手段と、該Ｎ個の処理手段のうちの
Ｍ（ＭはＮより小さい整数）個からの前記受け取られた
動き補償復号化された画像信号を、該画像の所定の部分
として該ラスタメモリ手段に格納する、前記入力手段に
接続された手段と、該格納された画像信号をラスタスキ
ャンの順序で与える、該ラスタメモリ手段に接続された
手段と、をさらに備えている。
【００１４】本発明による復号化装置は、ビデオ画像を
表現する符号化されたビデオ信号を復号化する装置であ
って、ビデオ信号が画像の明瞭に分割できる領域に対応
するセグメント単位で符号化されている、復号化装置で
あって、該符号化されたビデオ信号を、それぞれが異な
るセグメントを表現する複数の信号部分に分離するデフ
ォーマッタと、それぞれが、該デフォーマッタによって
与えられる複数の信号部分のうちそれぞれ異なる１つを
受け取るように接続された複数の復号器であって、該復
号器のそれぞれは、動き補償符号化技術を用いて符号化
された信号部分を復号化して、復号化された画像データ
をつくる、動き補償処理手段と、該符号化された信号部
分を復号化するのに用いるために、以前に受け取られた
画像すべてを表現する復号化されたデータを保持し、該
保持されたデータの部分を該動き補償処理手段に与える
ために、該動き補償処理手段に接続されたメモリと、を
備えている復号器と、を備えており、そのことにより上
記目的が達成される。
【００１５】ある実施例では、各復号器は、その復号化
された画像データを、前記複数の復号器のそれぞれの前
記それぞれのメモリに与えて、前記保持されるデータと
して格納する手段をさらに備えている。
【００１６】ある実施例では、前記複数の復号器のそれ
ぞれは、前記符号化されたビデオデータから動きベクト
ルデータを抽出する手段と、該動きベクトルデータを前
記動き補償処理手段に与える手段と、をさらに備えてお
り、該複数の復号器のそれぞれの該動き補償処理手段
は、さらに遠い以前に受け取られた画像すべてを表現す
るさらに復号化されたデータを保持するさらに遠いメモ
リと、該動きベクトルに応じて、該動き補償処理手段に
よって与えられる該復号化された部分を、該メモリおよ
び該さらに遠いメモリのうちの１つに送る手段と、をさ
らに備えている。
【００１７】ある実施例では、前記複数の復号器のそれ
ぞれは、前記画像の所定の部分を表現する動き補償画像
データを保持するラスタメモリ手段と、前記Ｎ個の処理
手段のＭ（ＭはＮより小さい整数）個からの前記受け取
られた動き補償復号化画像信号を、該画像の所定の部分
として、該ラスタメモリ手段に格納する、前記入力手段
に接続された手段と、該格納された画像信号をラスタス
キャンの順序に与える、該ラスタメモリ手段に接続され
た手段と、をさらに備えている。
【００１８】ある実施例では、単一のメモリポートを有
するメモリをさらに備えている、復号化システムであっ
て、前記デフォーマッティング手段は、前記データスト
リームを受け取り、かつ該データストリームを該単一の
メモリポートを介して該メモリの第１部分に格納する手
段を備えており、前記Ｎ個の処理手段のそれぞれは、該
単一のメモリポートを介して該メモリから前記可変長符
号化されたデータストリームをフェッチする手段と、該
フェッチされた可変長符号化されたデータストリームを
処理して、それにより第１の復号化された値を生成する
手段と、を備えており、前記動き補償処理手段は、該単
一のメモリポートを介して該メモリから参照画像データ
をフェッチする手段と、該フェッチされた参照画像デー
タを第１の復号化された値に結合させて、それにより第
２の復号化された値をつくる手段と、該第２の復号化さ
れた値を、該単一のメモリポートを介して該メモリに格
納する手段と、を備えている。
【００１９】ある実施例では、輝度成分および色成分を
含む画像データを処理する復号化システムであって、前
記単一のメモリポートは、並列に配置された第１および
第２のチャネルを備えており、前記メモリにおいて、対
応する色および輝度成分を表現する画像データが、それ
ぞれ該第１および第２のチャネルを用いて同時にアクセ
スされるように、かつ第１および第２の隣接する輝度成
分を表現する画像データが、それぞれ該第１および第２
のチャネルを用いることによって、該動き補償処理手段
の該メモリ手段によって同時にアクセスされるように配
置されている。ある実施例では、前記前記メモリへの前
記単一メモリポートは、並列に配置された第１および第
２のチャネルを備えており、前記フェッチされた可変長
符号化されたデータストリームを処理する手段は、輝度
の値および対応する色の値を第１の復号化された値とし
て生成する手段を備えており、前記第２の復号化された
値を前記メモリに格納する前記手段は、前記第２の復号
化された値の輝度成分を、該第１および第２のチャネル
のうちの１つを用いて格納し、かつ該第２の復号化され
た値の対応する色成分を、該第１および第２のチャネル
のうちの他の１つを用いて格納する手段を備えており、
前記表示のために該メモリから画像データをフェッチす
る手段は、該画像データの輝度成分を該第１および第２
のチャネルのうちの１つを用いてフェッチし、該画像デ
ータの対応する色成分を該第１および第２のチャネルの
うちの他の１つを用いてフェッチする手段を備えてい
る。
【００２０】ある実施例では、前記メモリは、第１、第
２および第３のチャネルを備えており、前記第２の復号
化された値を該メモリに格納する前記手段は、第１およ
び第２のチャネル、第２および第３のチャネルおよび第
３および第１のチャネルをそれぞれ用いて輝度の値の連
続するセットを交互に格納し、かつ第３のチャネル、第
１のチャネルおよび第２のチャネルをそれぞれ用いて色
の値の連続するセットを交互に格納する手段を備えてい
る。
【００２１】ある実施例では、前記参照画像データをフ
ェッチする前記手段は、前記第１、第２および第３のチ
ャネルを用いることによって輝度成分をフェッチし、前
記第１、第２および第３のチャネルのうち少なくとも２
つを用いることによって対応する色成分をフェッチす
る。
【００２２】本発明の復号化回路は、MPEG-2規格にした
がって符号化されたビデオ信号を復号化する回路であっ
て、単一のメモリポートを有する画像メモリと、復号化
プロセッサであって、該単一のメモリポートを介して該
画像メモリに接続された可変長復号器と、逆量子化プロ
セッサと、逆離散コサイン変換プロセッサと、該単一の
メモリポートを介して該画像メモリに接続された動き補
償プロセッサと、を備えた復号化プロセッサと、該単一
のメモリポートを介して該画像メモリに接続されたブロ
ック・ラスタ変換器と、を備えており、そのことにより
上記目的が達成される。
【００２３】ある実施例では、前記動き補償プロセッサ
は、前記単一のメモリポートを前記画像メモリに接続さ
れた少なくとも第１および第２の入力ポートと、該単一
のメモリポートを介して該画像メモリに接続された出力
ポートと、を備えている。
【００２４】
【作用】本発明は、様々なMPEG-2規格に従って符号化さ
れた高精細テレビジョン画像を復号化するために適した
復号器で実施される。復号器の一例は、並列処理アーキ
テクチャを有する。この復号器は、入力ビットストリー
ムを多数の部分に分割するデフォーマッタを備え、この
多数の部分はHDTV画像の異なるセクション(section）を
それぞれ表している。別々の部分は、各復号器によって
並列に処理される。動き補償処理を行うために、各復号
器は画像全体を表すデータを保持するメモリを備える。
【００２５】復号器の別の例は、単一の高帯域幅（high
-bandwidth）メモリを用い、入力データをそれが受け取
られたときの状態で保持し、予測符号化されたデータを
復号化するために用いられた画像を記憶し、復号化され
た画像をブロックフォーマットからラスタフォーマット
に変換する。このメモリを効果的に用いるために、シス
テムは、処理のためのブロックフォーマットと表示のた
めのラスタフォーマットとの両方のフォーマットでビデ
オ情報が容易に得られ得るようにブロックをメモリに記
憶するマッピングスキーム（mapping scheme）を用い
る。
【００２６】本発明の別の側面によると、復号器は、入
力データストリームからシステムクロック信号を復元す
るために用いられるディジタルフェーズロックループを
備えている。
【００２７】
【実施例】
（概観）本発明の実施例では、MPEG-2規格、特に、メイ
ンプロファイル・ハイレベル規格に従って符号化された
HDTV信号を復号化する。しかし、本明細書に記載された
発明は、このタイプの情報の復号化に限定されない。本
発明は、他のタイプの可変長符号化されたビデオデータ
を復号化するために用いられてもよく、この場合、符号
化されたデータは元の画像の他と区別できる領域（dist
inct area）に対応する。
【００２８】符号化処理において、画素データには離散
コサイン変換の前に、動き補償された差分符号化が施さ
れ、変換された係数のブロックはランレングスおよび可
変長符号化技術を適用することによってさらに符号化さ
れる。データストリームから画像シーケンスを復元する
復号器は、符号化処理を逆にたどる。この復号器は可変
長符号器、逆離散コサイン変換プロセッサおよび動き補
償プロセッサを用いる。
【００２９】具体的に説明しないが、図面に示され、か
つ、本明細書に記載されている回路以外の回路も、異な
る規格に対応する信号を復号化するために与えられ得る
と考えられる。これらの回路は、例えば、メインデータ
バスにおいて、異なる容量のメインメモリ、異なるクロ
ック周波数、異なるビット数を用いてもよい。
【００３０】（第１実施例）図１は、並列処理を取り入
れた本発明の実施例を含む高精細テレビジョン復号器の
第１の例のブロック図である。図１に示されている復号
器は、４つの並列復号化チャネルに配列されている。大
まかに言えば、デフォーマッタ・ルータ110は、復調さ
れたビットストリームを４つの部分に分割し、１部分を
４つのチャネル、111a、111b、111cおよび111dの各々に
送る。以下に述べるように、これらのチャネルのそれぞ
れは、結果として得られる画像の異なるセクションをそ
れぞれ表すスライスにフォーマットされた画像データを
取り扱い、ラスタフォーマットで復号化されたデータを
生成する。４つのチャネルによって与えられた復号化さ
れたデータは、内挿フィルタ118によってセクションに
水平方向に内挿される。そして、セクションは、セクシ
ョンラスタ・高精細ラスタ変換器120において組み合わ
せられる。
【００３１】図２は、デフォーマッタ・ルータ110とし
て用いるのに適した回路のブロック図である。図２に示
されるように、デフォーマッタ・ルータは、８ビットパ
ラレル入力信号をビットシリアル出力信号BSMに変換す
る８ビットパラレル・シリアル変換器210を有してい
る。次に、信号BSMを32ビットシフトレジスタ212に与え
る。シフトレジスタ212は、スタートコード検出器214に
接続されている32ビットパラレル出力ポートを有してい
る。シフトレジスタ212によって与えられるビットシリ
アル信号は、４つのゲート回路216a、216b、216cおよび
216dに並列に与えられる。ゲート回路は、４つのアクテ
ィブ・ロウ（active-low）制御信号、ENa'、ENb'、ENc'
およびENd'によってそれぞれ制御される。これらの制御
回路は、スタートコード検出器214によって生成され
る。
【００３２】本発明の実施例において、スタートコード
検出器214は、シフトレジスタ212によって与えられる32
ビット信号を受け取るメモリ（図示せず）を備える有限
ステートマシンである。上記のように、スタートコード
は32ビット値としてビットストリームにおいて現れる。
すなわち、23個のゼロの後に１およびスタートコードの
タイプを示す８ビット値が現れる。スタートコード検出
器におけるメモリは、シーケンスレイヤ、GOPレイヤ、
ピクチャレイヤおよびスライスレイヤのスタートコード
ならびにシーケンスストップコードを認識するようにプ
ログラムされる。
【００３３】検出器214がシーケンスレイヤ、GOPレイ
ヤ、あるいはピクチャレイヤを示すシーケンスストップ
コードあるいはスタートコードを検出するとき、検出器
214にはすべてのイネーブル信号ENa'、ENb'、ENc'およ
びENd'を論理ロウ状態にし、それによりゲート216a、21
6b、216cおよび216dは検出されたストップコードあるい
はスタートコード、および検出されたコードと次に検出
されたコードとの間のすべての情報を４つの全ての復号
器111a、111b、111cおよび111dに転送する。
【００３４】スタートコード検出器214は、ある垂直位
置において最初のスライスコードと遭遇すると、スライ
スコードおよびそのコードに続くすべての情報（すなわ
ち、スライスレコード）を復号器111aのみに送る。次の
スライスコードと遭遇すると、そのスライスレコードは
復号器111bに送られる。次に続くスライスレコードは復
号器111cに送られ、その垂直位置における最後のスライ
スレコードは復号器111dに送られる。以下の表１に示す
ように、スライスの垂直位置はスライススタートコード
の下位８ビットに符号化される。MPEG-2規格では、この
位置の値は画像最上部では１であり、画像最下部では17
5（16進数でＡＦ）になりえる。
【００３５】
【表１】 スタートコード 16進値 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ピクチャ ０００００１００ スライス（垂直位置も含む） ０００００１０１〜 ０００００１ＡＦ シーケンス ０００００１Ｂ３ ＧＯＰ ０００００１Ｂ８ ４つの連続するスライスレコードの処理後、デフォーマ
ッタ・ルータが遭遇する次のスライスレコードは、復号
器111aに送られる。スライスレコードをデマルチプレク
スすること（demultiplexing）は、このようにしてスラ
イススタートコード（シーケンスエンドコードを含む）
以外のスタートコードが検出されるまで続く。この検出
されたスタートコードおよびそれに続くヘッダ情報は、
スライススタートコードに遭遇するまで、そのような他
の全てのスタートコードおよびヘッダのように、４つの
全ての復号器に送り出される。この次のスライススター
トコードは、デマルチプレクスオペレーションを再び開
始する復号器111aに送られる、新しい画像の第１のスラ
イスレコードを示す。
【００３６】図３は、デフォーマッタ・ルータの動作を
示すタイムチャートである。この図に示されているよう
に、４つの連続するスライスのスライスレコードは、デ
マルチプレクスされたビットストリーム信号BSMa、BSM
b、BSMcおよびBSMdを介して復号器111a、111b、111cお
よび111dの各々異なる復号器に送られる。ジェネラルレ
コードデータ（general record data）（すなわち、シ
ーケンスレコード、GOPレコードおよびピクチャレコー
ドからのヘッダ情報）は４つのすべてのビットストリー
ム信号BSMa、BSMb、BSMcおよびBSMdを介して４つの復号
器すべてに送られる。
【００３７】図４に示すように、符号化規格の例を用い
ることによって、４つの連続するスライスはHDTV画像の
幅に及ぶ。デフォーマッタ・ルータ110によって行われ
るデマルチプレクスによって、画像410のカラム410aに
おけるすべてのスライスが復号器111aによって、カラム
410bにおけるすべてのスライスが復号器111bによって、
カラム410cにおけるすべてのスライスが復号器111cによ
って、カラム410dにおけるすべてのスライスが復号器11
1dによってそれぞれ処理される。
【００３８】図１を参照すると、デフォーマッタ・ルー
タ110によって与えられたデマルチプレクスされたビッ
トストリームは可変長復号器112a、112b、112cおよび11
2dに入力される。これらの復号器は、各々４つの出力信
号を供給する。すなわち、係数データおよび補助的な情
報を逆離散コサイン変換(IDCT）プロセッサ114a、114
b、114cおよび114dの１つに与える係数データ信号CDお
よび制御信号IDCONT、および動き補償プロセッサ116a、
116b、116cおよび116dのそれぞれに与えられる動きベク
トルおよび補助的な情報データストリームMVS、および
水平ブランキング・垂直ブランキング信号HB/VBであ
る。
【００３９】各可変長復号器112は、それが受け取り抽
出するジェネラルレコードからヘッダ情報を抽出し、そ
の入力ポートに与えられる可変長符号化されたDCT係数
マクロブロックのコード値(code values）を復号化す
る。これらのランレングスおよびコード値は可変長符号
器112内部の係数プロセッサ（図示せず）に与えられ、
ランレングス値およびコード値は量子化された係数値の
マクロブロックに変換される。
【００４０】各マクロブロック内の係数は、IDCTプロセ
ッサ114a、114b、114cおよび114dにおいて逆量子化さ
れ、逆量子化された係数に逆離散コサイン変換が施され
る。各IDCTプロセッサによって与えられた出力信号DP
は、実際はビットストリームの対であり、各ビットスト
リームは、マクロブロックを構成する、復号化された画
素値（pixel value）のブロックを表している。図５
は、各IDCTプロセッサによって与えられた信号のフォー
マットを示すタイミングチャートである。
【００４１】画素値の各マクロブロックは、輝度情報Ｙ
の４つのブロックを含み、２つの色差信号ＵおよびＶに
ついてそれぞれ１ブロックずつを含む。本発明の実施態
様において、輝度ブロックは、０、１、２および３と番
号を付けられ、色ブロックは４および５と番号を付けら
れる。IDCTプロセッサ114a、114b、114cおよび114dは２
つのバスB0およびB1を介して画素値のブロックを与え
る。図5は、マクロブロックを構成するブロックが、こ
れらの2つのバスを介して与えられる順番を図示してい
る。
【００４２】MPEG-2規格においては、画素値のマクロブ
ロックは、絶対的な画素値（absolute pixel value）で
あっても、差分の画素値(differential pixel value）
であってもよい。マクロブロックが差分値を含むとき
は、対応するマクロブロックも動きベクトル情報を含
む。この動きベクトル情報は、それぞれの可変長復号器
112a、112b、112cおよび112dによって復号化され、信号
MVSを介して、それぞれの動き補償プロセッサ116a、116
b、116cおよび116dに与えられる。以下で図６および図
７を参照しながら詳述される動き補償プロセッサは、絶
対的な、または差分の画素情報、またオプションとして
動きベクトル情報を用いて、画像スライスについての絶
対的な画素値を復元する。これらの画素値は、動き補償
ブロセッサ116aによって内挿フィルタ118に与えられ
る。
【００４３】入力画像の水平方向サイズに依存して、内
挿フィルタ118は、画像を受像器の表示デバイスのアス
ペクト比(aspect ratio)に合うように伸長する。本発明
の実施例においては、画像の輝度成分Ｙは内挿フィルタ
118によって水平方向にのみ伸長される。色成分は水平
方向および垂直方向に２倍に伸長されることによって、
各色差信号ＵおよびＶの色サンプルを、内挿された輝度
信号のサンプルの数と一致する数だけ生成する。しか
し、補間フィルタ118は、すべての画像成分Ｙ、Ｕおよ
びＶについて水平方向および垂直方向の補間を行っても
よい。
【００４４】補間フィルタ118の出力信号は、セクショ
ンラスタ・高精細ラスタ変換器120に与えられる。変換
器120は、様々な補間セクション信号を結合することに
よって、受像器の表示装置に表示するのにふさわしいラ
スタフォーマットを持ち、輝度信号Ｙおよび２つの色差
信号ＵおよびＶを表現しているサンプルをつくりだす。
さらに、変換器120は、受像器の表示装置のためのコン
ポジットブランキング信号を発生する。
【００４５】動き補償プロセッサ116a、116b、116cおよ
び116dの動作を理解するためには、個々のピクチャレコ
ードがGOPレコード中において発生する順序と、ピクチ
ャが表示される順序とを理解することが有用である。MP
EG-2規格では、各GOPレコードは一般に、１つのＩフレ
ーム、複数のＰフレームおよび複数のＢフレームを有し
ている。Ｉフレームはピクチャをリフレッシュして、誤
差を補償するために提供される。この補償を行わなけれ
ば、誤差はピクチャシーケンス中に伝播してしまう。Ｐ
フレームは、表示シーケンス中の以前のＩフレームまた
はＰフレームから予測されるフレームである。Ｂフレー
ムは、表示シーケンス中における以前のＩフレームまた
はＰフレームと、以降のＩフレームまたはＰフレームと
のうちの少なくとも１つから双方向予測される。
【００４６】Ｂフレームは、表示シーケンス中で後に発
生するフレームから予測されるため、MPEG-2ビットスト
リーム中の符号化されたフレームの順序は、表示順と同
じではない。図７に順序の一例を示す。図に示すよう
に、時刻Ｔ3から開始して、フレームは、Ｉ0、Ｂ-2、Ｂ
-1、Ｐ3、Ｂ1、Ｂ2、Ｐ6、Ｂ4、Ｂ5、Ｐ9、Ｂ7、Ｂ8の
順に受像される。これらのフレームは、動き補償プロセ
ッサ116によって処理されるとき、Ｂ-2、Ｂ-1、Ｉ0、Ｂ
1、Ｂ2、Ｐ3、Ｂ4、Ｂ5、Ｐ6、Ｂ7、Ｂ8、Ｐ9の順に表
示される。
【００４７】前方向および双方向予測モードの両方を備
えるために、動き補償プロセッサ116a、116b、116cおよ
び116dの各々は、前方向予測に用いられるピクチャを保
持するために１つと、後方向予測に用いられるピクチャ
を保持するために１つとの計２つのフレームメモリを有
している。さらに、本実施例の動き補償プロセッサは、
ブロックフォーマットの情報を、入力フレーム順で、表
示フレーム順の飛び越し走査ラスタ(interlace scan ra
ster)のためにラスタフォーマット情報に変換する。下
記に述べるように、各動き補償プロセッサ116は、４つ
の半フレーム（half-frame）メモリをこの目的のために
備えている。
【００４８】図４を参照して前述したように、各プロセ
ッサ116a〜116dは画像の１セグメントのみを処理する
が、動き補償メモリ618aおよび618b中に、完全な２つの
フレーム分のビデオ情報が記憶されている。処理中のセ
グメント中の与えられた動き補償されたマクロブロック
分のデータが、動き参照マクロブロックを画像の任意の
場所から得ることができるようにするためには、この構
造は望ましい。
【００４９】図６は、動き補償プロセッサ116aとして好
適に用いられる回路を示すブロック図である。プロセッ
サ116b、116cおよび116dの回路も同様であり得る。図６
において、IDCTプロセッサ114aから供給されるバス信号
B0およびB1は、先入れ先出し（FIFO）メモリ610の各入
力ポートに加えられる。FIFOメモリ610は、図５に示す
ようなIDCTプロセッサ114aから受け取った画素データブ
ロックのストリームを、マクロブロックに変換する。FI
FOメモリ610は、マクロブロックの奇数画素を表す半分
を、加算／クリップ器612の１つの入力ポートに供給
し、マクロブロックの偶数画素を表す残りの半分を、加
算／クリップ器614に供給する。加算／クリップ器612お
よび614の他方の入力ポートは、それぞれ記憶されたマ
クロブロックの奇数および偶数画素をFIFOメモリ624か
ら受け取るように結合されている。加算／クリップ器61
2および614の出力ポートは、マクロブロック全体のデー
タが信号SECTION 0として伝えられるように組み合わさ
れている。
【００５０】本実施例においては、以前に記憶されたフ
レームの画素（すなわちＩフレームまたはＰフレーム）
は、動き補償メモリ618aまたは618bのうちの一方に記憶
され、後に記憶されるフレームの画素は、動き補償メモ
リ618bまたは618aのうちの他方に記憶される。メモリ61
8aおよび618bに記憶される画素は、SECTION 0〜SECTION
3として示される４つのバスを介して受け取られる。図
１に示すように、これらの各バスによって送られる画素
値は、４つの動き補償プロセッサ116a、116b、116cおよ
び116dのうちのそれぞれ異なる１つによって生成され
る。本実施例において、画素値SECTION 0は、プロセッ
サ116aによって生成され、画素値SECTION 1は、プロセ
ッサ116bによって生成され、画素値SECTION 2およびSEC
TION 3は、プロセッサ116cおよびプロセッサ116dによっ
てそれぞれ生成される。上述のように、SECTION 0信号
は、加算／クリップ器612および614の結合された出力信
号として供給される。
【００５１】Ｉフレームからのデータに関しては、出力
信号SECTION 0は、バスB0およびB1を介して供給される
ブロックを、変形することなしにFIFOメモリ610および
加算／クリップ器612および614を通すことによって生成
される。ＰおよびＢフレームについて、SECTION 0信号
は、バスB0およびB1を介して供給される信号から、メモ
リ618aおよび618bによって供給されるデータを用いる動
き補償処理によって生成される。
【００５２】メモリ618aおよび618bから供給されるデー
タは、動きベクトルおよび可変長符号プロセッサ112aに
よって供給される補助的情報信号MVSによって決定され
る。信号MVSは、FIFOメモリ611を介して、動き補償アド
レス発生器616aおよび616bに供給される。本実施例にお
いては、メモリ618aまたは618bのどちらかが、動き補償
処理のために未来のフレームまたは過去のフレームを保
持するために用いられ得る。どちらのフレームがどちら
のメモリに記憶されているかによって、アドレス発生器
616aまたは616bのどちらかが、前方向動きベクトルデー
タまたは後方向動きベクトルデータを受け取り得る。フ
レームメモリ618aと618bとのどちらがどちらの参照フレ
ームを保持するかは、データパス制御器626によって決
定される。一旦初期割り当てが決定されると、これらの
メモリに記憶された画像フレームは、最も古いデータが
新しく受け取られたデータによって置き換わるようなピ
ンポン法を用いることにより、ＩフレームまたはＰフレ
ームデータによって置き換えられる。更に、データパス
制御器626は、FIFO610、611および624からいつデータが
読み出されるべきかを、制御信号CF610、 CF611およびC
F624をそれぞれ用いて決定する。制御器626はまた、動
きベクトルおよび補助的情報MVSをFIFOメモリ611から受
け取る。これらの動きベクトルに基づいて、動き補償メ
モリ618aおよび618bの一方または両方が、データ値を半
画素（half pixel）発生器620aおよび620bに供給する。
【００５３】MPEG-2規格では、動き補償処理のために、
半画素間隔において動きを分類することが許されてい
る。メモリ618aおよび618bにはフル画素（full pixel）
値のみが記憶されているため、MPEG-2復号器には、規格
に完全に準拠するためにある種の内挿を含めることが望
ましい。本実施例においては、半画素発生器620aおよび
620bが、各アドレス発生器616aおよび616bによって供給
される制御信号に応じてこの内挿機能を実行する。
【００５４】Ｂフレームが本実施例によって処理される
場合、メモリ618aおよび618bならびに半画素発生器620a
および620bはそれぞれ、動き補償アドレス発生器616aお
よび616bに加えられた動きベクトルによって示されるよ
うに、バスB0およびB1によって与えられるマクロブロッ
クから変位したマクロブロックを表現する画素値のブロ
ックを与える。
【００５５】前方向および後方向マクロブロックの各々
の偶数画素は、乗算器622aに印加され、各マクロブロッ
クの奇数画素は、乗算器622bに印加される。Ｂフレーム
が処理されているときには、乗算器622aおよび622bの各
々は、受け取った各マクロブロックの各画素値を一定の
比で結合し、結合された画素値をFIFOメモリ624に供給
する。本実施例においては、画素値は１：１の比で結合
される。しかし、異なる比を用いることも可能であり、
乗算器622aおよび622bは、これらの比率に基づいて、例
えば動き補償アドレス発生器616aおよび616bによって、
信号MVSの一部として搬送される補助的情報に応じてプ
ログラムされてもよい。
【００５６】上記のように、FIFOメモリ610および624
は、各マクロブロックの奇数画素を加算／クリップ器61
2に供給し、偶数画素を加算／クリップ器614に供給す
る。これらの回路は、各画素値を加算することによって
動き補償された画素値を発生する。各加算／クリップ器
614はまた、加算値を255以下になるように制限またはク
リップする。動き補償された出力画素データを表す奇数
および偶数画素は、別々のバス（不図示）を介して加算
／クリップ器612および614からメモリ618aおよび618bな
らびにセクション選択回路628に伝えられる。簡略化の
ため、これらのバスは図６中においてそれぞれ単一のバ
スとして示されている。
【００５７】また、アドレス発生器616aおよび616bの各
々は、それぞれ信号SMCMaおよびSMCMbをデータパス制御
器626から受け取る。この信号は、SECTION 0〜SECTION
3信号を介して供給されたデータが、動き補償メモリ618
aおよび618bのどちらに書き込まれるべきかを示す。上
記のように、これらのメモリは、参照後方向予測フレー
ムおよび参照前方向予測フレームを保持している。MPEG
-2規格では、ＩフレームまたはＰフレームしか参照予測
フレームとして用い得ない。従って、SECTION0〜SECTIO
N 3信号を介して供給されたフレームの全てがメモリ618
aおよび618bの１つに記憶されるわけではない。信号SMC
MaおよびSMCMbは、参照フレームをそれぞれメモリ618a
または618bに記憶させる選択信号である。信号SMCMaお
よびSMCMbは、図１に示す可変長復号器112aによってFIF
Oメモリ611を介して供給される信号MVS中に搬送される
フレームタイプ信号に応じて、データパス制御器626に
よって発生される。もし受け取ったデータがＩフレーム
またはＰフレームからのものであれば、制御器626は、
適切な信号SMCMaおよびSMCMbをアクティベート（activa
te）することによって、データをメモリ618aまたは618b
に記憶させる。最も古いデータを有するメモリが新しい
データを受け取るように制御器626によって選択され
る。また、データパス制御器626は、マクロブロック同
期信号をMVS信号の一部として受け取る。マクロブロッ
ク同期信号は、補助的な情報が係数データ(coefficient
data) と並ぶ (align)ことを可能にする。
【００５８】各マクロブロックの奇数および偶数画素
は、信号SECTION 0、SECTION 1、SECTION 2およびSECTI
ON 3を介してセクション選択回路628に供給される。こ
れらの信号の各々によって搬送される画素値は、図４に
示す画像フレームのセクション０、セクション１、セク
ション２およびセクション３の区画に対応する。セクシ
ョン選択回路628は、ラスタメモリ630a〜630dに記憶す
るセクションデータを選択する。
【００５９】ラスタスキャン画像においては、１つのフ
レームからのデータは、画像の最上端から最下端まで、
１ライン単位で表示される。信号SECTION 0〜SECTION 3
を介して供給されるデータはマクロブロック順であるた
め、これらのラインを介して受け取られる信号は、セク
ション選択回路628、メモリ630a、630b、630cおよび630
d、ならびにラスタアドレス発生器632を用いて、記憶さ
れ、再フォーマットされる。
【００６０】各メモリ630a、630b、630cおよび630dは、
図４に示すセクションのうち連続するセクションを表現
するビデオ情報１フレームの半分を保持する。例えば、
図６に示す回路は図１に示す動き補償プロセッサ116aの
ための回路であるため、各ラスタメモリはセクション０
およびセクション１を表現するデータしか保持しない。
プロセッサ116bのためのラスタメモリは、セクション１
およびセクション２のデータを保持し、プロセッサ116c
のためのメモリは、セクション２およびセクション３の
データを保持する。プロセッサ116dのためのメモリは、
セクション３を示すデータしか保持しない。いかなる追
加的なセクションデータが内挿フィルタに用いられた場
合も、セクション３の右側エッジが正しく内挿されるこ
とはないため、追加的なセクションデータはこのプロセ
ッサには記憶されない。本実施例においては、セクショ
ン０の左側エッジおよびセクション３の右側エッジは、
正しく内挿されないことがある。このデータの画素値は
画像のエッジに表示されるため、表示装置のオーバスキ
ャン領域に隠れてしまうものと考えられる。
【００６１】メモリ630a、630b、630cおよび630dは、画
像フレームをSECTION 0およびSECTION 1を介して供給さ
れた通りに記憶し、その後、ラスタスキャン順および表
示フレーム順にデータを供給する。メモリ630a、630b、
630cおよび630dのためのアドレスおよび制御信号は、ラ
スタアドレス発生器632によって発生される。これらの
アドレスを発生する際、発生器632は、データパス制御
器626によって供給されるラスタメモリ選択信号SRMに応
答する。
【００６２】バス変換器634は、サンプル順Ｙ、Ｕ、
Ｙ、Ｖ、Ｙ、Ｕ、Ｙ、Ｖ、……で供給されるデータスト
リームをデマルチプレクスする。ただしＹは輝度サンプ
ルを表し、ＵおよびＶは各色差信号のサンプルを表す。
変換器634によって供給される出力信号は、輝度信号Ｙ
および、サンプルＵとＶとの繰り返しからなる色信号で
ある。
【００６３】図１に示すように、動き補償プロセッサ11
6aは、VLDプロセッサ112aから水平および垂直ブランキ
ング期間に関する情報を受け取り、水平ブランキング信
号HB0および垂直ブランキング信号VBを供給する。本実
施例では、これはラスタアドレス発生器632からバス変
換器634に印加される信号HB/VB'によって実現される。
この信号は、VLDプロセッサ112aから受け取ったHB/VB信
号に基づき、ラスタアドレス発生器632によって発生さ
れる。実施例の発生器632は、水平および垂直ブランキ
ング信号(HB/VB)のタイミングを変化させることによっ
て、ラスタメモリ630a〜630dによって読まれているデー
タにマッチする信号HB/VB'を生成する。この変化された
信号は、変換器634に印加され、変換器634は再び、水平
および垂直ブランキング信号のタイミングを変化させる
ことによって、バス変換器634によって供給される信号
Ｙ、ＵおよびＶにマッチする信号HB0およびVBを生成す
る。または、ブランキング信号は、ラスタメモリ630a、
630b、630cおよび630dの各ワードの追加ビット(extra b
it)として記憶され、ブランキング信号HB0およびVBをス
キャン変換処理の一部として生成するように、制御器62
6がラスタアドレス発生器632をメモリに対してアドレス
させても良い。この場合、変換器634は、ラスタメモリ6
30a〜630dによって与えられたデータからブランキング
信号を分離することのみによって信号HB0およびVBを生
成する。
【００６４】図７は、データが各種メモリに書き込まれ
読み出される様子を示すタイミング図である。図７中の
各垂直区画は、期間Ｔ0〜Ｔ15を表す。最初の「入力」
と書かれた行は、画像フレームの部分がバスB0およびB1
を介して動き補償プロセッサ116aによって受け取られる
順序を示す。残りの６つの列の各々は、データがいつ２
つの動き補償メモリ618aおよび618bならびに４つのラス
タメモリ630a、630b、630cおよび630dに書き込まれ読み
出されるかを示している。最下段の「出力」と書かれた
行は、フレームが動き補償プロセッサ116aによって供給
される順序を示す。
【００６５】時刻Ｔ3から開始して、最初のＩフレーム
Ｉ0が、動き補償プロセッサ116に供給され、動き補償メ
モリの１つ、例えばメモリ618aに記憶され、同時に、例
えばラスタメモリ630aに記憶される。これはフレーム内
符号化画像であるため、動き補償処理は期間Ｔ3まで行
われない。時刻Ｔ4において、フレームＢ-2を示すセグ
メントデータがプロセッサ116aに供給され、このフレー
ムに対し、フレームＰ3からのデータおよびフレームＩ0
からのデータを用いた双方向動き補償処理が行われる。
フレームＰ3は、時刻Ｔ0に動き補償メモリ618bに記憶さ
れたものであり、フレームＩ0は、メモリ618aに記憶さ
れたものである。結果は、期間Ｔ4中にラスタメモリ630
cに記憶される。また、期間Ｔ4中に、復号化フレームＰ
-3のセグメントデータがラスタメモリ630bによって供給
される。
【００６６】時刻Ｔ5に、フレームＢ-1を示すデータを
動き補償プロセッサ618aが受け取る。またこのデータに
は、メモリ618aに記憶された復号化されたフレームＩ0
およびメモリ618bに記憶された処理済みフレームＰ-3を
用いた双方向動き補償処理が施される。処理済みフレー
ムＢ-1は期間Ｔ5中にメモリ630dに記憶され、処理済み
フレームＢ-2からのデータはメモリ630cから読まれる。
【００６７】期間Ｔ6中、予測フレームＰ3のデータは、
動き補償プロセッサ618aに与えられる。このデータは、
期間Ｔ3中に動き補償メモリ618aに記憶されたフレーム
Ｉ0のデータを用いて処理される。得られたフレームＰ3
の処理済みデータは、期間Ｔ6中にラスタメモリ630bに
記憶される。また期間Ｔ6中には、記憶されたフレーム
Ｂ-1がメモリ630dから供給される。時刻Ｔ7において、
双方向フレームＢ1がプロセッサ116aから受け取られ、
記憶されたフレームＩ0およびＰ3中のデータを用いて処
理され、ラスタメモリ630cに記憶される。期間Ｔ7中、
記憶されたフレームＩ0のセグメントデータがラスタメ
モリ630aから供給される。
【００６８】処理はこのようにして、それぞれ期間
Ｔ8、Ｔ9、Ｔ10、Ｔ11、Ｔ12、Ｔ13およびＴ14中に受け
取られるフレームＢ2、Ｐ6、Ｂ4、Ｂ5、Ｐ9、Ｂ7および
Ｂ8に対して継続される。これらの期間中、処理済み画
像フレームＢ1、Ｂ2、Ｐ3、Ｂ4、Ｂ5、Ｂ6およびＢ7の
セグメントデータが、図７に示すようにラスタメモリ63
0a〜630dから供給される。
【００６９】動き補償メモリ618aおよび618bの１つに記
憶された処理済み画像フレームは、場合によって、双方
向予測のための前方向および後方向参照メモリの両方と
して用いられ得ることに注意されたい。例えば、期間Ｔ
4およびＴ5中において、記憶されたフレームＩ0が、フ
レームＢ-2およびＢ-1の値を予測するための後方向参照
メモリとして用いられ、期間Ｔ6、Ｔ7およびＴ8中にお
いては、フレームＰ3、Ｂ1およびＢ2の値を予測するた
めの前方向参照メモリとして用いられる。
【００７０】本発明を４つの並列チャネルを用いたシス
テムとして説明したが、入力ビットストリームを異なる
数のチャネル、または画像の異なる領域を処理するチャ
ネルに分割する同様の回路によって実施しても良い。例
えば、画像を水平だけでなく垂直に分割しても良い。こ
の場合、例えば、画像を各々が画像の４分割部分を表し
ている４つのセグメントに処理される。
【００７１】（第２の実施例）図８は、単一の高帯域幅
（high bandwidth）メモリを用いたHDTV復号化システム
の実施例のブロック図である。このシステムは、MPEG-2
規格によって符号化された高精細テレビジョン信号を復
号化するの用いることができる。図１に示されたシステ
ムのように、図８に示されたシステムには、高精細テレ
ビジョン復号化規格のうちのいくつかの局面は表されて
いない。具体的には、ディジタルデータストリームを復
元するための受信されたHDTV信号の復調、トランスポー
トレイヤの復号化、および表示用システムによって与え
られた信号の処理である。図８に示された回路810はMPE
G-2ビデオ復号器である。以下に述べるように、この復
号器にはトランスポートレイヤから導き出されたデータ
値が与えられる。
【００７２】本発明の第１の実施例のように、第２の実
施例による復号器は、多重並列復号化パス（multiple p
arallel decoding path）を備えており、それらのそれ
ぞれは、VLD（818および822）、逆量子化プロセッサ（8
34および838）および逆離散コサイン変換（IDCT）プロ
セッサ（842および846）を有する。復号化された画素の
ブロックを含む、単一の時間多重化されたストリームを
つくるために、これらの復号化パスによってつくられた
２つのデータストリームは、動き補償処理回路858、860
および866によって処理される。動き補償処理回路は、
並列処理のパスも含む。２つの復号化パスは、いくつか
の位置において、データをメモリ820からリード（rea
d）し、メモリ820にライト（write）する。
【００７３】図10は、VLDプロセッサ818およびVLDメモ
リ821のブロックダイヤグラムである。VLDプロセッサ82
2およびメモリ824は、以下に示すように、この回路の一
部がVLDプロセッサ822によってディセーブルされうる点
を除き、図10に示された回路と同一の回路を備えてい
る。
【００７４】図８および図９に示されるように、マイク
ロプロセッサ830は復号器に接続されている。このマイ
クロプロセッサは、システムの状態を決める、レジスタ
の中の値を設定するために用いられる。例えば、図８に
示されるシステムにおいては、マイクロプロセッサ830
によって与えられる値は、メインプロファイル・メイン
レベルからメインプロファイル・ハイレベルまでの異な
るタイプの信号を取り扱うために、復号器を構成を決め
る（configure）。図８に示されるように、マイクロプ
ロセッサ830は、復号器の中のマイクロプロセッサイン
タフェース812に接続されている。図10に示されるVLDプ
ロセッサも、VLDプロセッサをマイクロプロセッサイン
タフェース812にリンク（link）させるのに用いられる
コンピュータインタフェース1000を備えている。このイ
ンタフェースは、マイクロプロセッサ830とVLDプロセッ
サのさまざまな要素との間のデータ転送を調整（coordi
nate）する。図10に示されるように、データ転送バスCB
は、コンピュータインタフェース1000を、マイクロプロ
セッサ830によって構成が決められたり、制御されたり
するVLDプロセッサの構成要素のそれぞれに接続する。
マイクロプロセッサ830によって与えられるデータは、
また、外部制御機能（不図示）によって、またはMPEGデ
ータストリームのトランスポートレイヤから制御情報を
抽出するトランスポート復号器（transport decoder、
不図示）によって与えられてもよい。
【００７５】トランスポート復号器の１つの機能は、ビ
デオデータからオーディオデータを分離することであ
る。このデータはプログラムエレメンタリストリーム
（program elementary stream、PES）パケットに含まれ
ている。伝送のために、それぞれのPESパケットは、複
数の固定長トランスポートパケットの中に分割されてい
る。それぞれのトランスポートパケットは、１つのPES
だけについてのデータを含んでいる。トランスポートパ
ケットは、トランスポートパケットを復号化するときに
用いられる制御情報をもつヘッダをも含んでいる。この
ようにトランスポート復号器は、制御情報をマイクロプ
ロセッサ830に与えながら、トランスポートパケットヘ
ッダを解析（parse）し、復号化し、かつルータ814にPE
Sパケットのシーケンスを与えるためにPESパケットをリ
アセンブル（reassemble）する。
【００７６】図10に示されるプロセッサにおいて、ルー
タ814は、PESパケットをその入力ポートで受け取る。ル
ータ814の内部にあるPESパケット解析器（PES packet p
arser）1002は、PESパケットヘッダからデータを抽出
し、PESパケットデータからビットストリームを再構築
（reconstruct）する。それからビットストリームは、
スタートコード処理／ルータ回路1004に送られる。回路
1004は、ビットストリーム中スライスレイヤまでの（in
the bit-stream down to the Slice layer）の制御情
報（すなわちスタートコード）を認識し、この制御情報
に基づいてビットストリームを２つの論理的に定義され
たパス（logically defined path）に分割する。これら
のパス（path）は共に、メモリ820の単一のバッファエ
リア、つまりVBVバッファエリア、の中においてメモリ
のブロックを用いている。連続する（successive）スラ
イスを別々のパスに分割することによって、ルータ814
は、VBVバッファエリアのブロックが一方のパスに属す
るか、他方のパスに属するかを特定する。両方のパスの
データは、メモリ820の単一のエリアに格納（store）さ
れる。本実施例では、ブロックは、図８に示されるDRAM
制御・アドレス発生器826に保持されているテーブルに
おいて識別される。
【００７７】上述のように、MPEG-2データストリームの
符号化されたビデオ部（encoded video portion）は、
階層においてはスライスレイヤよりも上である、シーケ
ンスレイヤ、GOP（Group of Pictures）レイヤおよびピ
クチャレイヤにおける情報を含む。図８に示される本発
明の実施例においては、この情報は、ルータ814によっ
て両方のパスにコピーされる。図10を参照して以下に述
べるように、この情報は、それぞれの復号器のための制
御値（control value）を生成するために、VLDプロセッ
サ818および822のそれぞれによって処理される。あるい
は、VLDプロセッサ818および822のうちの１つが、他のV
LDプロセッサを制御するマスタVLDプロセッサとして構
成してもよいことがわかる。この構成では、マスタVLD
プロセッサだけが、シーケンスレイヤ、GOPレイヤおよ
びピクチャレイヤからの制御値を受け取ることになる。
このマスタ復号器は、必要な情報をスレーブ復号器に渡
すことになる。
【００７８】図８に示されるシステムにおいては、一方
のパスのメモリブロック（blocks of memory）のデータ
は、VLDプロセッサ818によって処理され、それととも
に、他方のパスのブロックにおけるデータはVLDプロセ
ッサ822によって処理される。VLDプロセッサ818および8
22は、共に同じビデオ復号化機能をおこなうので、VLD8
18、１つだけが図10を参照して詳細に説明される。
【００７９】図10を参照して、VLDプロセッサがバッフ
ァメモリ821からビットストリームデータを取り除く
と、より多くのデータがメモリアクセスリクエストを介
して、メモリ820に与えられる。本発明のこの実施例に
おいては、メモリ820からフェッチされたビットストリ
ームデータをバッファするメモリ821は、メモリ部1010
およびメモリ制御部1012を備えている。メモリ制御部10
12は、メモリ1010がどれだけいっぱいであるか（fullne
ss）をモニタし、メモリ820からフェッチされるデータ
を保持するのに充分な空間がメモリ部1010に存在すると
きには、メモリ820からさらにデータをリクエストす
る。
【００８０】簡単のために、実施例の復号器によって復
号化されるビデオ信号は、各スライスが復元された画像
の幅を埋める（span）だけ充分な数のマクロブロックを
含むとしている。そのため、復号化チャネルのそれぞれ
は、画像の水平ストライプを処理できる。第１の実施例
を参照して前述したように、実際の信号は、１つのピク
チャの幅よりも短いスライスを含みうるので、それらの
スライスが表現する画素数は異なることがある。これら
の信号は、図８および図９で示された復号器に手を加え
ることなく、これらの復号器によって復号化されうる。
【００８１】本実施例においては、データは、「ロウ
（row）」単位でメモリ820に格納され、メモリ820から
フェッチされる。１つのロウには6,144（6k）バイトの
データが含まれている。図８に示されるメモリ820は、
実際には並列に配置された３つのメモリである。これら
のメモリのそれぞれは、１回のリクエストに対して、2,
048（2k）バイトからなるロウを与えることができる。
以下に説明するように、３つのロウはすべて同時にリー
ドされたり、ライトされたりするが、３つのメモリのそ
れぞれについて別々のアドレスを指定（specify）する
こともできる。
【００８２】図８および図10に示されるシステムにおい
ては、復号器をスタートさせるために充分な量のデータ
がメモリ820に格納されるとすぐに（すなわち、VBVバッ
ファサイズの判定基準が満たされるとすぐに）、メモリ
821は、それぞれ6,144ビットのアクセスを３回おこなう
ことで、合計18,432ビットのビットストリームデータを
ロードする。この最初の転送が終わると、データは、メ
モリ821によって要求されるにつれてアクセスされる。
その結果、VLDメモリ821は、メモリ820からデータフェ
ッチするたびに6,144ビットのビットストリームデータ
を格納する。上述のように、VLDメモリ821は、ビットス
トリームのブロックをあるパスからフェッチし、いっぽ
うでメモリ824（図８に示されている）は他方のパスか
らブロックをフェッチする。メモリ821および824のそれ
ぞれにある、図10に示されるメモリ制御回路1012は、バ
ッファメモリ821および824のメモリ1010によってデータ
がそれぞれの復号器818および822に必要に応じて与えら
れるように、それぞれのメモリ要素1010を制御する。
【００８３】図10を参照すると、メモリ1012から得られ
たビットストリームは、シフタ1014に与えられる。シフ
タ1014は、ビットストリームからの可変長符号データを
固定長符号値に変換するためにさまざまな可変長符号
（VLC）テーブルを用いる。シフタ1014は、データ値を
低レベルシンタクス（low-level syntax）制御回路1016
および高レベルシンタクス（high-level syntax）制御
回路1018に与えるとともに、制御情報をこれらの制御回
路1016および1018から受け取る。これらの制御回路は、
ビットストリームシンタクスをモニタすることによっ
て、どのVLCテーブルを用いてビットストリームデータ
を復号化するべきか、およびどのデータを復号化するべ
きかを決める。これらの復号器の動作は、先に参照され
た内部規格の草案において定められたMPEG-2ビデオデー
タシンタクスに従う。一般に、高レベルシンタクス制御
器1018は、シーケンスレイヤ、GOPレイヤおよびピクチ
ャレイヤを復号化するときにシフタ1014の動作を制御
し、低レベル制御器1016は、スライスレイヤおよびマク
ロブロックレイヤを復号化するときにシフタを制御す
る。
【００８４】シフタ1014は固定長符号値をマクロブロッ
ク情報レジスタ1022、システム情報レジスタ1024および
ランレングスゼロ発生回路1028に与える。レジスタ1022
および1024に与えられた値は、シーケンスヘッダ、GOP
ヘッダ、ピクチャヘッダおよびスライスヘッダから抽出
された制御値である。これらの値は、例えば、係数デー
タのマクロブロックの復号化を制御するため、動きベク
トルの生成を制御するため、および逆量子化行列の復号
化を制御するために用いられる。
【００８５】ランレングスゼロ発生回路1028は、値がゼ
ロの係数のグループを表現するコード値を、特定された
数のゼロへと伸長する。ランレングスゼロ発生回路1028
およびイントラ（intra）DC係数計算回路1036の動作を
制御するために、係数制御回路1030は、マクロブロック
情報レジスタ1022およびシステム情報レジスタ1024に保
持された情報、および低レベルおよび高レベルシンタク
ス制御回路によって与えられる情報を用いる。
【００８６】量子化された離散コサイン変換（DCT）係
数の復号化において係数計算回路1030によって用いられ
る情報を発生するよう低レベルシンタクス制御回路1022
が示したときには、マクロブロック制御生成回路（macr
oblock control generationcircuitry）1032は、マクロ
ブロック情報レジスタ1022およびシステム情報レジスタ
1024からのデータを抽出し結合する。回路1032は、動き
補償符号化技術を用いて符号化される画像の一部に用い
られた動きベクトルを再び発生させるために動きベクト
ル計算回路1034によって用いられる情報も与える。先に
参照したMPEG-2内部規格の草案において記載されるよう
に、動きベクトル情報は、MPEG-2シンタクスの多くのレ
イヤにおいて分配（distribute）される。したがって、
動きベクトル計算回路1034は、動き補償制御レジスタ10
40に格納される値をつくるために、マクロブロック情報
レジスタ1022およびシステム情報レジスタ1024からのデ
ータも直接的に用いる。
【００８７】マクロブロック制御生成回路1032によって
つくられるその他の情報は、逆量子化制御レジスタ1038
および動き補償制御レジスタ1040に格納される。レジス
タ1038および1040に格納される情報は、マクロブロック
情報レジスタ1022、システム情報レジスタ1024およびフ
レームカウンタ1020からのデータを高レベルシンタクス
制御回路1018が示したときに統合する高レベル制御生成
回路1026によっても与えられる。
【００８８】図10に示される復号器は、復号化されたデ
ータを含む４つの出力信号を与える。つまり係数データ
信号CD、量子化行列データ信号MD、逆量子化制御信号IQ
Controlおよび動き補償制御信号MC Controlである。信
号CDは、係数データを運ぶ。信号IQ ControlおよびMC C
ontrolは、それぞれ逆量子化演算および動き補償処理に
ついての情報を運ぶ。信号CDおよびIQ Controlは、図８
に示されるようにIDCTプロセッサ842および逆量子化プ
ロセッサ834に加えられて、係数データを対応する画素
データのブロックに変換するのを補助する。信号MC Con
trolは、半画素（half-pixel）・内挿回路866に加えら
れて、以下に説明するように、IDCT回路842によって与
えられる復号化された画素差分データの動き補償処理を
制御する。同様の信号は、逆量子化回路838およびIDCT
プロセッサ846の動作を制御するために、またこれらの
回路によって与えられる差分符号化された画素値の動き
補償処理を制御するために、VLD822によって与えられ
る。
【００８９】図10に示される復号器は、MPEG符号化され
た画像データを復号化するために用いられるシステムク
ロック信号を発生する回路をも備えている。簡単に、こ
の回路は、ディジタルフェーズロックループ（DPLL）を
備えている（図11に示す）。この回路は、MPEG-2規格で
定められた27MHzのシステムクロック信号に近い周波数
を発振するようにプリセットされている。このDPLLは、
２つのシステムクロックレファレンスのうちの１つ、具
体的にはシステムクロックレファレンス（すなわちMPEG
-2規格において定められたSCR値）か、基礎システムク
ロックレファレンス（すなわちMPEG-2規格において定め
られたESCR値）か、に応じて、システムクロック信号の
位相に瞬時に同期をとることができる。これらの値は共
に、入力データストリームにおいて受け取ることができ
るが、１セットの値だけは、クロック信号を同期するた
めに用いられる。この瞬時の位相同期に加えて、DPLLの
周波数は、いくつかのクロックレファレンス値（SCRかE
SCR）に応じて変化し、それによりシステムクロックの
周波数を、符号化されたデータストリームにおいて特定
された周波数に一致させる。
【００９０】図10に示されるように、VLDプロセッサ818
は、27MHzのクロック信号に加えて、いくつかのタイミ
ングおよび制御信号を発生する。DPLL1044によって与え
られる内部カウンタ値は、マルチプレクサ1048の１つの
入力ポートに与えられ、外部27MHzクロック信号から導
き出された外部カウンタ値は、マルチプレクサ1048の他
の入力ポートに与えられる。この外部27MHzクロック信
号は、例えば、トランスポート復号器によってトランス
ポートパケットから導き出される。マルチプレクサ1048
は、これらの信号のうちの１つを27MHzクロック信号と
してフレームパルス発生器1050に与える。どのクロック
信号を与えるかの選択は、マイクロプロセッサ830によ
って与えられる信号CBに応じておこなわれる。
【００９１】フレームパルス発生器1050は、トランスポ
ート復号器から、またはシステム情報レジスタ1024およ
び高レベルシンタクス制御回路1018から与えられる、復
号化タイムスタンプ（decoding time-stamp、DTS）値も
取り扱う。このDTS値がマルチプレクサ1048によって与
えられるカウンタ値と一致するとき、回路1050はフレー
ムパルスを発生する。このパルスは、マルチプレクサ10
52の１つの入力ポートに加えられ、他方の入力ポート
は、外部フレームパルスを受け取るように接続されてい
る。マルチプレクサ1052は制御バスCBを介してマイクロ
プロセッサ830によって制御されている。
【００９２】フレームパルスは、新しい画像フレームが
復号化され、HDTV受像機によって表示される時刻を表
す。表示画素クロック信号およびさまざまなその他の表
示タイミング信号、例えば表示装置（不図示）のための
垂直および水平同期信号を発生するために、このパルス
は、フレームパルスを用いる従来のアナログPLL1056の
位相検出器に加えられる。位相検出器1054は、外部から
発生されたフレームパルスを、画素クロック信号をカウ
ントダウンすることによって発生されたフレームパルス
と比較する。その結果は、フィルタ／VCO1056のループ
フィルタ部（個別には不図示）でフィルタリングされ、
付属のVCO（個別には不図示）の周波数および位相を制
御するために用いられ、それによりカウントダウンされ
たフレームパルスは、実質的にマルチプレクサ1052によ
って与えられるパルスと一致して発生する。
【００９３】画素クロック信号および画素タイミング信
号に加えて、表示タイミング回路1058は、内部タイミン
グ回路1060とタイミング情報を交換する。回路1060は、
少なくとも62.5MHzのクロック信号CKに応答する回路の
部分を同期させるために用いられるタイミング信号を発
生する。さらに回路1060は、例えば逆量子化・IDCT回路
832によって用いられる50MHzのクロック信号など、その
他のクロック信号を発生するためにも用いられる。
【００９４】図８を参照すると、VLCプロセッサ818によ
って与えられる係数データストリームCDは、量子化され
た離散コサイン変換（DCT）係数のブロックをメモリ828
に運ぶ。このメモリは、VLDプロセッサ818および逆量子
化プロセッサ834の間で、ファーストイン・ファースト
アウト（FIFO）バッファとしてはたらくとともに、VLD
プロセッサ818によって与えられる量子化された係数値
の各ブロックを、ブロックの逆ジグザグスキャンを表現
する値のストリームに変換するのに用いられる。プロセ
ッサ834は、それからその値を逆量子化する。逆量子化
演算は、「動画および付随する音声の符号化一般」と題
された内部規格の草案ISO/IEC13818-2の第7.4節におい
て記述されている。この記載は、MPEG-2で符号化された
ビデオ信号の復号化に関する教示の参考にここで援用さ
れている。
【００９５】逆量子化演算は、MPEG-2規格で規定された
プリセットされた量子化行列を用いることができ、また
シーケンスヘッダにおいて与えられる特別な量子化行列
を用いることもできる。MPEG-2規格で規定されるよう
に、異なる量子化行列をフレーム内符号化されたデータ
および動き補償されたデータのために用いることができ
る。さらに量子化行列は、スライスの中のマクロブロッ
クに適用される前にスケーリングされうる。このスケー
リングは、マクロブロックを含むスライスヘッダにおい
て与えられるデータに応じておこなわれる。回路834に
よって用いられる量子化行列はメモリ836に格納され
る。
【００９６】逆量子化演算の後、逆量子化された係数値
は、逆離散コサイン変換演算をおこなうIDCTプロセッサ
842に与えられる。この演算は、逆量子化回路834によっ
て処理されたストリームに対応する画素値または画素差
分値のストリームを復元する。IDCTプロセッサ842は、
先に参照されたMPEG-2規格の第7.5節において記述され
た逆離散コサイン変換演算を実行する。この演算をおこ
なう際には、プロセッサ842は、メモリ844を作業用記憶
装置として用いる。
【００９７】IDCT演算から得られる画素値または画素差
分値のストリームは、メモリ850に与えられる。このメ
モリは、FIFOバッファとしてはたらき、またブロックス
キャンフォーマットを、動き補償処理回路によって用い
られる特別なマクロブロックフォーマットに変換するの
にも用いられる。メモリ850および852によって与えられ
る画素値のマクロブロックは、マルチプレクサ854およ
び856を介して動き補償回路に与えられる。これらのマ
ルチプレクサのそれぞれは、メモリ850および852によっ
て与えられるマクロブロックの異なる部分をそれぞれ受
け取る。マルチプレクサ854は、マクロブロックの16ラ
イン×16画素の輝度成分のそれぞれの、上側８ライン、
およびマクロブロックの８ライン×８画素の色（UV）成
分のそれぞれの、上側４ラインを受け取る。マルチプレ
クサ856は、マクロブロックのそれぞれの、輝度成分の
下側８ラインおよび色成分の下側４ラインを受け取る。
【００９８】先述のMPEG-2規格において記述されている
ように、マクロブロックが画素差分値をもつときは、マ
クロブロックは動きベクトル情報も含む。この動きベク
トル情報は、可変長復号器818および822によって復号化
され、半画素・内挿回路866およびDRAM制御・アドレス
発生回路826で使えるように、順番に処理を待つ（queue
d）。
【００９９】半画素内挿回路866は、画素値を、メモリ8
20に保持されたデータ値から直接、生成し、またはこれ
らのデータ値の隣接するものの間の半画素位置（half-p
ixelposition）において内挿して生成するために、画素
値を生成可変長復号器818および822によって与えられる
動きベクトル情報および動き補償制御情報を用いる。回
路866は、Ｂフレーム内挿もおこなう。868と参照符号が
つけられた４つのメモリのそれぞれは、１つの９ライン
×17画素の輝度データブロックおよび２つの５ライン×
９画素の色データブロックをロードする。これらのブロ
ックは、復号化されているブロックの位置とそれに関連
する動きベクトル情報とによって決められる位置におい
てメモリ820からフェッチされる。メモリ868のうちの２
つには、メモリ820からの前方向予測データがロードさ
れ、これにより、これら２つのメモリ868のうちの１つ
には、マクロブロックの上側部分がロードされ、他方の
には、マクロブロックの下側部分がロードされる。同様
にして、他の２つのメモリ868も、Ｂフレーム内挿に用
いるための後方向予測データでロードされる。
【０１００】17×９画素の輝度データブロック、および
ＵおよびＶ信号のそれぞれに対応する９×５画素の色デ
ータブロックは、それぞれ、８×16の輝度ハーフ・マク
ロブロックおよび２つの４×８ＵおよびＶ色データブロ
ックと比べて、ロウとカラムとが１つずつ多く、これら
によりブロックは、動き補償回路によって結合（combin
e）される。これら１つずつ多いラインおよび画素は、
画素位置が半画素だけ水平、垂直、または対角方向にシ
フトされたデータブロックを生成するのに用いられる。
水平方向の内挿の例として、最初の16水平画素のそれぞ
れは、次の隣接する画素と平均されて、結果として16の
「半画素」をつくりだす。これらのそれぞれは、平均さ
れた２つの画素値の間の画素位置を表現する。入力画素
１は、入力画素２と平均されて、出力画素１をつくる。
入力画素２は、入力画素３と平均されて、出力画素２を
つくる、などと、入力画素16および17とが平均されて、
出力画素16をつくるまで繰り返される。垂直方向の補間
は、同様にデータブロックにおいて垂直方向に隣接した
画素を平均することによってすすめられる。対角方向の
半画素は、水平方向の内挿および垂直方向の内挿を結合
することによってつくられる。
【０１０１】動きベクトル情報に応答して、上述の半画
素内挿演算は、画素データの４つの完全なハーフマクロ
ブロックを生成する。さらに、動きベクトルデータに応
答して、回路866のＢフレーム内挿部は、前方向予測ハ
ーフマクロブロックを、後方向予測ハーフマクロブロッ
クからの適当な画素と平均することによって、２つのハ
ーフマクロブロックをつくる。
【０１０２】回路866によって生成されたハーフマクロ
ブロックは、並列に処理され、加算・クリップ（add an
d clip）回路858および860を用いて、マルチプレクサ85
4および856によって与えられる差分画素値のそれぞれの
ハーフマクロブロックと結合される。これらの回路は、
マルチプレクサ854および856によって与えられる９ビッ
ト画素値を、回路866によって与えられる８ビット画素
値と加算することによって、８ビットの出力を得る。こ
れらの画素値は、それぞれのバッファメモリ862および8
64にライトされる。メモリ862および864からこれらの画
素値はメモリ820に格納されて、復号化された画像の画
素値からなるフィールドを形成する。本発明の実施例に
おいては、メモリ862および864のデータは、１回に１マ
クロブロックずつメモリ820に転送される。以下に説明
するように、本発明の実施例においては、データは、１
回に１マクロブロックずつメモリ862および864からメイ
ンメモリ820へライトされる。
【０１０３】いったん画像データがメモリ820に格納さ
れると、そのデータは、後で与えられる差分符号化され
た画像データを復号化するために、参照フレームデータ
（reference frame data）、つまりアンカーフレームデ
ータ（anchor frame data）としてアクセスされたり、
表示装置（不図示）に表示されるためにアクセスされた
りする。本発明の実施例においては、復元された画像の
個々のラインを表現する画素データは、表示のためにメ
モリ874およびディスプレイコントローラ875を用いて、
メモリ820からアクセスされる。ディスプレイコントロ
ーラ875は、VLDプロセッサ818および822によって与えら
れる信号に応じて、ピクチャヘッダのプレゼンテーショ
ンタイムスタンプ値（presentation time stamp valu
e）によって示されるときには、メモリ820に保持された
データにアクセスし、かつ表示のためにラスタスキャン
の順番（raster-scan order）でデータをリフォーマッ
ト（reformat）する。図８に示されるように、メモリ87
4は、外部表示装置によって与えられるか、または上述
のようにVLDプロセッサ818において生成されるディスプ
レイクロック信号に応答して動作する。本発明の実施例
においては、画素データは、表示のためにマクロブロッ
クのかたちではアクセスされない。そのかわりに、メモ
リ820の連続するロウ（row）からのデータのラインがア
クセスされる。これらのラインは、表示される画像の１
ラインを表現するデータを形成するように連結される。
【０１０４】さまざまな種類のデータがメモリ820に格
納される。本発明の実施例においては、メモリ820は、M
PEG-2で符号化されたビットストリーム、２つのアンカ
ーフレーム、復号化されたフレームおよび表示されてい
るフレームの少なくとも一部分を保持している。
【０１０５】図８に示されるように、メモリ820は、３
つのチャネルに分割されており、各チャネルは、それぞ
れ異なるRAMBUS ASIC（application specific integrat
ed circuit）セル（RAC）872に接続されている。いっぽ
うRAC872は、RAMBUS ASICセル（RAC）インタフェース87
0に接続されている。RACインタフェース870は、並列892
ビットのデータを、上述のように単一メモリポートを介
して、復号器回路のさまざまな要素に対して与え、また
それらの要素から並列892ビットのデータを受け取る。R
AC872およびメモリ820の間のバスは、クロックレートが
250MHzの双方向バスである。本発明の実施例において
は、このメモリポートは、復号器IC110の内部へと拡張
されていて、別々の入力および出力バスを備えている。
しかし、少なくともMPEGの低いレベル（lower level）
においては、単一の双方向メモリバスであれば内部メモ
リバスとして用いることができる。
【０１０６】図12は、メモリ820の構造のうちチャネル
の１つ（チャネルＢ）を詳細に示すブロック図である。
示されるように、各チャネル（Ａ、ＢおよびＣ）は、実
際のデータを保持する２つのメモリデバイス1214および
1216を備えている。各メモリデバイスは、さらに２つの
バンク、上側バンク（Ｕ）と下側バンク（Ｌ）とに分割
されている。チャネルのそれぞれにおけるデータはロウ
（row）に配列されており、ロウ全体は、論理回路1212
によって１回でアクセスできる。データのロウは、１つ
のデバイスの１つのバンクからアクセスされる。よっ
て、各チャネルは、同じロウ番号の４つのロウをもつ。
これらのロウは、どのデバイスのどのバンクがデータの
ロウにアクセスするために用いられるかによって、区別
（differentiate）される。論理回路1212は、特定のメ
モリアクセスのために用いられる適切なデバイスおよび
バンクを選択し、インタフェース回路1210へデータを与
え、インタフェース回路1210からデータを受け取る。イ
ンタフェース回路は、データをメモリデバイス1214およ
び1216に転送したり、メモリデバイスから転送したりす
るために規定されたプロトコルにしたがって、図８に示
されるASICセルとデータをやりとり（mirror）する。各
チャネルについて、１つの「ロウ」は、2,048バイトの
データをもつ。したがって、メモリ820の３つのチャネ
ルについては、１つのロウは、6,144バイトのデータを
もつことになる。インタフェース1210からRAC872（図８
に示す）への転送は、双方向メモリポートを介して250M
Hzでおこなわれ、このとき、１バイトのデータは、各チ
ャネルにおいて250MHzのクロック信号の各エッジに一致
して転送される。このため、各チャネルについて８バイ
ト（１オクトバイト）のデータが、62.5MHzのクロック
信号の各周期毎に転送されることになる。
【０１０７】図13(a)、図13(b)および図13(c)は、画像
データのフィールドがどのようにメモリ820に格納され
るかを説明するのに役立つデータ構造の図である。図13
(a)は、メインプロファイル・ハイレベル画像の画像フ
ィールドを示す。この画像フィールドは、540ラインを
もっており、各ラインは、1920画素をもっている。上述
のように、メモリ820によって与えられるデータのロウ
は、長さが固定である。したがって、画像の幅の長さを
もつ、マクロブロックのスライスは、８つのロウを用い
ており、各ロウは、図13(b)に示されるように、6,144バ
イトのデータをもち、水平方向に384バイト、垂直方向
に16ラインのマトリクス状に配列されている。上述のよ
うにメモリ820は、８バイト（１オクトバイト）の単位
でデータを与える。図13(c)は、輝度信号（Ｙ）および
２つの色差信号（ＵおよびＶ）のそれぞれのための１オ
クトバイトのデータを示すデータ図である。
【０１０８】図14は、１つの画像フィールドを構成する
データのロウがどのようにメモリ820において格納され
るかを示すメモリマップ図である。図14に示されるよう
に、マクロブロックのロウは、それらのデバイス番号
（D0またはD1）、それらのデバイス中のバンク（Ｌまた
はＵ）およびそれらのバンク中のロウ番号（R0〜R67）
によって識別される。次の画像フィールドは、メモリロ
ウR68から始まる。
【０１０９】MPEG-2規格において規定されるように、各
マクロブロックは、６つのブロック、つまり輝度情報信
号Ｙとして８画素×８ラインのブロックを４つと、２つ
の色情報信号ＵおよびＶについて、８画素×８ラインの
ブロックをそれぞれ１つずつとをもつ。図15(a)、図15
(b)および図15(c)は、本発明で用いるのに適するように
画像の画素をロウ（row）にマッピングするしかたを示
す。図15(a)は、メモリ820に格納されている画像フィー
ルドについて、画素データの第１のメモリロウ（memory
row）であるロウ（row）１を示す。図15(b)および図15
(c)は、フィールドにおいてロウ１の画素データと水平
方向に隣接した画素情報をもつ、メモリロウ２および３
の２分の１をそれぞれ示す。
【０１１０】図15(a)、図15(b)および図15(c)にに示さ
れるメモリのロウは、２つのセクションに分割される。
垂直な破線1500の左側のセクションは、輝度データを保
持しており、線1500の右側のセクションは、色情報を保
持している。Ａ、ＢおよびＣの各文字は、メモリ820の
３つのチャネルのうちのそれぞれ１つから得られたオク
トバイトのデータを表現している。よって、図15(a)に
示されるメモリのロウは、16ラインを含み、各ライン
は、48オクトバイトをもつ。本発明の実施例において
は、３つのチャネルすべては、各メモリアクセス動作時
に使用される。データのマクロブロックがメモリ862お
よび864からメモリ820へと格納されているときは、２つ
のチャネルは、輝度情報（62.5MHzのクロックパルスあ
たり２オクトバイト）のために使用され、１つのチャネ
ルは、色情報（62.5MHzのクロックパルスあたり１オク
トバイトであり、ＵおよびＶは交互）のために使用され
る。半画素内挿器166で使うためにデータがフェッチさ
れるとき、およびデータが表示のために取り出される
（retrieve）とき、３つのチャネルすべては、まず、輝
度情報をフェッチするために使用され、次に色情報をフ
ェッチするために使用される。
【０１１１】データは、連続するオクトバイトが矢印15
01で示される方向にアクセスされるように、メモリ820
にライトされ、かつ半画素内挿器で使うためにメモリか
らリードされる。データは表示のためにメモリからリー
ドされるが、そのとき連続するオクトバイトは、矢印15
03で示される方向に得られるようにリードされる。矢印
1501で示される方向のメモリ操作のためには、オクトバ
イトのアドレスは、連続しており、第１のアドレスから
後のアドレスは、特定される必要はない。矢印1503で示
される方向のメモリリード操作のためには、３つのチャ
ネルからフェッチされた３つのオクトバイトのグループ
それぞれについて、別々のアドレスが特定されなければ
ならない。本発明の実施例においては、これらのアドレ
スは、RAMBUSシステムに関して規定されるシリアルアド
レスライン（別個には不図示）を用いてフェッチされ
る。
【０１１２】輝度情報（Ｙとする）および色情報（UVと
する）は、メモリ120のチャネルＡ、ＢおよびＣに、図
９に示されるようにY-(A,B)、UV-(C)；Y-(C,A)、UV-
(B)；Y-(B,C)、UV-(A)の順で、同時にライトされる。図
15(a)に示されるように、Ｙデータは、破線1500の左側
にライトされ、対応するUVデータは、破線1500の右側に
ライトされる。図16に示されるように、Ｕ色データ1604
は、Ｖ色情報1606と垂直方向にインタリーブされてい
る。各連続する水平マクロブロックの輝度成分は、図15
(a)に示されるように第１のメモリロウの２つのカラム
（column）をすべて占有しており、色情報は、１つのカ
ラムをすべて占有している。輝度成分は、図15(a)の左
端から始まってライトされ、色成分は、破線1500から始
まってライトされる。このパターンは、輝度情報が線15
00の左に隣接するカラムまでライトされ、対応する色情
報が図15(a)の最も右のカラムにライトされるまで続
く。次のマクロブロックは、図15(b)に示されるメモリ8
20の第２のロウにライトされる。この第２のメモリロウ
のデータは、チャネル（A,B）を使ってメモリにライト
される第１のメモリロウの最後の輝度データの後に、チ
ャネル（C,A）を使って第２のメモリロウにライトされ
る輝度データが続くように、上述の順序を繰り返す。デ
ータは、このパターンでライトされ、輝度および色デー
タは、、メモリのロウの境界について連続である。
【０１１３】図14は、各セルが図15(a)に示されるメモ
リロウである、１つの完全なフィールドを示す。水平マ
クロブロックのロウ（ビデオ画像の16ライン）は、図14
に示されるように８メモリロウ（memory row）を用い
る。データを順序づける上述の方法は、図14に示される
メモリロウについてデータの連続性を提供する。この順
序の最も重要なことは、参照マクロブロックが容易にア
クセスされうることである。規格において規定されるよ
うに、これらの参照マクロブロックは、任意の垂直およ
び水平方向のずれ（displacement）を規定するそれぞれ
の動きベクトルだけ、現在の入力マクロブロックからオ
フセットされており、各動きベクトルは、２分の１画素
の解像度をもっている。これは、参照マクロブロックの
位置は、図14および図15(a)〜図15(c)のセルの線に限定
されないことを意味する。
【０１１４】メモリ820は表示のためにリードされ、デ
ータは、ディスプレイコントローラ875の制御のもと、
表示メモリ874に格納される。図14を参照して、フィー
ルドは、一般に左から右へ、上から下へとリードされ
る。３つのメモリチャネルすべてが使用される。以下の
説明においては、図15(a)は、図14の左上隅のメモリロ
ウ1410を示し、図15(b)は、ロウ1410の右に位置するメ
モリロウ1412を示す。あるアクセスでは、図15(a)の第
１のラインが左から右に矢印1503の方向にリードされ
る。Ｙの値が常に先にリードされ、後にＵおよびＶの値
が続くことに注意されたい。次のアクセスは、図15(b)
に示されるように第２のメモリロウ1412からなされる。
図15(b)中で、第１のラインは、左から右へとリードさ
れる。これは、ディスプレイラスタが形成されるように
繰り返される。３つのチャネル間のデータの順序は、図
15(a)、図15(b)および図15(c)に示される３つのロウの
それぞれについて異なることに注意されたい。このパタ
ーンは、３つのロウ毎に繰り返される。ディスプレイメ
モリ874が、ディスプレイコントローラ875の指示のもと
にリードされるとき、データは、正しい表示のために、
対応する輝度および色成分を結合することによって再び
順序づけられる（reorder）。
【０１１５】上述のように、常に半画素内挿器は、輝度
データにアクセスして17画素×９ラインのブロックを
得、それぞれ９画素×５ラインの２つのブロック（Ｕの
値１ブロックおよびＶの値１ブロック）の色データにア
クセスする。図17は、17×９画素の輝度ブロックを得る
ためにメモリがどのようにアクセスされるかを示す。
【０１１６】17の連続する画素値にアクセスするため
に、３つのチャネルからのデータが必要となる。図17
は、データが、メモリロウにおいて、データは、３つの
取りうるチャネルの順序、(A,B,C)、(B,C,A)、(C,A,B)
のうちどれでも取りうることを示す。例えば図15(a)に
示されるロウを用いれば、図17のアイテム1702で示され
るデータは、アイテム1502の２つのカラムおよびアイテ
ム1508の１つのカラムとして得られる。所望の17×９画
素のブロック全体は、フェッチされた24×９画素のブロ
ックの中に入っており、プロセッサ866によってフェッ
チされたブロックからアクセスされ、メモリ868のうち
の１つに格納される。対応する２つの９画素×５ライン
の色情報のブロック全体は、図15(a)に示されるデータ
アイテム1504および1506からフェッチされうる24画素×
10ラインのデータブロックの中に入っている。
【０１１７】本発明の実施例においては、画素のブロッ
クは、メモリ820から、半画素内挿器866に接続されたメ
モリ868のうちの１つに転送される。そして、内挿器866
は、現在処理されているマクロブロックについての動き
ベクトル情報に応じて、17×９の輝度画素ブロックおよ
び２つの９×５の色画素ブロックに対応するブロックの
適当な部分を選択する。
【０１１８】メモリロウにアクセスするための一般的な
プロシージャは、以下のステップを用いる。まず、アド
レスされたロウに対するメモリアクセスリクエスト（me
moryaccess request）が、アドレスの一部としてデバイ
ス、デバイス内でのバンク、およびバンク内でのロウを
指定することによっておこなわれる。もし、このアドレ
スのデバイス、バンクおよびロウの部分が、直前にアク
セスされたものと同じだった場合は、アクノリッジ（AC
K）信号が受け取られ、データが転送される。しかし、
もしリクエストされたロウが最後にアクセスされたロウ
と同じでない場合は、ネガティブアクノリッジ（NAK）
が受け取られ、メモリ820は、論理回路1212（図12に示
す）において、新しいロウからのアドレスされたデータ
をフェッチする内部セットアップ操作が始まる。もし、
セットアップ操作が完了した後に、第２のリクエストが
生じた場合は、ACKとリクエストされたデータとが返さ
れる。
【０１１９】以上に説明したメモリ機構の効果は、画像
フィールドを表現するデータがいくつかの異なる方法で
格納され、フェッチされることを可能とすることであ
る。画像データは、MPEG-2マクロブロックフォーマット
とフォーマットがコンパチブルな方法で格納でき、それ
でいて多く２つのメモリリクエストで16×８画素または
17×９画素のハーフマクロブロックにアクセスできる。
またブロック毎にラスタ変換をするのに便利なフォーマ
ットでアクセスすることもできる。
【０１２０】本発明は、２つの実施例に基づいて説明さ
れてきたが、請求項の精神および範囲内において規定さ
れるように実施できるものである。
【０１２１】
【発明の効果】本発明の復号化システムは、入力ビット
ストリームは、並列に配された復号器によって処理され
る。このことにより、少なくとも次の効果が得られる。
【０１２２】比較的安価なシステムでありながら、リア
ルタイムでMPEG-2に準拠したビデオ信号を復号化でき
る。
【図面の簡単な説明】
【図１】並列処理アーキテクチャを用いた本発明の実施
例を含む高精細テレビジョン復号器のブロック図であ
る。
【図２】図１に示される高精細テレビジョン復号器と共
に用いられるのに適したデフォーマッタ・ルータのブロ
ック図である。
【図３】図２に示されるデフォーマッタ・ルータの動作
を説明するために有効なタイミングチャートである。
【図４】図１に示される復号器の動作を説明するために
有効な画像マップである。
【図５】図１に示される復号器の動作を説明するために
有効なタイミングチャートである。
【図６】図１に示される動き補償プロセッサで用いられ
るのに適した回路のブロック図である。
【図７】図６に示される動き補償処理回路の動作を説明
するために有効なフレームタイミングチャートである。
【図８】単一の高帯域幅メモリを取り入れた本発明の実
施例を含む高精細テレビジョン復号器のブロック図であ
る。
【図９】PAL、NTSCなどの放送規格に対応する、コード
化されたビデオ信号を取り扱う、図１に示される復号器
の適用を示した図である。
【図１０】図１、８および９に示される復号器のいずれ
かにおいて用いられるのに適した可変長復号器のブロッ
ク図である。
【図１１】図1０に示される可変長復号器において用い
られるのに適したディジタルフェーズロックループのブ
ロック図である。
【図１２】図８および９に示される復号器において用い
られるのに適した高帯域幅メモリのブロック図である。
【図１３】(a)〜(c)は、図１２に示されるメモリへの画
像のマッピングを説明するために有効なデータ構造図で
ある。
【図１４】図１２に示されるメモリ内に記憶するため
の、画像フィールドのマッピングを説明するために有効
なデータ構造図である。
【図１５】(a)〜(c)は、図12に示されるメモリへ画素値
のロウを記憶するために用いられるメモリマッピングを
説明するために有効なデータ構造図である。
【図１６】図１２に示されるメモリから画素値のブロッ
クをアクセスする方法を説明するために有効なデータ構
造図である。
【図１７】図８および図９に示される半画素内挿器によ
って用いられる、図１２に示されるメモリから画素値の
伸張されたブロックをアクセスする方法を説明するため
に有効なデータ構造図である。
【符号の説明】
１１０ デフォーマッタ・ルータ １１１ａ〜１１１ｄ 復号器 １１２ａ〜１１２ｄ 可変長復号器 １１４ａ〜１１４ｄ 逆離散コサイン変換プロセッサ １１６ａ〜１１６ｄ 動き補償プロセッサ １１８ 内挿フィルタ １２０ セクションラスタ・高精細ラスタ変換器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 11/04 Ｂ 9185−5Ｃ (72)発明者 ロバート メイヤー アメリカ合衆国，ニュー ジャージー 19020，ベンサレム，ネシャミニー バレ イ ドライブ 1460 (72)発明者 シュウジ イノウエ アメリカ合衆国，ニュー ジャージー 08060，マウント ホリー，ロビン ロー ド ３シー

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 画像を表現する、MPEG-2規格にしたがっ
    て符号化されたビデオ信号を復号化するのに適するシス
    テムであって、 該符号化されたビデオ信号を受け取り、該受け取られた
    信号をＮ（Ｎ：整数）個の並列ビットストリームに分離
    するデフォーマッティング手段と、 Ｎ個の並列ビットストリームのうちそれぞれ異なる１つ
    のビットストリームを受け取る、それぞれが該デフォー
    マッティング手段に接続されたＮ個の処理手段であっ
    て、それぞれは、該１つのビットストリームから、符号
    化された画像データおよび動きベクトルデータを復号化
    する可変長復号化手段を備えたＮ個の処理手段と、 動きベクトルデータにしたがって、該復号化された画像
    データを、以前に復号化された画像フレームからのデー
    タに結合させることによって、動き補償復号化された画
    像信号をつくる、該可変長復号化手段に接続された動き
    補償処理手段であって、該動き補償処理手段が該以前に
    復号化された画像のフレーム全体にアクセスすることを
    可能にするメモリを備えた動き補償処理手段と、 を備えた復号化システム。
  2. 【請求項２】 前記動き補償処理手段は、 前記動き補償復号化された画像信号を、前記Ｎ個の処理
    手段のそれぞれの該動き補償処理手段に送る手段と、 動き補償復号化された画像信号を、該Ｎ個の処理手段の
    それぞれから受け取る入力手段と、 該受け取られた動き補償復号化された画像信号を前記メ
    モリに格納する手段と、 をさらに備えた請求項１に記載の復号化システム。
  3. 【請求項３】 前記符号化されたビデオ信号は、一般的
    なデータおよび連続する画像スライスを表現するデータ
    を含んでおり、 前記デフォーマッティング手段は、該一般的なデータを
    前記並列ビットストリームのＮ個すべてに含ませ、各連
    続するスライスを表現するデータを、Ｎ個のビットスト
    リームのうちのそれぞれ異なる１つに含ませる手段を備
    えている、請求項２に記載の復号化システム。
  4. 【請求項４】 前記動き補償処理手段は、さらに遠い以
    前に復号化された画像フレームからのデータを保持する
    さらに遠いフレームメモリをさらに備えており、 前記動き補償復号化された画像信号を前記メモリに格納
    する手段は、さらに遠い以前に復号化された画像フレー
    ムを表現する動き補償復号化された画像信号を、該より
    遠いメモリに格納する手段をさらに備えている、請求項
    ３に記載の復号化システム。
  5. 【請求項５】 前記Ｎ個の処理手段は、 前記画像の所定部分を表現する動き補償画像データを保
    持するラスタメモリ手段と、 該Ｎ個の処理手段のうちのＭ（ＭはＮより小さい整数）
    個からの前記受け取られた動き補償復号化された画像信
    号を、該画像の所定の部分として該ラスタメモリ手段に
    格納する、前記入力手段に接続された手段と、 該格納された画像信号をラスタスキャンの順序で与え
    る、該ラスタメモリ手段に接続された手段と、 をさらに備えている請求項２に記載の復号化システム。
  6. 【請求項６】 ビデオ画像を表現する符号化されたビデ
    オ信号を復号化する装置であって、ビデオ信号が画像の
    明瞭に分割できる領域に対応するセグメント単位で符号
    化されている、復号化装置であって、 該符号化されたビデオ信号を、それぞれが異なるセグメ
    ントを表現する複数の信号部分に分離するデフォーマッ
    タと、 それぞれが、該デフォーマッタによって与えられる複数
    の信号部分のうちそれぞれ異なる１つを受け取るように
    接続された複数の復号器であって、該復号器のそれぞれ
    は、 動き補償符号化技術を用いて符号化された信号部分を復
    号化して、復号化された画像データをつくる、動き補償
    処理手段と、 該符号化された信号部分を復号化するのに用いるため
    に、以前に受け取られた画像すべてを表現する復号化さ
    れたデータを保持し、該保持されたデータの部分を該動
    き補償処理手段に与えるために、該動き補償処理手段に
    接続されたメモリと、 を備えている復号器と、 を備えている復号化装置。
  7. 【請求項７】 各復号器は、その復号化された画像デー
    タを、前記複数の復号器のそれぞれの前記それぞれのメ
    モリに与えて、前記保持されるデータとして格納する手
    段をさらに備えた、請求項６に記載の復号化装置。
  8. 【請求項８】 前記複数の復号器のそれぞれは、 前記符号化されたビデオデータから動きベクトルデータ
    を抽出する手段と、 該動きベクトルデータを前記動き補償処理手段に与える
    手段と、 をさらに備えており、該複数の復号器のそれぞれの該動
    き補償処理手段は、 さらに遠い以前に受け取られた画像すべてを表現するさ
    らに復号化されたデータを保持するさらに遠いメモリ
    と、 該動きベクトルに応じて、該動き補償処理手段によって
    与えられる該復号化された部分を、該メモリおよび該さ
    らに遠いメモリのうちの１つに送る手段と、 をさらに備えている、請求項７に記載の復号化装置。
  9. 【請求項９】 前記複数の復号器のそれぞれは、前記画
    像の所定の部分を表現する動き補償画像データを保持す
    るラスタメモリ手段と、 前記Ｎ個の処理手段のＭ（ＭはＮより小さい整数）個か
    らの前記受け取られた動き補償復号化画像信号を、該画
    像の所定の部分として、該ラスタメモリ手段に格納す
    る、前記入力手段に接続された手段と、 該格納された画像信号をラスタスキャンの順序に与え
    る、該ラスタメモリ手段に接続された手段と、 をさらに備えている、請求項８に記載の復号化装置。
  10. 【請求項１０】 単一のメモリポートを有するメモリを
    さらに備えている、請求項１に記載の復号化システムで
    あって、 前記デフォーマッティング手段は、前記データストリー
    ムを受け取り、かつ該データストリームを該単一のメモ
    リポートを介して該メモリの第１部分に格納する手段を
    備えており、 前記Ｎ個の処理手段のそれぞれは、 該単一のメモリポートを介して該メモリから前記可変長
    符号化されたデータストリームをフェッチする手段と、 該フェッチされた可変長符号化されたデータストリーム
    を処理して、それにより第１の復号化された値を生成す
    る手段と、 を備えており、 前記動き補償処理手段は、 該単一のメモリポートを介して該メモリから参照画像デ
    ータをフェッチする手段と、 該フェッチされた参照画像データを第１の復号化された
    値に結合させて、それにより第２の復号化された値をつ
    くる手段と、 該第２の復号化された値を、該単一のメモリポートを介
    して該メモリに格納する手段と、 を備えている復号化システム。
  11. 【請求項１１】 輝度成分および色成分を含む画像デー
    タを処理する請求項１０に記載の復号化システムであっ
    て、 前記単一のメモリポートは、並列に配置された第１およ
    び第２のチャネルを備えており、 前記メモリにおいて、対応する色および輝度成分を表現
    する画像データが、それぞれ該第１および第２のチャネ
    ルを用いて同時にアクセスされるように、かつ第１およ
    び第２の隣接する輝度成分を表現する画像データが、そ
    れぞれ該第１および第２のチャネルを用いることによっ
    て、該動き補償処理手段の該メモリ手段によって同時に
    アクセスされるように配置されている復号化システム。
  12. 【請求項１２】 前記前記メモリへの前記単一メモリポ
    ートは、並列に配置された第１および第２のチャネルを
    備えており、 前記フェッチされた可変長符号化されたデータストリー
    ムを処理する手段は、輝度の値および対応する色の値を
    第１の復号化された値として生成する手段を備えてお
    り、 前記第２の復号化された値を前記メモリに格納する前記
    手段は、前記第２の復号化された値の輝度成分を、該第
    １および第２のチャネルのうちの１つを用いて格納し、
    かつ該第２の復号化された値の対応する色成分を、該第
    １および第２のチャネルのうちの他の１つを用いて格納
    する手段を備えており、 前記表示のために該メモリから画像データをフェッチす
    る手段は、該画像データの輝度成分を該第１および第２
    のチャネルのうちの１つを用いてフェッチし、該画像デ
    ータの対応する色成分を該第１および第２のチャネルの
    うちの他の１つを用いてフェッチする手段を備えてい
    る、請求項１０に記載の復号化システム。
  13. 【請求項１３】 前記メモリは、第１、第２および第３
    のチャネルを備えており、 前記第２の復号化された値を該メモリに格納する前記手
    段は、 第１および第２のチャネル、第２および第３のチャネル
    および第３および第１のチャネルをそれぞれ用いて輝度
    の値の連続するセットを交互に格納し、かつ第３のチャ
    ネル、第１のチャネルおよび第２のチャネルをそれぞれ
    用いて色の値の連続するセットを交互に格納する手段を
    備えている、請求項１２に記載の復号化システム。
  14. 【請求項１４】 前記参照画像データをフェッチする前
    記手段は、前記第１、第２および第３のチャネルを用い
    ることによって輝度成分をフェッチし、前記第１、第２
    および第３のチャネルのうち少なくとも２つを用いるこ
    とによって対応する色成分をフェッチする、請求項１３
    に記載の復号化システム。
  15. 【請求項１５】 MPEG-2規格にしたがって符号化された
    ビデオ信号を復号化する回路であって、 単一のメモリポートを有する画像メモリと、 復号化プロセッサであって、 該単一のメモリポートを介して該画像メモリに接続され
    た可変長復号器と、 逆量子化プロセッサと、 逆離散コサイン変換プロセッサと、 該単一のメモリポートを介して該画像メモリに接続され
    た動き補償プロセッサと、を備えた復号化プロセッサ
    と、 該単一のメモリポートを介して該画像メモリに接続され
    たブロック・ラスタ変換器と、 を備えている復号化回路。
  16. 【請求項１６】 前記動き補償プロセッサは、前記単一
    のメモリポートを前記画像メモリに接続された少なくと
    も第１および第２の入力ポートと、該単一のメモリポー
    トを介して該画像メモリに接続された出力ポートと、を
    備えている請求項１５に記載の復号化回路。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000032472A (ja) * 1998-06-23 2000-01-28 St Microelectronics 画像復号化方法および画像処理装置
WO2001080567A1 (en) * 2000-04-14 2001-10-25 Sony Corporation Decoder and decoding method, recorded medium, and program
CN100341335C (zh) * 1996-12-18 2007-10-03 汤姆森消费电子有限公司 在一个mpeg译码器中对交错的数据流进行并行译码
WO2010041472A1 (ja) 2008-10-10 2010-04-15 パナソニック株式会社 画像復号化装置および画像復号化方法
WO2010067505A1 (ja) 2008-12-08 2010-06-17 パナソニック株式会社 画像復号化装置および画像復号化方法
JP2010140028A (ja) * 2008-12-15 2010-06-24 Samsung Electronics Co Ltd 表示装置とその駆動方法
JP2012060686A (ja) * 2011-12-23 2012-03-22 Mitsubishi Electric Corp 情報再生装置および情報再生方法
JP2014150573A (ja) * 2014-04-17 2014-08-21 Mitsubishi Electric Corp 情報再生装置および情報再生方法
JP2015053725A (ja) * 2014-11-13 2015-03-19 三菱電機株式会社 デジタル放送の受信装置および受信方法
US9020047B2 (en) 2006-05-24 2015-04-28 Panasonic Intellectual Property Management Co., Ltd. Image decoding device
JP2015156715A (ja) * 2015-04-27 2015-08-27 三菱電機株式会社 デジタル放送の受信装置および受信方法
JP2016116243A (ja) * 2016-02-19 2016-06-23 三菱電機株式会社 映像表示装置および映像表示方法

Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1095287C (zh) * 1994-08-24 2002-11-27 西门子公司 以较小的存储需求量进行压缩视频图象数据译码的方法
US5920352A (en) * 1994-10-28 1999-07-06 Matsushita Electric Industrial Co., Ltd. Image memory storage system and method for a block oriented image processing system
KR0166935B1 (ko) * 1994-11-23 1999-03-20 구자홍 엠펙2 트랜스포트 디코더 장치
GB9512565D0 (en) * 1995-06-21 1995-08-23 Sgs Thomson Microelectronics Video signal processor
KR0175395B1 (ko) * 1995-10-24 1999-03-20 김광호 엠펙 시스템 복호기를 위한 시스템 타임 클럭의 오차검출회로
US5959690A (en) * 1996-02-20 1999-09-28 Sas Institute, Inc. Method and apparatus for transitions and other special effects in digital motion video
IT1285258B1 (it) * 1996-02-26 1998-06-03 Cselt Centro Studi Lab Telecom Dispositivo di manipolazione di sequenze video compresse.
DE69614500T2 (de) * 1996-02-27 2001-11-22 St Microelectronics Srl Speicherverminderung für das Grundprofil und die Hauptebene eines MPEG-2-Dekoders
FR2745650B1 (fr) * 1996-02-29 1998-05-22 Sgs Thomson Microelectronics Adressage d'une zone memoire d'un decodeur mpeg
TW290777B (en) * 1996-04-20 1996-11-11 United Microelectronics Corp Video compression digital signal decoder and decoding method thereof
US5818532A (en) * 1996-05-03 1998-10-06 Lsi Logic Corporation Micro architecture of video core for MPEG-2 decoder
US6108633A (en) * 1996-05-03 2000-08-22 Lsi Logic Corporation Audio decoder core constants ROM optimization
US5845249A (en) 1996-05-03 1998-12-01 Lsi Logic Corporation Microarchitecture of audio core for an MPEG-2 and AC-3 decoder
US6430533B1 (en) 1996-05-03 2002-08-06 Lsi Logic Corporation Audio decoder core MPEG-1/MPEG-2/AC-3 functional algorithm partitioning and implementation
US5870310A (en) * 1996-05-03 1999-02-09 Lsi Logic Corporation Method and apparatus for designing re-usable core interface shells
EP0808069B1 (en) * 1996-05-14 2003-05-02 Daewoo Electronics Corporation A Quantizer for video signal encoding system
US6542150B1 (en) * 1996-06-28 2003-04-01 Cirrus Logic, Inc. Method and apparatus for asynchronous display of graphic images
JPH10143131A (ja) * 1996-11-06 1998-05-29 Toshiba Corp 復号画像表示装置とその表示メモリ制御方法
US6970504B1 (en) 1996-12-18 2005-11-29 Thomson Licensing Parallel decoding of interleaved data streams within an MPEG decoder
US5796392A (en) 1997-02-24 1998-08-18 Paradise Electronics, Inc. Method and apparatus for clock recovery in a digital display unit
JPH10262220A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
JP3373130B2 (ja) * 1997-03-24 2003-02-04 沖電気工業株式会社 画像復号化装置
WO1998054908A1 (en) * 1997-05-30 1998-12-03 Sony Electronics Inc. Two pass decoding of mpeg b pictures for memory storage reduction
US5903311A (en) * 1997-05-30 1999-05-11 Sony Corporation Run level pair buffering for fast variable length decoder circuit
AU9471798A (en) * 1997-08-29 1999-03-16 Thomson Consumer Electronics Partially parallel decoder for compressed hdtv video data
US6118486A (en) * 1997-09-26 2000-09-12 Sarnoff Corporation Synchronized multiple format video processing method and apparatus
US5929911A (en) * 1997-10-27 1999-07-27 International Business Machines Corporation Multiformat reduced memory MPEG-2 compliant decoder
US6118836A (en) * 1997-12-18 2000-09-12 Alcatel Usa Sourcing L.P. Frequency and phase locking apparatus
US6088414A (en) * 1997-12-18 2000-07-11 Alcatel Usa Sourcing, L.P. Method of frequency and phase locking in a plurality of temporal frames
JPH11252550A (ja) * 1998-03-02 1999-09-17 Sony Corp デイジタル信号符号化装置、デイジタル信号復号化装置、デイジタル信号伝送装置及び方法
JP3965539B2 (ja) * 1998-04-23 2007-08-29 ソニー株式会社 デジタル画像復号装置及び方法、並びに記録媒体
US6934338B1 (en) 1998-05-18 2005-08-23 Sony Corporation Variable length decoder for decoding digitally encoded video signals
US6704361B2 (en) 1998-05-18 2004-03-09 Sony Corporation Variable length decoder for decoding digitally encoded video signals
US6289129B1 (en) * 1998-06-19 2001-09-11 Motorola, Inc. Video rate buffer for use with push dataflow
US6263019B1 (en) * 1998-10-09 2001-07-17 Matsushita Electric Industrial Co., Ltd. Variable rate MPEG-2 video syntax processor
US6101612A (en) * 1998-10-30 2000-08-08 Micron Technology, Inc. Apparatus for aligning clock and data signals received from a RAM
US6108795A (en) * 1998-10-30 2000-08-22 Micron Technology, Inc. Method for aligning clock and data signals received from a RAM
US6798420B1 (en) 1998-11-09 2004-09-28 Broadcom Corporation Video and graphics system with a single-port RAM
EP1365385B1 (en) 1998-11-09 2012-06-13 Broadcom Corporation Graphics display system with processing of graphics layers, alpha blending and composition with video data
US6768774B1 (en) 1998-11-09 2004-07-27 Broadcom Corporation Video and graphics system with video scaling
US6636222B1 (en) 1999-11-09 2003-10-21 Broadcom Corporation Video and graphics system with an MPEG video decoder for concurrent multi-row decoding
US7446774B1 (en) 1998-11-09 2008-11-04 Broadcom Corporation Video and graphics system with an integrated system bridge controller
US6661422B1 (en) 1998-11-09 2003-12-09 Broadcom Corporation Video and graphics system with MPEG specific data transfer commands
US6853385B1 (en) 1999-11-09 2005-02-08 Broadcom Corporation Video, audio and graphics decode, composite and display system
US6573905B1 (en) 1999-11-09 2003-06-03 Broadcom Corporation Video and graphics system with parallel processing of graphics windows
US7982740B2 (en) 1998-11-09 2011-07-19 Broadcom Corporation Low resolution graphics mode support using window descriptors
US6983018B1 (en) 1998-11-30 2006-01-03 Microsoft Corporation Efficient motion vector coding for video compression
US6442206B1 (en) 1999-01-25 2002-08-27 International Business Machines Corporation Anti-flicker logic for MPEG video decoder with integrated scaling and display functions
US6470051B1 (en) * 1999-01-25 2002-10-22 International Business Machines Corporation MPEG video decoder with integrated scaling and display functions
IL129345A (en) * 1999-04-06 2004-05-12 Broadcom Corp Video encoding and video/audio/data multiplexing device
US9668011B2 (en) 2001-02-05 2017-05-30 Avago Technologies General Ip (Singapore) Pte. Ltd. Single chip set-top box system
US6975324B1 (en) 1999-11-09 2005-12-13 Broadcom Corporation Video and graphics system with a video transport processor
US6711637B2 (en) * 2000-01-11 2004-03-23 Canon Kabushiki Kaisha Communication apparatus, image processing apparatus, communication system, communication method, image processing method and storage medium
JP2001218172A (ja) 2000-01-31 2001-08-10 Nec Corp 動画像復号器におけるフレームレート変換装置、フレームレート変換方法、およびその記録媒体、集積回路装置
JP2001275116A (ja) * 2000-03-24 2001-10-05 Sharp Corp 画像処理装置
DE10046807C2 (de) * 2000-09-21 2003-04-03 Infineon Technologies Ag Verfahren und Vorrichtung zur Bildkompression
CN1245839C (zh) * 2001-07-04 2006-03-15 矽统科技股份有限公司 分散式视频数据流解码方法
CN101448162B (zh) * 2001-12-17 2013-01-02 微软公司 处理视频图像的方法
KR100454501B1 (ko) * 2001-12-26 2004-10-28 브이케이 주식회사 영상신호를 부호화 또는 복호화하기 위한 예측 장치 및 방법
KR20030057690A (ko) * 2001-12-29 2003-07-07 엘지전자 주식회사 비디오 디코딩 시스템
US7003035B2 (en) * 2002-01-25 2006-02-21 Microsoft Corporation Video coding methods and apparatuses
US8284844B2 (en) 2002-04-01 2012-10-09 Broadcom Corporation Video decoding system supporting multiple standards
US7116831B2 (en) * 2002-04-10 2006-10-03 Microsoft Corporation Chrominance motion vector rounding
US7305034B2 (en) * 2002-04-10 2007-12-04 Microsoft Corporation Rounding control for multi-stage interpolation
US7620109B2 (en) * 2002-04-10 2009-11-17 Microsoft Corporation Sub-pixel interpolation in motion estimation and compensation
US7110459B2 (en) * 2002-04-10 2006-09-19 Microsoft Corporation Approximate bicubic filter
US20040001546A1 (en) 2002-06-03 2004-01-01 Alexandros Tourapis Spatiotemporal prediction for bidirectionally predictive (B) pictures and motion vector prediction for multi-picture reference motion compensation
US7280700B2 (en) * 2002-07-05 2007-10-09 Microsoft Corporation Optimization techniques for data compression
US7154952B2 (en) 2002-07-19 2006-12-26 Microsoft Corporation Timestamp-independent motion vector prediction for predictive (P) and bidirectionally predictive (B) pictures
US9330060B1 (en) * 2003-04-15 2016-05-03 Nvidia Corporation Method and device for encoding and decoding video image data
US8660182B2 (en) * 2003-06-09 2014-02-25 Nvidia Corporation MPEG motion estimation based on dual start points
US7499495B2 (en) * 2003-07-18 2009-03-03 Microsoft Corporation Extended range motion vectors
US20050013498A1 (en) 2003-07-18 2005-01-20 Microsoft Corporation Coding of motion vector information
US7738554B2 (en) 2003-07-18 2010-06-15 Microsoft Corporation DC coefficient signaling at small quantization step sizes
US7609763B2 (en) * 2003-07-18 2009-10-27 Microsoft Corporation Advanced bi-directional predictive coding of video frames
US10554985B2 (en) 2003-07-18 2020-02-04 Microsoft Technology Licensing, Llc DC coefficient signaling at small quantization step sizes
US7426308B2 (en) * 2003-07-18 2008-09-16 Microsoft Corporation Intraframe and interframe interlace coding and decoding
US7343457B1 (en) 2003-08-01 2008-03-11 Unisys Corporation Dual active bank memory controller
US8423597B1 (en) 2003-08-29 2013-04-16 Nvidia Corporation Method and system for adaptive matrix trimming in an inverse discrete cosine transform (IDCT) operation
US7577200B2 (en) 2003-09-07 2009-08-18 Microsoft Corporation Extended range variable length coding/decoding of differential motion vector information
US7317839B2 (en) * 2003-09-07 2008-01-08 Microsoft Corporation Chroma motion vector derivation for interlaced forward-predicted fields
US7724827B2 (en) * 2003-09-07 2010-05-25 Microsoft Corporation Multi-layer run level encoding and decoding
US7620106B2 (en) 2003-09-07 2009-11-17 Microsoft Corporation Joint coding and decoding of a reference field selection and differential motion vector information
US8064520B2 (en) * 2003-09-07 2011-11-22 Microsoft Corporation Advanced bi-directional predictive coding of interlaced video
US7616692B2 (en) 2003-09-07 2009-11-10 Microsoft Corporation Hybrid motion vector prediction for interlaced forward-predicted fields
US7623574B2 (en) 2003-09-07 2009-11-24 Microsoft Corporation Selecting between dominant and non-dominant motion vector predictor polarities
US7567617B2 (en) * 2003-09-07 2009-07-28 Microsoft Corporation Predicting motion vectors for fields of forward-predicted interlaced video frames
US7599438B2 (en) 2003-09-07 2009-10-06 Microsoft Corporation Motion vector block pattern coding and decoding
US8063916B2 (en) * 2003-10-22 2011-11-22 Broadcom Corporation Graphics layer reduction for video composition
US7389405B2 (en) * 2003-11-17 2008-06-17 Mediatek, Inc. Digital signal processor architecture with optimized memory access for code discontinuity
KR101024913B1 (ko) * 2004-01-09 2011-03-31 엘지전자 주식회사 Ｖｌｄ 버퍼 관리 장치
JP4778953B2 (ja) * 2004-03-08 2011-09-21 エヌエックスピー ビー ヴィ 拡張可能な圧縮を伴い且つ基準フレームデータを記憶して回収するためのバッファを有するビデオデコーダ
EP1624704B1 (en) 2004-07-29 2010-03-31 STMicroelectronics Pvt. Ltd Video decoder with parallel processors for decoding macro-blocks
US20060126726A1 (en) * 2004-12-10 2006-06-15 Lin Teng C Digital signal processing structure for decoding multiple video standards
CN100397903C (zh) * 2004-12-21 2008-06-25 北京中星微电子有限公司 视频编解码过程中宏块数据读取的方法
US8731071B1 (en) 2005-12-15 2014-05-20 Nvidia Corporation System for performing finite input response (FIR) filtering in motion estimation
JP4470898B2 (ja) * 2006-03-16 2010-06-02 ソニー株式会社 画像処理装置および方法、並びに、プログラム
US8724702B1 (en) 2006-03-29 2014-05-13 Nvidia Corporation Methods and systems for motion estimation used in video coding
US8660380B2 (en) * 2006-08-25 2014-02-25 Nvidia Corporation Method and system for performing two-dimensional transform on data value array with reduced power consumption
TWI325274B (en) * 2006-10-12 2010-05-21 Ind Tech Res Inst Method for mapping memory addresses, memory accessing apparatus and method thereof
US20080291209A1 (en) * 2007-05-25 2008-11-27 Nvidia Corporation Encoding Multi-media Signals
US8756482B2 (en) * 2007-05-25 2014-06-17 Nvidia Corporation Efficient encoding/decoding of a sequence of data frames
US9118927B2 (en) * 2007-06-13 2015-08-25 Nvidia Corporation Sub-pixel interpolation and its application in motion compensated encoding of a video signal
US8254455B2 (en) * 2007-06-30 2012-08-28 Microsoft Corporation Computing collocated macroblock information for direct mode macroblocks
US8873625B2 (en) * 2007-07-18 2014-10-28 Nvidia Corporation Enhanced compression in representing non-frame-edge blocks of image frames
US20100278236A1 (en) * 2008-01-17 2010-11-04 Hua Yang Reduced video flicker
US8970782B2 (en) 2008-06-24 2015-03-03 Thomson Licensing Method and system for redisplaying text
US8666181B2 (en) * 2008-12-10 2014-03-04 Nvidia Corporation Adaptive multiple engine image motion detection system and method
US8189666B2 (en) 2009-02-02 2012-05-29 Microsoft Corporation Local picture identifier and computation of co-located information
US8355570B2 (en) * 2009-08-12 2013-01-15 Conexant Systems, Inc. Systems and methods for raster-to-block converter
US9319880B2 (en) 2010-09-15 2016-04-19 Intel Corporation Reformatting data to decrease bandwidth between a video encoder and a buffer
US9798698B2 (en) 2012-08-13 2017-10-24 Nvidia Corporation System and method for multi-color dilu preconditioner
US9363523B2 (en) * 2013-10-02 2016-06-07 Amlogic Co., Limited Method and apparatus for multi-core video decoder
US9749642B2 (en) 2014-01-08 2017-08-29 Microsoft Technology Licensing, Llc Selection of motion vector precision
US9942560B2 (en) 2014-01-08 2018-04-10 Microsoft Technology Licensing, Llc Encoding screen capture data
US9774881B2 (en) 2014-01-08 2017-09-26 Microsoft Technology Licensing, Llc Representing motion vectors in an encoded bitstream
US11695965B1 (en) * 2022-10-13 2023-07-04 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Video coding using a coded picture buffer

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0249962B1 (en) * 1986-06-20 1994-05-04 Hitachi, Ltd. Digital video signal processor
US4758881A (en) * 1987-06-02 1988-07-19 Eastman Kodak Company Still video frame store memory
US4924307A (en) * 1988-06-03 1990-05-08 Allen-Bradley Company, Inc. Image processor
US5136662A (en) * 1988-12-13 1992-08-04 Matsushita Electric Industrial Co., Ltd. Image processor for sequential processing of successive regions of an image
US5311309A (en) * 1990-06-01 1994-05-10 Thomson Consumer Electronics, Inc. Luminance processing system for compressing and expanding video data
JPH04139986A (ja) * 1990-09-29 1992-05-13 Victor Co Of Japan Ltd 画像信号の動き補償予測符号化／復号化装置
CA2062200A1 (en) * 1991-03-15 1992-09-16 Stephen C. Purcell Decompression processor for video applications
AU657510B2 (en) * 1991-05-24 1995-03-16 Apple Inc. Improved image encoding/decoding method and apparatus
US5289276A (en) * 1992-06-19 1994-02-22 General Electric Company Method and apparatus for conveying compressed video data over a noisy communication channel
EP0577310B1 (en) * 1992-06-29 2001-11-21 Canon Kabushiki Kaisha Image processing device
US5398079A (en) * 1993-01-27 1995-03-14 General Instrument Corporation Half-pixel interpolation for a motion compensated digital video system
US5426463A (en) * 1993-02-22 1995-06-20 Rca Thomson Licensing Corporation Apparatus for controlling quantizing in a video signal compressor
AU5632394A (en) * 1993-03-05 1994-09-08 Sony Corporation Apparatus and method for reproducing a prediction-encoded video signal
JPH0795584A (ja) * 1993-07-30 1995-04-07 Matsushita Electric Ind Co Ltd 画像符号化装置
US5398072A (en) * 1993-10-25 1995-03-14 Lsi Logic Corporation Management of channel buffer in video decoders
FR2711877B1 (fr) * 1993-10-29 1996-02-02 Sgs Thomson Microelectronics Système de traitement d'images haute définition.
US5376969A (en) * 1993-11-15 1994-12-27 Rca Thomson Licensing Corporation Method and apparatus for conveying compressed video data over a noisy communication channel
KR0134483B1 (ko) * 1994-06-14 1998-05-15 배순훈 디코더에 있어서 어드레스 보정 회로(address correction circuit of the decoder)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100341335C (zh) * 1996-12-18 2007-10-03 汤姆森消费电子有限公司 在一个mpeg译码器中对交错的数据流进行并行译码
JP2008271610A (ja) * 1996-12-18 2008-11-06 Thomson Consumer Electronics Inc Ｍｐｅｇ互換ディジタル信号処理システムおよびｍｐｅｇ符号化データのデータ・スリームを処理する方法
JP4702967B2 (ja) * 1998-06-23 2011-06-15 エスティマイクロエレクトロニクス エスエー 画像復号化方法および画像処理装置
JP2000032472A (ja) * 1998-06-23 2000-01-28 St Microelectronics 画像復号化方法および画像処理装置
WO2001080567A1 (en) * 2000-04-14 2001-10-25 Sony Corporation Decoder and decoding method, recorded medium, and program
KR100796085B1 (ko) * 2000-04-14 2008-01-21 소니 가부시끼 가이샤 복호 장치, 복호 방법, 및 기록 매체
US9020047B2 (en) 2006-05-24 2015-04-28 Panasonic Intellectual Property Management Co., Ltd. Image decoding device
WO2010041472A1 (ja) 2008-10-10 2010-04-15 パナソニック株式会社 画像復号化装置および画像復号化方法
WO2010067505A1 (ja) 2008-12-08 2010-06-17 パナソニック株式会社 画像復号化装置および画像復号化方法
JP2010140028A (ja) * 2008-12-15 2010-06-24 Samsung Electronics Co Ltd 表示装置とその駆動方法
JP2012060686A (ja) * 2011-12-23 2012-03-22 Mitsubishi Electric Corp 情報再生装置および情報再生方法
JP2014150573A (ja) * 2014-04-17 2014-08-21 Mitsubishi Electric Corp 情報再生装置および情報再生方法
JP2015053725A (ja) * 2014-11-13 2015-03-19 三菱電機株式会社 デジタル放送の受信装置および受信方法
JP2015156715A (ja) * 2015-04-27 2015-08-27 三菱電機株式会社 デジタル放送の受信装置および受信方法
JP2016116243A (ja) * 2016-02-19 2016-06-23 三菱電機株式会社 映像表示装置および映像表示方法

Also Published As

Publication number Publication date
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EP0710026A2 (en) 1996-05-01
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