JPH08111575A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08111575A JPH08111575A JP24642494A JP24642494A JPH08111575A JP H08111575 A JPH08111575 A JP H08111575A JP 24642494 A JP24642494 A JP 24642494A JP 24642494 A JP24642494 A JP 24642494A JP H08111575 A JPH08111575 A JP H08111575A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- metal substrate
- board
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0284—Details of three-dimensional rigid printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/366—Assembling printed circuits with other printed circuits substantially perpendicularly to each other
Landscapes
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 部品点数をより少なくし，組立工程に要する
時間を削減でき，より高密度な実装を実現でき，さらに
はより単純構造の実装構造として全体の重量を軽量化し
得る半導体装置を提供することを目的とする。 【構成】 少なくとも，ベアチップ実装された半導体素
子１１２を備え，配線層２１３を含む面が折り曲げの外
側となるように当該基板の一端をＪ字またはＬ字状に折
り曲げた基板１１１と，基板１１１を実装するマザーボ
ード１０５とを具備し，基板１１１は，当該基板１１１
の折り曲げ部分の配線層２１３とマザーボード１０５上
の配線２１８とを電気的に接続して表面実装されるもの
である。
時間を削減でき，より高密度な実装を実現でき，さらに
はより単純構造の実装構造として全体の重量を軽量化し
得る半導体装置を提供することを目的とする。 【構成】 少なくとも，ベアチップ実装された半導体素
子１１２を備え，配線層２１３を含む面が折り曲げの外
側となるように当該基板の一端をＪ字またはＬ字状に折
り曲げた基板１１１と，基板１１１を実装するマザーボ
ード１０５とを具備し，基板１１１は，当該基板１１１
の折り曲げ部分の配線層２１３とマザーボード１０５上
の配線２１８とを電気的に接続して表面実装されるもの
である。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の実装技術
に係り，特に，半導体装置の部品点数をより少なくし，
組立工程に要する時間を削減でき，より高密度な実装を
実現でき，さらにはより単純構造の実装構造として装置
全体の重量を軽量化し得る半導体装置に関する。
に係り，特に，半導体装置の部品点数をより少なくし，
組立工程に要する時間を削減でき，より高密度な実装を
実現でき，さらにはより単純構造の実装構造として装置
全体の重量を軽量化し得る半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置の実装構造としては，
例えば，図４に示すようなものがある。同図は従来のパ
ワー素子の実装構造を説明する斜視図であり，ここでは
パワー素子として，ＴＯ−２２０パッケージ４０１に入
れられたパワートランジスタを例にとって説明する。な
お，「ＴＯ−２２０」はＪＥＤＥＣコードである。
例えば，図４に示すようなものがある。同図は従来のパ
ワー素子の実装構造を説明する斜視図であり，ここでは
パワー素子として，ＴＯ−２２０パッケージ４０１に入
れられたパワートランジスタを例にとって説明する。な
お，「ＴＯ−２２０」はＪＥＤＥＣコードである。
【０００３】ＴＯ−２２０パッケージ４０１は，ヒート
シンク４０２に絶縁シート４０３を介し，ビス４０４を
用いてネジ止めされる。このような方法で，ヒートシン
ク４０２上には数個のＴＯ−２２０パッケージ４０１が
接続されている。またマザーボード１０５上には，チッ
プ部品１０６等，その他の電子部品（図示せず）が接続
されている。
シンク４０２に絶縁シート４０３を介し，ビス４０４を
用いてネジ止めされる。このような方法で，ヒートシン
ク４０２上には数個のＴＯ−２２０パッケージ４０１が
接続されている。またマザーボード１０５上には，チッ
プ部品１０６等，その他の電子部品（図示せず）が接続
されている。
【０００４】さらにマザーボート１０５上には，先に説
明したＴＯ−２２０パッケージ４０１群を実装するため
の位置決め穴１０７が設けてあり，ヒートシンク４０２
の位置決めピン４０８が該位置決め穴１０７に合わされ
てヒートシンク４０２が位置決めされる。また，同様に
ＴＯ−２２０パッケージ４０１についても，接続端子４
０９は，マザーボード１０５のスルーホール４１０部と
はんだ等を介して電気的に接続されるという一般的な実
装構造である。
明したＴＯ−２２０パッケージ４０１群を実装するため
の位置決め穴１０７が設けてあり，ヒートシンク４０２
の位置決めピン４０８が該位置決め穴１０７に合わされ
てヒートシンク４０２が位置決めされる。また，同様に
ＴＯ−２２０パッケージ４０１についても，接続端子４
０９は，マザーボード１０５のスルーホール４１０部と
はんだ等を介して電気的に接続されるという一般的な実
装構造である。
【０００５】
【発明が解決しようとする課題】しかしながら，このよ
うな従来のパワー素子の実装構造にあっては，板状のヒ
ートシンクに複数のＴＯ−２２０パッケージを絶縁板を
介してヒートシンクの所定の位置にネジ止めし，さらに
マザーボードに開けたスルーホールへ複数のＴＯ−２２
０パッケージのリードを挿入し，電気的に接続する構造
となっていたため，以下に示す（１）〜（４）の問題点
があった。 (1) 部品点数が多い，(2) 組付け方法が複雑で工程が多
く組立工程に時間がかかる，(3) パッケージが大きくヒ
ートシンク上に配線できない等により実装密度が低い，
(4) 部品が大きく単品の重量が重い。
うな従来のパワー素子の実装構造にあっては，板状のヒ
ートシンクに複数のＴＯ−２２０パッケージを絶縁板を
介してヒートシンクの所定の位置にネジ止めし，さらに
マザーボードに開けたスルーホールへ複数のＴＯ−２２
０パッケージのリードを挿入し，電気的に接続する構造
となっていたため，以下に示す（１）〜（４）の問題点
があった。 (1) 部品点数が多い，(2) 組付け方法が複雑で工程が多
く組立工程に時間がかかる，(3) パッケージが大きくヒ
ートシンク上に配線できない等により実装密度が低い，
(4) 部品が大きく単品の重量が重い。
【０００６】この発明は，このような従来の問題点に鑑
みてなされたもので，部品点数をより少なくし，組立工
程に要する時間を削減でき，より高密度な実装を実現で
き，さらにはより単純構造の実装構造として全体の重量
を軽量化し得る半導体装置を提供することを目的として
いる。
みてなされたもので，部品点数をより少なくし，組立工
程に要する時間を削減でき，より高密度な実装を実現で
き，さらにはより単純構造の実装構造として全体の重量
を軽量化し得る半導体装置を提供することを目的として
いる。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に，この発明の請求項１に係る半導体装置は，図１およ
び図２に示す如く，実装された半導体素子１１２を備
え，配線層２１３を含む面が折り曲げの外側となるよう
に当該基板の一端をＪ字またはＬ字状に折り曲げた基板
１１１と，前記基板１１１を実装するマザーボード１０
５とを具備し，前記基板１１１は，当該基板１１１の折
り曲げ部分の配線層２１３と前記マザーボード１０５上
の配線２１８とを電気的に接続して表面実装されるもの
である。
に，この発明の請求項１に係る半導体装置は，図１およ
び図２に示す如く，実装された半導体素子１１２を備
え，配線層２１３を含む面が折り曲げの外側となるよう
に当該基板の一端をＪ字またはＬ字状に折り曲げた基板
１１１と，前記基板１１１を実装するマザーボード１０
５とを具備し，前記基板１１１は，当該基板１１１の折
り曲げ部分の配線層２１３と前記マザーボード１０５上
の配線２１８とを電気的に接続して表面実装されるもの
である。
【０００８】また，請求項２に係る半導体装置は，請求
項１記載の半導体装置において，前記基板１１１が，前
記マザーボード１０５上の穴１０７に挿入されて当該基
板１１１の位置を決定する位置決めピン１０８を備えた
ものである。
項１記載の半導体装置において，前記基板１１１が，前
記マザーボード１０５上の穴１０７に挿入されて当該基
板１１１の位置を決定する位置決めピン１０８を備えた
ものである。
【０００９】また，請求項３に係る半導体装置は，請求
項１または２記載の半導体装置において，前記基板１１
１がヒートシンクとしての機能を備えるものである。
項１または２記載の半導体装置において，前記基板１１
１がヒートシンクとしての機能を備えるものである。
【００１０】さらに，請求項４に係る半導体装置は，請
求項１，２または３記載の半導体装置において，前記基
板１１１上に実装される半導体素子１１２は，該基板１
１１上に直接，パッケージを行っていない裸のチップを
接合し，ワイヤ２１６にて該基板１１１と結線されてな
る，いわゆるベアチップ実装方法により実装されている
ものである。
求項１，２または３記載の半導体装置において，前記基
板１１１上に実装される半導体素子１１２は，該基板１
１１上に直接，パッケージを行っていない裸のチップを
接合し，ワイヤ２１６にて該基板１１１と結線されてな
る，いわゆるベアチップ実装方法により実装されている
ものである。
【００１１】
【作用】この発明に係る半導体装置（請求項１）は，図
１および図２に示す如く，実装された半導体素子１１２
を搭載した基板１１１を，配線層２１３を含む面が折り
曲げの外側となるように当該基板の一端をＪ字またはＬ
字状に折り曲げ，基板１１１の折り曲げ部分の配線層２
１３とマザーボード１０５上の配線２１８とを電気的に
接続して，基板１１１をマザーボード１０５上に表面実
装する。これにより，絶縁シートやビス等を必要としな
いので部品点数が少なくなり，実装構造が単純であるの
で組立工程にかかる時間を削減でき，基板１１１上にも
回路形成が可能でマザーボード１０５の基板面積を小さ
くできるので高密度実装を実現でき，さらに，ビス，絶
縁シートおよびＴＯ−２２０パッケージ等を使用せず，
例えば，単純な構造のベアチップ実装方法等で実装可能
であるため全体の重量が軽くなる。
１および図２に示す如く，実装された半導体素子１１２
を搭載した基板１１１を，配線層２１３を含む面が折り
曲げの外側となるように当該基板の一端をＪ字またはＬ
字状に折り曲げ，基板１１１の折り曲げ部分の配線層２
１３とマザーボード１０５上の配線２１８とを電気的に
接続して，基板１１１をマザーボード１０５上に表面実
装する。これにより，絶縁シートやビス等を必要としな
いので部品点数が少なくなり，実装構造が単純であるの
で組立工程にかかる時間を削減でき，基板１１１上にも
回路形成が可能でマザーボード１０５の基板面積を小さ
くできるので高密度実装を実現でき，さらに，ビス，絶
縁シートおよびＴＯ−２２０パッケージ等を使用せず，
例えば，単純な構造のベアチップ実装方法等で実装可能
であるため全体の重量が軽くなる。
【００１２】また，請求項２に係る半導体装置では，基
板１１１の位置決めピン１０８を，マザーボード１０５
上の穴１０７に挿入することにより，当該基板１１１の
位置が決定される。したがって，基板１１１がマザーボ
ード１０５に対してより正確に配置され，実装工程の自
動化が容易となる。
板１１１の位置決めピン１０８を，マザーボード１０５
上の穴１０７に挿入することにより，当該基板１１１の
位置が決定される。したがって，基板１１１がマザーボ
ード１０５に対してより正確に配置され，実装工程の自
動化が容易となる。
【００１３】また，請求項３に係る半導体装置では，基
板１１１がヒートシンクの機能を備えるので，特にパワ
ー素子等の高熱発生源となるような半導体素子１１２を
備えた半導体装置にその効力を発揮する。
板１１１がヒートシンクの機能を備えるので，特にパワ
ー素子等の高熱発生源となるような半導体素子１１２を
備えた半導体装置にその効力を発揮する。
【００１４】さらに，請求項４に係る半導体装置では，
基板１１１上に実装される半導体素子１１２は，いわゆ
るベアチップ実装方法により実装されているので，実装
密度を向上させ，また全体の重量を軽くすることができ
る。
基板１１１上に実装される半導体素子１１２は，いわゆ
るベアチップ実装方法により実装されているので，実装
密度を向上させ，また全体の重量を軽くすることができ
る。
【００１５】
【実施例】以下，この発明の半導体装置の一実施例につ
いて，図面を参照して詳細に説明する。
いて，図面を参照して詳細に説明する。
【００１６】図１はこの発明の一実施例に係る半導体装
置の斜視図である。同図において，図４（従来例）と重
複する部分には同一の符号を附する。図１において本実
施例の半導体装置は，少なくとも，ベアチップ実装され
た半導体素子１１２を備え，配線層２１３（図２参照）
を含む面が折り曲げの外側となるように当該金属基板の
一端をＪ字状に折り曲げた金属基板（基板）１１１と，
金属基板１１１を実装するマザーボード１０５とを備え
て構成されている。金属基板１１１は，当該金属基板１
１１の折り曲げ部分の配線層２１３（図２参照）とマザ
ーボード１０５上の配線２１８とを電気的に接続して表
面実装されている。
置の斜視図である。同図において，図４（従来例）と重
複する部分には同一の符号を附する。図１において本実
施例の半導体装置は，少なくとも，ベアチップ実装され
た半導体素子１１２を備え，配線層２１３（図２参照）
を含む面が折り曲げの外側となるように当該金属基板の
一端をＪ字状に折り曲げた金属基板（基板）１１１と，
金属基板１１１を実装するマザーボード１０５とを備え
て構成されている。金属基板１１１は，当該金属基板１
１１の折り曲げ部分の配線層２１３（図２参照）とマザ
ーボード１０５上の配線２１８とを電気的に接続して表
面実装されている。
【００１７】金属基板１１１上には，パワー素子等の半
導体素子１１２の他にも種々のチップ部品（ＳＭＤ回路
部品）１０６が搭載されている。金属基板１１１のマザ
ーボード１０５に接続される側の端部はＪ字形に折り曲
げられている。
導体素子１１２の他にも種々のチップ部品（ＳＭＤ回路
部品）１０６が搭載されている。金属基板１１１のマザ
ーボード１０５に接続される側の端部はＪ字形に折り曲
げられている。
【００１８】さらに，金属基板１１１の該端部の両端に
は，マザーボード１０５上の位置決め穴（穴）１０７に
挿入されて当該金属基板１１１の位置を決定する位置決
めピン１０８が備えられている。即ち，マザーボード１
０５には所定の位置に位置決め穴１０７が設けられ，こ
れが金属基板１１１の位置決めピン１０８と合わされ，
所定の位置に金属基板１１１を配置できる。これによ
り，基板１１１をマザーボード１０５に対してより正確
に配置することができ，半導体装置の実装工程における
自動化を図ることが可能となる。また，マザーボード１
０５上には，他種のチップ部品１０６等が搭載されてい
る。
は，マザーボード１０５上の位置決め穴（穴）１０７に
挿入されて当該金属基板１１１の位置を決定する位置決
めピン１０８が備えられている。即ち，マザーボード１
０５には所定の位置に位置決め穴１０７が設けられ，こ
れが金属基板１１１の位置決めピン１０８と合わされ，
所定の位置に金属基板１１１を配置できる。これによ
り，基板１１１をマザーボード１０５に対してより正確
に配置することができ，半導体装置の実装工程における
自動化を図ることが可能となる。また，マザーボード１
０５上には，他種のチップ部品１０６等が搭載されてい
る。
【００１９】次に，金属基板１１１のマザーボード１０
５への表面実装（電気的接続）について，図２に示す本
実施例の断面図を参照して詳細に説明する。金属基板１
１１は，配線層２１３，絶縁層２１４および金属ベース
２１５から成る複合基板であり，金属基板１１１のマザ
ーボード１０５に接続される側の端部は，金属ベース２
１５の厚みが薄くなって，Ｊ字状に折り曲げられてい
る。
５への表面実装（電気的接続）について，図２に示す本
実施例の断面図を参照して詳細に説明する。金属基板１
１１は，配線層２１３，絶縁層２１４および金属ベース
２１５から成る複合基板であり，金属基板１１１のマザ
ーボード１０５に接続される側の端部は，金属ベース２
１５の厚みが薄くなって，Ｊ字状に折り曲げられてい
る。
【００２０】また，金属基板１１１上にはパワー素子等
の半導体素子１１２がベアチップ実装されるが，その実
装構造は次の通りである。先ず半導体素子１１２が接合
され，次に配線層２１３と半導体素子１１２の電気的な
接続を行うため，ワイヤ２１６にて結線される。さら
に，半導体素子１１２およびワイヤ２１６を保護する目
的で，封止樹脂２１７にてコーティングが施されてい
る。
の半導体素子１１２がベアチップ実装されるが，その実
装構造は次の通りである。先ず半導体素子１１２が接合
され，次に配線層２１３と半導体素子１１２の電気的な
接続を行うため，ワイヤ２１６にて結線される。さら
に，半導体素子１１２およびワイヤ２１６を保護する目
的で，封止樹脂２１７にてコーティングが施されてい
る。
【００２１】金属基板１１１とマザーボード１０５との
接続は，Ｊ字状に折り曲げられた金属基板１１１の配線
層２１３とマザーボード１０５上の配線２１８をはんだ
２１９を介して電気的に接続される。なお，マザーボー
ド１０５上には種々のチップ部品１０６等も実装されて
いる。
接続は，Ｊ字状に折り曲げられた金属基板１１１の配線
層２１３とマザーボード１０５上の配線２１８をはんだ
２１９を介して電気的に接続される。なお，マザーボー
ド１０５上には種々のチップ部品１０６等も実装されて
いる。
【００２２】本実施例の金属基板１１１では，金属基板
１１１の端部（Ｊ字部分）の金属ベース部２１５を薄く
形成することにより，容易にＪ字状に折り曲げ得る構造
としている。またこの折り曲げたＪ字状部分を用いてマ
ザーボード１０５へ表面実装を可能としている。
１１１の端部（Ｊ字部分）の金属ベース部２１５を薄く
形成することにより，容易にＪ字状に折り曲げ得る構造
としている。またこの折り曲げたＪ字状部分を用いてマ
ザーボード１０５へ表面実装を可能としている。
【００２３】このため，従来のように半導体素子の接続
端子４０９用のスルーホール４１０の穴開け工程や，ス
ルーホールメッキ工程等が不要となり，実装工程に要す
る時間の低減を図ることができる。
端子４０９用のスルーホール４１０の穴開け工程や，ス
ルーホールメッキ工程等が不要となり，実装工程に要す
る時間の低減を図ることができる。
【００２４】また，金属基板１１１の端部の金属ベース
部２１５を薄く形成する方法としては，予め端部に当た
る部分を薄く形成した金属ベース２１５へ絶縁層２１４
と配線層２１３を貼り付け，分割するのが一般的であ
る。他方で，金属基板１１１として分割形成した後に端
部の金属ベース２１５を削る方法もあるが，１個１個の
個別の作業となって該工程に時間がかかり一般的ではな
いと考える。
部２１５を薄く形成する方法としては，予め端部に当た
る部分を薄く形成した金属ベース２１５へ絶縁層２１４
と配線層２１３を貼り付け，分割するのが一般的であ
る。他方で，金属基板１１１として分割形成した後に端
部の金属ベース２１５を削る方法もあるが，１個１個の
個別の作業となって該工程に時間がかかり一般的ではな
いと考える。
【００２５】また，金属基板１１１上へは，半導体素子
１１２の他にも種々のチップ部品１０６の搭載，並びに
配線等が行えるため，本来マザーボード１０５上に形成
すべき一部の回路部を金属基板１１１上に形成すること
も可能である。
１１２の他にも種々のチップ部品１０６の搭載，並びに
配線等が行えるため，本来マザーボード１０５上に形成
すべき一部の回路部を金属基板１１１上に形成すること
も可能である。
【００２６】以上のように本実施例の半導体装置では，
半導体素子１１２の実装工程は，基本的に一般的なベア
チップ実装工程と同様であり，部品点数が少なく，且つ
実装工程も自動化ができるため，安価に組立加工を行う
ことができる。
半導体素子１１２の実装工程は，基本的に一般的なベア
チップ実装工程と同様であり，部品点数が少なく，且つ
実装工程も自動化ができるため，安価に組立加工を行う
ことができる。
【００２７】また，先に述べたように，金属基板１１１
上にマザーボード１０５の一部の回路を形成できるた
め，高密度実装を行うことができ，マザーボード１０５
の基板寸法を小さくできる。さらに，部品点数が少な
く，半導体素子１１２をヒートシンク１０２に接続する
ためのネジなどが不要であり，全体として重量を軽くで
きる。なお，以上の説明では，金属基板１１１の形状と
して，金属基板１１１の一端をＪ字状に折り曲げたもの
について説明したが，これに限らず金属基板１１１の一
端をＬ字状としても上記と同様の効果を奏する。
上にマザーボード１０５の一部の回路を形成できるた
め，高密度実装を行うことができ，マザーボード１０５
の基板寸法を小さくできる。さらに，部品点数が少な
く，半導体素子１１２をヒートシンク１０２に接続する
ためのネジなどが不要であり，全体として重量を軽くで
きる。なお，以上の説明では，金属基板１１１の形状と
して，金属基板１１１の一端をＪ字状に折り曲げたもの
について説明したが，これに限らず金属基板１１１の一
端をＬ字状としても上記と同様の効果を奏する。
【００２８】次に，金属基板１１１の端部の両端に形成
される位置決めピンの種々の変形について説明する。図
３は実施例において位置決めピンの形状を変形した金属
基板の斜視図である。同図では，金属基板１１１の位置
を決めるための位置決めピン３０８の形状として，表面
実装する場合に金属基板１１１を前後に倒れ難くするた
め，位置決めピンの一部にも接触面を持たせるようにＬ
字形に当該ピンを曲げた形状としている。
される位置決めピンの種々の変形について説明する。図
３は実施例において位置決めピンの形状を変形した金属
基板の斜視図である。同図では，金属基板１１１の位置
を決めるための位置決めピン３０８の形状として，表面
実装する場合に金属基板１１１を前後に倒れ難くするた
め，位置決めピンの一部にも接触面を持たせるようにＬ
字形に当該ピンを曲げた形状としている。
【００２９】また，図示しないが，金属基板１１１の端
部の両端で，１方向に１本づつのピンの構成（図３参
照）ではなく，両端で２本づつ２方向にＬ字形に曲げた
ピンの構成としてもよい。ただしこの場合には，マザー
ボード１０５上に必要とされる位置決め穴１０７は４つ
になる。
部の両端で，１方向に１本づつのピンの構成（図３参
照）ではなく，両端で２本づつ２方向にＬ字形に曲げた
ピンの構成としてもよい。ただしこの場合には，マザー
ボード１０５上に必要とされる位置決め穴１０７は４つ
になる。
【００３０】また，マザーボード１０５に位置決め穴１
０７を開けずに，金属基板１１１を倒れないように実装
する方法として，位置決めピン１０８または３０８の形
状を逆Ｔ字形状にして支える方法も考えられる（図示せ
ず）。
０７を開けずに，金属基板１１１を倒れないように実装
する方法として，位置決めピン１０８または３０８の形
状を逆Ｔ字形状にして支える方法も考えられる（図示せ
ず）。
【００３１】
【発明の効果】以上説明してきたように，この発明に係
る半導体装置（請求項１）によれば，実装された半導体
素子を搭載した基板を，配線層を含む面が折り曲げの外
側となるように当該基板の一端をＪ字またはＬ字状に折
り曲げ，基板の折り曲げ部分の配線層とマザーボード上
の配線とを電気的に接続して，基板をマザーボード上に
表面実装することとしたので，従来技術と比して部品点
数を少なくでき，実装構造が単純であるので組立工程に
かかる時間を削減でき，基板上にも回路形成が可能でマ
ザーボードの基板面積を小さくできるので高密度実装を
実現でき，さらに単純な構造のベアチップ実装であるた
め全体の重量を軽量化し得る半導体装置を提供すること
ができる。
る半導体装置（請求項１）によれば，実装された半導体
素子を搭載した基板を，配線層を含む面が折り曲げの外
側となるように当該基板の一端をＪ字またはＬ字状に折
り曲げ，基板の折り曲げ部分の配線層とマザーボード上
の配線とを電気的に接続して，基板をマザーボード上に
表面実装することとしたので，従来技術と比して部品点
数を少なくでき，実装構造が単純であるので組立工程に
かかる時間を削減でき，基板上にも回路形成が可能でマ
ザーボードの基板面積を小さくできるので高密度実装を
実現でき，さらに単純な構造のベアチップ実装であるた
め全体の重量を軽量化し得る半導体装置を提供すること
ができる。
【００３２】また，請求項２に係る半導体装置によれ
ば，基板に，マザーボード上の穴に挿入されて当該基板
の位置を決定する位置決めピンを備えた構造としたの
で，基板をマザーボードに対してより正確に配置するこ
とができ，実装工程の自動化を図ることができる。
ば，基板に，マザーボード上の穴に挿入されて当該基板
の位置を決定する位置決めピンを備えた構造としたの
で，基板をマザーボードに対してより正確に配置するこ
とができ，実装工程の自動化を図ることができる。
【００３３】また，請求項３に係る半導体装置によれ
ば，基板がヒートシンクとしての機能を備えるので，特
にパワー素子等の高熱発生源となるような半導体素子を
備えた半導体装置にその効力を発揮する。
ば，基板がヒートシンクとしての機能を備えるので，特
にパワー素子等の高熱発生源となるような半導体素子を
備えた半導体装置にその効力を発揮する。
【００３４】さらに，請求項４に係る半導体装置によれ
ば，基板上に実装される半導体素子は，いわゆるベアチ
ップ実装方法により実装されているので，実装密度を向
上させ，また全体の重量を軽くすることができる。
ば，基板上に実装される半導体素子は，いわゆるベアチ
ップ実装方法により実装されているので，実装密度を向
上させ，また全体の重量を軽くすることができる。
【図１】本発明の一実施例に係る半導体装置の斜視図で
ある。
ある。
【図２】実施例の半導体装置の断面図である。
【図３】実施例において位置決めピンの形状を変形した
金属基板の斜視図である。
金属基板の斜視図である。
【図４】従来の半導体装置の実装構造を説明する斜視図
である。
である。
１０５ マザーボード １０６ チップ部品（ＳＭＤ回路部品） １０７ 位置決め穴（穴） １０８，３０８，４０８ 位置決めピン １１１ 金属基板（基板） １１２ 半導体素子 ２１３ 配線層 ２１４ 絶縁層 ２１５ 金属ベース ２１６ ワイヤ ２１７ 封止樹脂 ２１８ 配線 ２１９ はんだ ４０１ ＴＯ−２２０パッケージ ４０２ ヒートシンク ４０３ 絶縁シート ４０４ ビス ４０９ 接続端子 ４１０ スルーホール
Claims (4)
- 【請求項１】 実装された半導体素子を備え，配線層を
含む面が折り曲げの外側となるように当該基板の一端を
Ｊ字またはＬ字状に折り曲げた基板と，前記基板を実装
するマザーボードとを有し，前記基板は，当該基板の折
り曲げ部分の配線層と前記マザーボード上の配線とを電
気的に接続して表面実装されることを特徴とする半導体
装置。 - 【請求項２】 前記基板は，前記マザーボード上の穴に
挿入されて当該基板の位置を決定する位置決めピンを有
することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記基板は，ヒートシンクとしての機能
を有することを特徴とする請求項１または２記載の半導
体装置。 - 【請求項４】 前記基板上に実装される半導体素子は，
該基板上に直接，パッケージを行っていない裸のチップ
を接合し，ワイヤにて該基板と結線されてなる，いわゆ
るベアチップ実装方法により実装されていることを特徴
とする請求項１，２または３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24642494A JPH08111575A (ja) | 1994-10-12 | 1994-10-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24642494A JPH08111575A (ja) | 1994-10-12 | 1994-10-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111575A true JPH08111575A (ja) | 1996-04-30 |
Family
ID=17148280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24642494A Pending JPH08111575A (ja) | 1994-10-12 | 1994-10-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926939A3 (en) * | 1997-12-24 | 2000-01-19 | Denso Corporation | Electronic circuit apparatus and method for assembling the same |
-
1994
- 1994-10-12 JP JP24642494A patent/JPH08111575A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926939A3 (en) * | 1997-12-24 | 2000-01-19 | Denso Corporation | Electronic circuit apparatus and method for assembling the same |
| US6185101B1 (en) | 1997-12-24 | 2001-02-06 | Denso Corporation | Electronic circuit apparatus and method for assembling the same |
| US6418021B1 (en) | 1997-12-24 | 2002-07-09 | Denso Corporation | Electronic circuit apparatus and method for assembling the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5566051A (en) | Ultra high density integrated circuit packages method and apparatus | |
| US6198162B1 (en) | Method and apparatus for a chip-on-board semiconductor module | |
| JPH10308419A (ja) | 半導体パッケージ及びその半導体実装構造 | |
| JP2716012B2 (ja) | 半導体パッケージ及びその実装方法 | |
| US4949220A (en) | Hybrid IC with heat sink | |
| US5349233A (en) | Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame | |
| JPH0513504A (ja) | 垂直半導体相互接続方法及び構成体 | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JP3012184B2 (ja) | 実装装置 | |
| JPH08111575A (ja) | 半導体装置 | |
| JPH04315460A (ja) | 垂直リードオンチップパッケージ | |
| US5400219A (en) | Tape automated bonding for electrically connecting semiconductor chips to substrates | |
| JPH0629421A (ja) | 電子部品搭載用基板 | |
| JPH08321580A (ja) | 混成集積回路装置の構造及びその製造方法 | |
| JPH06132473A (ja) | ハイブリッドｉｃ | |
| JPH0555719A (ja) | 回路基板装置 | |
| JP2522583Y2 (ja) | 放熱フイン付きジヤンパ線ユニツト | |
| JP2715957B2 (ja) | 混成集積回路装置 | |
| JPH0227566Y2 (ja) | ||
| JPH01208851A (ja) | 電子部品の実装構造 | |
| JPH05326814A (ja) | 電子回路素子搭載用リードフレーム | |
| JP2753713B2 (ja) | リードフレーム集合シート | |
| JPH11135716A (ja) | 半導体装置の積層構造およびその製造方法 | |
| JPS62101063A (ja) | 薄形ｉｃモジユ−ル | |
| JPS6350090A (ja) | 電子回路基板 |