JPH08107544A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JPH08107544A JPH08107544A JP6266315A JP26631594A JPH08107544A JP H08107544 A JPH08107544 A JP H08107544A JP 6266315 A JP6266315 A JP 6266315A JP 26631594 A JP26631594 A JP 26631594A JP H08107544 A JPH08107544 A JP H08107544A
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- video signal
- output
- vertical filter
- circuit
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- 238000001914 filtration Methods 0.000 claims abstract description 4
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 28
- 230000005484 gravity Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000007906 compression Methods 0.000 description 5
- 230000006835 compression Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 238000013144 data compression Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/804—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components
- H04N9/8042—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components involving data reduction
- H04N9/8047—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components involving data reduction using transform coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/877—Regeneration of colour television signals by assembling picture element blocks in an intermediate memory
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/78—Television signal recording using magnetic recording
- H04N5/782—Television signal recording using magnetic recording on tape
- H04N5/783—Adaptations for reproducing at a rate different from the recording rate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S348/00—Television
- Y10S348/91—Flicker reduction
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Television Systems (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【目的】 デジタルＶＴＲ等の変速再生時におけるフリ
ッカを抑制する。 【構成】 デブロッキング・デシャフリング回路１６
は、入力されるフレーム単位のビデオ信号のデブロッキ
ング・デシャフリングを行うと共にフィールド単位のビ
デオ信号に変換して出力する。この時、マイコン３１は
デジタルＶＴＲの再生モード（ノーマル、スロー、リバ
ース等）に応じてフィールド順序を設定するための制御
信号ＶＦＦ，ＶＦＳをデブロッキング・デシャフリング
回路１６へ送る。デブロッキング・デシャフリング回路
１６の出力は、マイコン３１からの制御信号により係数
の変化する垂直フィルタ３２により、フィールド順序に
応じたフィルタリングを受ける。
ッカを抑制する。 【構成】 デブロッキング・デシャフリング回路１６
は、入力されるフレーム単位のビデオ信号のデブロッキ
ング・デシャフリングを行うと共にフィールド単位のビ
デオ信号に変換して出力する。この時、マイコン３１は
デジタルＶＴＲの再生モード（ノーマル、スロー、リバ
ース等）に応じてフィールド順序を設定するための制御
信号ＶＦＦ，ＶＦＳをデブロッキング・デシャフリング
回路１６へ送る。デブロッキング・デシャフリング回路
１６の出力は、マイコン３１からの制御信号により係数
の変化する垂直フィルタ３２により、フィールド順序に
応じたフィルタリングを受ける。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルビデオテープ
レコーダ（以下「デジタルＶＴＲ」という。）等におい
て変速再生を行う際に生じるフリッカを抑制する技術に
関するものである。
レコーダ（以下「デジタルＶＴＲ」という。）等におい
て変速再生を行う際に生じるフリッカを抑制する技術に
関するものである。
【０００２】
【従来の技術】映像信号をＡ／Ｄ変換した後、データ量
を圧縮してビテオテープに記録／再生するデジタルＶＴ
Ｒが提案されている。図２２にこのようなデジタルＶＴ
Ｒの基本構成の一例を示す。
を圧縮してビテオテープに記録／再生するデジタルＶＴ
Ｒが提案されている。図２２にこのようなデジタルＶＴ
Ｒの基本構成の一例を示す。
【０００３】この図において、Ｙ，Ｕ（＝Ｂ−Ｙ），Ｖ
（＝Ｒ−Ｙ）の各信号から構成されるアナログコンポー
ネントビデオ信号は、それぞれＡ／Ｄ変換器１〜３にお
いてＡ／Ｄ変換され、このＡ／Ｄ変換出力の内、有効エ
リア（５２５／６０方式では、第１フィールドにおける
２３Ｈ〜２６２Ｈの２４０ライン及び第２フィールドに
おける２８５Ｈ〜５２４Ｈの２４０ラインの各ラインに
おける有効走査期間、また６２５／５０方式では、第１
フィールドにおける２３Ｈ〜３１０Ｈの２８８ライン及
び第２フィールドにおける３３５Ｈ〜６２２Ｈの２８８
ラインの各ラインにおける有効走査期間）の画像データ
がブロッキング・シャフリング回路４へ供給される。図
２３は５２５／６０方式の場合の有効エリアの走査線と
画面との関係を示したものである。
（＝Ｒ−Ｙ）の各信号から構成されるアナログコンポー
ネントビデオ信号は、それぞれＡ／Ｄ変換器１〜３にお
いてＡ／Ｄ変換され、このＡ／Ｄ変換出力の内、有効エ
リア（５２５／６０方式では、第１フィールドにおける
２３Ｈ〜２６２Ｈの２４０ライン及び第２フィールドに
おける２８５Ｈ〜５２４Ｈの２４０ラインの各ラインに
おける有効走査期間、また６２５／５０方式では、第１
フィールドにおける２３Ｈ〜３１０Ｈの２８８ライン及
び第２フィールドにおける３３５Ｈ〜６２２Ｈの２８８
ラインの各ラインにおける有効走査期間）の画像データ
がブロッキング・シャフリング回路４へ供給される。図
２３は５２５／６０方式の場合の有効エリアの走査線と
画面との関係を示したものである。
【０００４】このブロッキング・シャフリング回路４に
おいて、入力されるフィールド単位（インターレース方
式）のコンポーネント画像データをフレーム単位（ノン
インターレース方式）の時分割画像データに変換すると
共に画像データの圧縮効率を上げるためのシャフリング
を行い、画像圧縮符号化回路５へ送る。
おいて、入力されるフィールド単位（インターレース方
式）のコンポーネント画像データをフレーム単位（ノン
インターレース方式）の時分割画像データに変換すると
共に画像データの圧縮効率を上げるためのシャフリング
を行い、画像圧縮符号化回路５へ送る。
【０００５】画像圧縮符号化回路５は入力された画像デ
ータに対してＤＣＴ（離散コサイン変換）及び可変長符
号化を用いたデータ圧縮を行い、誤り訂正符号付加回路
６へ送る。誤り訂正符号付加回路６は再生時のエラーを
訂正するための誤り訂正符号を付加して変調回路７へ出
力する。変調回路７は入力されたデータに対して所定の
記録変調処理を行い、記録増幅器８へ出力する。記録増
幅器８の出力は記録ヘッド９によりビデオテープ１０に
記録される。
ータに対してＤＣＴ（離散コサイン変換）及び可変長符
号化を用いたデータ圧縮を行い、誤り訂正符号付加回路
６へ送る。誤り訂正符号付加回路６は再生時のエラーを
訂正するための誤り訂正符号を付加して変調回路７へ出
力する。変調回路７は入力されたデータに対して所定の
記録変調処理を行い、記録増幅器８へ出力する。記録増
幅器８の出力は記録ヘッド９によりビデオテープ１０に
記録される。
【０００６】再生時は、再生ヘッド１１によりビデオテ
ープ１０から再生されたデータが再生増幅器１２により
増幅され、復調回路１３へ送られる。復調回路１３によ
り記録復調処理を受けたデータは誤り訂正回路１４へ送
られ、ここで記録時に付加された誤り訂正符号を用いた
エラー訂正を受けた後、画像圧縮復号化回路１５へ送ら
れる。画像圧縮復号化回路１５は入力されたデータに対
して可変長符号の復号及びＩＤＣＴ（逆離散コサイン変
換）を行い、デブロッキング・デシャフリング回路１６
へ出力する。
ープ１０から再生されたデータが再生増幅器１２により
増幅され、復調回路１３へ送られる。復調回路１３によ
り記録復調処理を受けたデータは誤り訂正回路１４へ送
られ、ここで記録時に付加された誤り訂正符号を用いた
エラー訂正を受けた後、画像圧縮復号化回路１５へ送ら
れる。画像圧縮復号化回路１５は入力されたデータに対
して可変長符号の復号及びＩＤＣＴ（逆離散コサイン変
換）を行い、デブロッキング・デシャフリング回路１６
へ出力する。
【０００７】デブロッキング・デシャフリング回路１６
は記録側で施されたシャフリングを元に戻し、かつフレ
ーム単位の時分割画像データをフィールド単位のコンポ
ーネント画像データに戻してＤ／Ａ変換器１７〜１９へ
出力する。図２４は通常再生時のデブロッキング・デシ
ャフリング回路１６の入力信号と出力信号とのタイミン
グ関係を示す。このように、フレーム単位で入力された
画像データは１フレーム遅れて１フレームが２フィール
ドの画像データとなって出力される。なお、ここでは出
力画像データを１系統のみ示したが、実際にはＹ，Ｕ，
Ｖの３系統がパラレルに出力される。
は記録側で施されたシャフリングを元に戻し、かつフレ
ーム単位の時分割画像データをフィールド単位のコンポ
ーネント画像データに戻してＤ／Ａ変換器１７〜１９へ
出力する。図２４は通常再生時のデブロッキング・デシ
ャフリング回路１６の入力信号と出力信号とのタイミン
グ関係を示す。このように、フレーム単位で入力された
画像データは１フレーム遅れて１フレームが２フィール
ドの画像データとなって出力される。なお、ここでは出
力画像データを１系統のみ示したが、実際にはＹ，Ｕ，
Ｖの３系統がパラレルに出力される。
【０００８】Ｄ／Ａ変換器１７〜１９は入力された画像
データをＤ／Ａ変換すると共に、このＤ／Ａ変換した信
号に基準信号発生器（図示せず）から出力された同期信
号等を付加してアナログコンポーネントビデオ信号Ｙ，
Ｕ，Ｖを出力する。
データをＤ／Ａ変換すると共に、このＤ／Ａ変換した信
号に基準信号発生器（図示せず）から出力された同期信
号等を付加してアナログコンポーネントビデオ信号Ｙ，
Ｕ，Ｖを出力する。
【０００９】
【発明が解決しようとする課題】このように構成された
デジタルＶＴＲにおける変速再生は、デブロッキング・
デシャフリング回路１６内の画像データを記憶するメモ
リを用いて１フィールド分の画像データを連続して出力
させることで実現できる。例えば、スチル再生であれば
どちらか一方のフィールドを１フレーム内で２度出力さ
せる。
デジタルＶＴＲにおける変速再生は、デブロッキング・
デシャフリング回路１６内の画像データを記憶するメモ
リを用いて１フィールド分の画像データを連続して出力
させることで実現できる。例えば、スチル再生であれば
どちらか一方のフィールドを１フレーム内で２度出力さ
せる。
【００１０】しかし、このままでは、図２３の画面とラ
インとの関係を示す図から明らかなように、同じフィー
ルドの画像データをライン間隔の１／２異なる位置に出
力するため、フィールド周波数のラインフリッカが発生
する。すなわち、画像がライン間隔の１／２の振幅で上
下に振動してしまう。
インとの関係を示す図から明らかなように、同じフィー
ルドの画像データをライン間隔の１／２異なる位置に出
力するため、フィールド周波数のラインフリッカが発生
する。すなわち、画像がライン間隔の１／２の振幅で上
下に振動してしまう。
【００１１】そこで、これを抑えるため、図２５のよう
なフィールド毎に垂直方向に画像の重心を移動させる垂
直フィルタを挿入して両フィールドの画像の重心を合わ
せる方法が考えられている。この図において、係数器２
２〜２４の係数ａ〜ｄを図２６に示すタイプα，β，γ
のいずれかに選定すると共にスイッチ２８を図２４
（ｃ）のフィールドＩＤにより切り換えることによっ
て、第１フィールドの画像の重心よりも第２フィールド
の画像の重心がライン間隔の１／２だけ下がるようにし
ている。これにより、同一フィールドが繰り返し出力さ
れた場合に、両方のフィールドの画像の重心位置を合わ
せラインフリッカをなくすことができる。
なフィールド毎に垂直方向に画像の重心を移動させる垂
直フィルタを挿入して両フィールドの画像の重心を合わ
せる方法が考えられている。この図において、係数器２
２〜２４の係数ａ〜ｄを図２６に示すタイプα，β，γ
のいずれかに選定すると共にスイッチ２８を図２４
（ｃ）のフィールドＩＤにより切り換えることによっ
て、第１フィールドの画像の重心よりも第２フィールド
の画像の重心がライン間隔の１／２だけ下がるようにし
ている。これにより、同一フィールドが繰り返し出力さ
れた場合に、両方のフィールドの画像の重心位置を合わ
せラインフリッカをなくすことができる。
【００１２】しかし、このシステムでスロー再生を行う
ときに、第１フィールド又は第２フィールドのいずれか
一方だけを連続して出力するのであれば問題はないが、
第１フィールドを連続して出力することにより作成した
画像と第２フィールドを連続して出力することにより作
成した画像とを切り換えて表示すると、２種類の画像に
は垂直方向にライン間隔の１／２のずれがあるためライ
ンフリッカが発生してしまうという問題点があった。
ときに、第１フィールド又は第２フィールドのいずれか
一方だけを連続して出力するのであれば問題はないが、
第１フィールドを連続して出力することにより作成した
画像と第２フィールドを連続して出力することにより作
成した画像とを切り換えて表示すると、２種類の画像に
は垂直方向にライン間隔の１／２のずれがあるためライ
ンフリッカが発生してしまうという問題点があった。
【００１３】また、第１フィールド又は第２フィールド
のいずれか一方だけを連続して出力するフレームの間に
第１フィールド及び第２フィールドを出力するフレーム
のコマを挿入すると、垂直方向の解像度の低い画像の間
に垂直方向の解像度の高い画像が挿入されるため、垂直
方向の解像度が変動する面フリッカが発生してしまうと
いう問題点があった。
のいずれか一方だけを連続して出力するフレームの間に
第１フィールド及び第２フィールドを出力するフレーム
のコマを挿入すると、垂直方向の解像度の低い画像の間
に垂直方向の解像度の高い画像が挿入されるため、垂直
方向の解像度が変動する面フリッカが発生してしまうと
いう問題点があった。
【００１４】本発明はこのような問題点に鑑みてなされ
たものであって、デジタルＶＴＲ等の変速再生時におけ
るラインフリッカの防止及び面フリッカの抑制を可能に
する映像信号処理装置を提供することを目的とする。
たものであって、デジタルＶＴＲ等の変速再生時におけ
るラインフリッカの防止及び面フリッカの抑制を可能に
する映像信号処理装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、入力されるフレーム単位の映像信号をフ
ィールド単位の映像信号に変換する映像信号変換装置
と、この映像信号変換装置の出力映像信号のフィルタリ
ングを行う垂直フィルタ装置とからなる映像信号処理装
置において、映像信号変換装置は記憶手段の書き込み／
読み出し制御により出力映像信号のフィールド順序を所
望の順序に制御可能に構成されており、垂直フィルタ装
置は映像信号変換装置の出力フィールド順序に応じて係
数が変化するように構成されていることを特徴とするも
のである。
に、本発明は、入力されるフレーム単位の映像信号をフ
ィールド単位の映像信号に変換する映像信号変換装置
と、この映像信号変換装置の出力映像信号のフィルタリ
ングを行う垂直フィルタ装置とからなる映像信号処理装
置において、映像信号変換装置は記憶手段の書き込み／
読み出し制御により出力映像信号のフィールド順序を所
望の順序に制御可能に構成されており、垂直フィルタ装
置は映像信号変換装置の出力フィールド順序に応じて係
数が変化するように構成されていることを特徴とするも
のである。
【００１６】また、本発明は、前記記憶手段の読み出し
タイミングを制御することにより前記垂直フィルタの遅
延手段として作用させるものである。
タイミングを制御することにより前記垂直フィルタの遅
延手段として作用させるものである。
【００１７】
【作用】本発明に係る映像信号処理装置によれば、映像
信号変換装置内の記憶手段の書き込み／読み出し制御に
より、入力されるフレーム単位の映像信号をフィールド
順序を所望の順序に設定したフィールド単位の映像信号
に変換し、垂直フィルタ装置においてフィールド順序に
応じて係数を変化させることによりフィルタリング特性
を変化させる。これにより、変速再生時のラインフリッ
カの防止と面フリッカの抑制を実現する。
信号変換装置内の記憶手段の書き込み／読み出し制御に
より、入力されるフレーム単位の映像信号をフィールド
順序を所望の順序に設定したフィールド単位の映像信号
に変換し、垂直フィルタ装置においてフィールド順序に
応じて係数を変化させることによりフィルタリング特性
を変化させる。これにより、変速再生時のラインフリッ
カの防止と面フリッカの抑制を実現する。
【００１８】また、本発明によれば、映像信号変換装置
の記憶手段を垂直フィルタの遅延手段として作用させ
る。これにより、垂直フィルタの遅延手段を節約する。
の記憶手段を垂直フィルタの遅延手段として作用させ
る。これにより、垂直フィルタの遅延手段を節約する。
【００１９】
【実施例】以下本発明の実施例について図面を参照しな
がら、〔１〕映像信号処理装置の基本構成、〔２〕フィ
ールド順序の制御、〔３〕垂直フィルタの構成例、
〔４〕変速再生の具体例、〔５〕垂直フィルタの他の構
成例、の順序で詳細に説明する。
がら、〔１〕映像信号処理装置の基本構成、〔２〕フィ
ールド順序の制御、〔３〕垂直フィルタの構成例、
〔４〕変速再生の具体例、〔５〕垂直フィルタの他の構
成例、の順序で詳細に説明する。
【００２０】〔１〕映像信号処理装置の基本構成 図１は本発明をデジタルＶＴＲに適用した実施例の基本
構成を示すブロック図である。本実施例では、マイコン
３１はキャプスタンモータを所定の速度で駆動する指示
を出力し、同時にデブロッキング、デシャフリング１６
に対して出力フィールドを指定するための制御信号ＶＦ
Ｆ，ＶＦＳを送出する。さらに、垂直フィルタ３２に対
して制御信号ＶＦＦ，ＶＦＳ及びＳＦＯＮを出力する。
構成を示すブロック図である。本実施例では、マイコン
３１はキャプスタンモータを所定の速度で駆動する指示
を出力し、同時にデブロッキング、デシャフリング１６
に対して出力フィールドを指定するための制御信号ＶＦ
Ｆ，ＶＦＳを送出する。さらに、垂直フィルタ３２に対
して制御信号ＶＦＦ，ＶＦＳ及びＳＦＯＮを出力する。
【００２１】図２にＶＦＦ、ＶＦＳと出力フィールドの
関係を示す。デブロッキング・デシャフリング回路１６
はこれらの信号によって出力するフィールドの順序を制
御する。また、垂直フィルタ３２はこのフィルタのＯＮ
／ＯＦＦ制御信号であるＳＦＯＮと前記ＶＦＦ、ＶＦＳ
及びフィールドＩＤの論理にしたがって画像の重心を垂
直方向に移動させるように動作する。
関係を示す。デブロッキング・デシャフリング回路１６
はこれらの信号によって出力するフィールドの順序を制
御する。また、垂直フィルタ３２はこのフィルタのＯＮ
／ＯＦＦ制御信号であるＳＦＯＮと前記ＶＦＦ、ＶＦＳ
及びフィールドＩＤの論理にしたがって画像の重心を垂
直方向に移動させるように動作する。
【００２２】〔２〕フィールド順序の制御 図３はデブロッキング・デシャフリング回路１６におい
て出力するフィールドの順序をコントロールするための
構成を示す。この図に示すように、デブロッキング・デ
シャフリング回路１６は１フィールドのビデオＲＡＭ
（以下「ＶＲＡＭ」という。）３３、１／３フィールド
のＶＲＡＭ３４、及びこれらのＶＲＡＭ３３，３４に対
して書き込み／読み出し制御を行う書き込み制御回路３
５及び読み出し制御回路３６を備えている。書き込み制
御回路３５は入力されるフレーム単位の画像データをＶ
ＲＡＭ３３，３４に書き込むための書き込み制御信号と
書き込みアドレスを生成し、読み出し制御回路３６はＶ
ＲＡＭ３３，３４に書き込まれた画像データをフィール
ド単位で読み出すための読み出し制御信号と読み出しア
ドレスを生成する。
て出力するフィールドの順序をコントロールするための
構成を示す。この図に示すように、デブロッキング・デ
シャフリング回路１６は１フィールドのビデオＲＡＭ
（以下「ＶＲＡＭ」という。）３３、１／３フィールド
のＶＲＡＭ３４、及びこれらのＶＲＡＭ３３，３４に対
して書き込み／読み出し制御を行う書き込み制御回路３
５及び読み出し制御回路３６を備えている。書き込み制
御回路３５は入力されるフレーム単位の画像データをＶ
ＲＡＭ３３，３４に書き込むための書き込み制御信号と
書き込みアドレスを生成し、読み出し制御回路３６はＶ
ＲＡＭ３３，３４に書き込まれた画像データをフィール
ド単位で読み出すための読み出し制御信号と読み出しア
ドレスを生成する。
【００２３】まず図４を参照しながら通常再生時のＶＲ
ＡＭ３３，３４における書き込み／読み出しのタイミン
グを説明する。ここで、実線は書き込みを示し、破線は
読み出しを示す。この図に示すように、入力されるフレ
ーム単位のデータのうち第１フィールドとして出力され
るデータは、１／３フィールドのＶＲＡＭ３４に区間ａ
で書き込まれた後、１フィールドのＶＲＡＭ３３と１／
３フィールドのＶＲＡＭ３４に区間ｂで書き込まれる。
この時、１／３フィールドのＶＲＡＭ３４に区間ａで書
き込まれたデータは区間ｄで既に読み出されている。同
様に、入力されるフレーム単位のデータのうち第２フィ
ールドとして出力されるデータは、１フィールドのＶＲ
ＡＭ３３に区間ｃで書き込まれる。この時、１フィール
ドのＶＲＡＭ３３に区間ｂで書き込まれたデータは区間
ｅの前半で既に読み出されている。これにより、普通２
フィールド分必要なＶＲＡＭの容量を１＋１／３フィー
ルドに削減している。
ＡＭ３３，３４における書き込み／読み出しのタイミン
グを説明する。ここで、実線は書き込みを示し、破線は
読み出しを示す。この図に示すように、入力されるフレ
ーム単位のデータのうち第１フィールドとして出力され
るデータは、１／３フィールドのＶＲＡＭ３４に区間ａ
で書き込まれた後、１フィールドのＶＲＡＭ３３と１／
３フィールドのＶＲＡＭ３４に区間ｂで書き込まれる。
この時、１／３フィールドのＶＲＡＭ３４に区間ａで書
き込まれたデータは区間ｄで既に読み出されている。同
様に、入力されるフレーム単位のデータのうち第２フィ
ールドとして出力されるデータは、１フィールドのＶＲ
ＡＭ３３に区間ｃで書き込まれる。この時、１フィール
ドのＶＲＡＭ３３に区間ｂで書き込まれたデータは区間
ｅの前半で既に読み出されている。これにより、普通２
フィールド分必要なＶＲＡＭの容量を１＋１／３フィー
ルドに削減している。
【００２４】図５（ａ）に書き込み制御回路３５が生成
する書き込み制御信号を示す。ここで、Ｗｒｉｔｅ１は
ＶＲＡＭ３３に対する書き込み制御信号であり、Ｗｒｉ
ｔｅ２はＶＲＡＭ３４に対する書き込み制御信号であ
る。ＶＲＡＭ３３，３４に対する書き込みはこれらの信
号がローレベルの時に行われる。また、この図のａ，
ｂ，ｃは図４のａ，ｂ，ｃと対応している。同様に、図
５（ｂ）は読み出し制御回路３６が生成する読み出し制
御信号を示す。なお、これらの書き込み／読み出し処理
は、入力される時分割画像データのまま行うこともそれ
らをコンポーネント成分毎に行うことも可能である。
する書き込み制御信号を示す。ここで、Ｗｒｉｔｅ１は
ＶＲＡＭ３３に対する書き込み制御信号であり、Ｗｒｉ
ｔｅ２はＶＲＡＭ３４に対する書き込み制御信号であ
る。ＶＲＡＭ３３，３４に対する書き込みはこれらの信
号がローレベルの時に行われる。また、この図のａ，
ｂ，ｃは図４のａ，ｂ，ｃと対応している。同様に、図
５（ｂ）は読み出し制御回路３６が生成する読み出し制
御信号を示す。なお、これらの書き込み／読み出し処理
は、入力される時分割画像データのまま行うこともそれ
らをコンポーネント成分毎に行うことも可能である。
【００２５】同様に、図６は第１フィールドのデータを
連続して出力する場合、すなわちＶＦＦ＝Ｌ、ＶＦＳ＝
Ｈの場合のＶＲＡＭ３３，３４における書き込み／読み
出しのタイミングを示し、図７はその場合の書き込み／
読み出し制御信号を示す。この場合、書き込み時には第
１フィールドとして出力されるデータを区間ｃでＶＲＡ
Ｍ３３に書き込み、それらを区間ｆとｆ’で読み出して
いる。
連続して出力する場合、すなわちＶＦＦ＝Ｌ、ＶＦＳ＝
Ｈの場合のＶＲＡＭ３３，３４における書き込み／読み
出しのタイミングを示し、図７はその場合の書き込み／
読み出し制御信号を示す。この場合、書き込み時には第
１フィールドとして出力されるデータを区間ｃでＶＲＡ
Ｍ３３に書き込み、それらを区間ｆとｆ’で読み出して
いる。
【００２６】また、図８は第２フィールドのデータを連
続して出力する場合、すなわちＶＦＦ＝Ｌ、ＶＦＳ＝Ｌ
の場合のＶＲＡＭ３３，３４における書き込み／読み出
しのタイミングを示す。なお、この場合の書き込み制御
信号は図５（ａ）と同じであり、読み出し制御信号は図
７（ｂ）と同じである。
続して出力する場合、すなわちＶＦＦ＝Ｌ、ＶＦＳ＝Ｌ
の場合のＶＲＡＭ３３，３４における書き込み／読み出
しのタイミングを示す。なお、この場合の書き込み制御
信号は図５（ａ）と同じであり、読み出し制御信号は図
７（ｂ）と同じである。
【００２７】さらに、図９はフィールドの順序を反転し
て出力する場合、すなわちＶＦＦ＝Ｈ、ＶＦＳ＝Ｌの場
合のＶＲＡＭ３３，３４における書き込み／読み出しの
タイミングを示し、図１０はその場合の書き込み／読み
出し制御信号を示す。
て出力する場合、すなわちＶＦＦ＝Ｈ、ＶＦＳ＝Ｌの場
合のＶＲＡＭ３３，３４における書き込み／読み出しの
タイミングを示し、図１０はその場合の書き込み／読み
出し制御信号を示す。
【００２８】このように、本実施例では、ＶＲＡＭ３
３，３４の書き込み／読み出しのアドレッシング制御を
工夫することによりフレーム単位の画像データをフィー
ルド単位の画像データに変換する処理に必要なメモリの
容量を削減すると共に出力フィールド番号を任意に設定
することを可能にしている。
３，３４の書き込み／読み出しのアドレッシング制御を
工夫することによりフレーム単位の画像データをフィー
ルド単位の画像データに変換する処理に必要なメモリの
容量を削減すると共に出力フィールド番号を任意に設定
することを可能にしている。
【００２９】〔３〕垂直フィルタの一例 図１１は本発明に係る垂直フィルタの構成の一例であ
る。ここで、図２５と対応する部分には同一の番号を付
してある。
る。ここで、図２５と対応する部分には同一の番号を付
してある。
【００３０】この垂直フィルタはコントロールロジック
４４の出力であるＣＯＮＴによりスイッチ２８を切り換
え、加算器２６又は２７の出力を選択することによって
係数ａ，ｃ又はｂ，ｄを選択し、コントロールロジック
４４の出力であるＤＬＹによりスイッチ４２を切り換え
ることによって１Ｈディレーライン４１を通った出力又
は通らない出力を選択する。さらに、ＳＦＯＮによりス
イッチ４３を切り換えている。
４４の出力であるＣＯＮＴによりスイッチ２８を切り換
え、加算器２６又は２７の出力を選択することによって
係数ａ，ｃ又はｂ，ｄを選択し、コントロールロジック
４４の出力であるＤＬＹによりスイッチ４２を切り換え
ることによって１Ｈディレーライン４１を通った出力又
は通らない出力を選択する。さらに、ＳＦＯＮによりス
イッチ４３を切り換えている。
【００３１】図１２にコントロールロジック４４の真理
値と処理内容を示す。ＳＦＯＮ＝Ｈである変速再生時の
出力処理には〜のような８種類のパターンがある。
そして、第１フィールド、第２フィールドのどちらを第
１フィールドとしてあるいは第２フィールドとし出力す
るかによって、係数とディレーラインを切り替えて４種
類の重心移動をしている。
値と処理内容を示す。ＳＦＯＮ＝Ｈである変速再生時の
出力処理には〜のような８種類のパターンがある。
そして、第１フィールド、第２フィールドのどちらを第
１フィールドとしてあるいは第２フィールドとし出力す
るかによって、係数とディレーラインを切り替えて４種
類の重心移動をしている。
【００３２】また、ＳＦＯＮ＝Ｌである通常再生時に
は、１Ｈディレーライン４１の出力をスイッチ４３で選
択し、出力している。ここで、通常再生時にも１Ｈディ
レーライン４１を通すようにした理由は、通常再生と変
速再生の切り換え時における画像の垂直方向の移動量を
小さくするためである。
は、１Ｈディレーライン４１の出力をスイッチ４３で選
択し、出力している。ここで、通常再生時にも１Ｈディ
レーライン４１を通すようにした理由は、通常再生と変
速再生の切り換え時における画像の垂直方向の移動量を
小さくするためである。
【００３３】この垂直フィルタによって、スチル再生、
スロー再生時にラインフリッカが発生しない変速再生映
像信号が得られる。すなわち、同じフィールドの画像を
連続して出力する場合は結果的に重心の位置が一定にな
るように制御し、第１フィールドの画像を出力するとき
は第２フィールドの画像よりも相対的に１／２ライン下
げて出力するように制御する。
スロー再生時にラインフリッカが発生しない変速再生映
像信号が得られる。すなわち、同じフィールドの画像を
連続して出力する場合は結果的に重心の位置が一定にな
るように制御し、第１フィールドの画像を出力するとき
は第２フィールドの画像よりも相対的に１／２ライン下
げて出力するように制御する。
【００３４】また、第１フィールド又は第２フィールド
のいずれか一方だけを連続して出力するフレームの間に
第１フィールド及び第２フィールドを出力するフレーム
のコマを挿入した場合にも、従来の垂直フィルタよりも
周波数特性の変化が小さくなるので、面フリッカも抑制
される。
のいずれか一方だけを連続して出力するフレームの間に
第１フィールド及び第２フィールドを出力するフレーム
のコマを挿入した場合にも、従来の垂直フィルタよりも
周波数特性の変化が小さくなるので、面フリッカも抑制
される。
【００３５】この１Ｈディレーライン４１の制御につい
ては、図１３のようにデブロッキング・デシャフリング
回路１６のＶＲＡＭからデータを読み出すタイミングを
遅らせることにより簡単に行える。これにより、垂直フ
ィルタのディレーラインを１個節約することができる。
図１４にこの場合のコントロールロジックの具体的回路
構成の一例を、図１５にコントロールロジックの真理値
を示す。ここで、ＤＬＹがＨの時は読み出しタイミング
を１Ｈ遅らせ、Ｌの場合は遅らせないように制御する。
ては、図１３のようにデブロッキング・デシャフリング
回路１６のＶＲＡＭからデータを読み出すタイミングを
遅らせることにより簡単に行える。これにより、垂直フ
ィルタのディレーラインを１個節約することができる。
図１４にこの場合のコントロールロジックの具体的回路
構成の一例を、図１５にコントロールロジックの真理値
を示す。ここで、ＤＬＹがＨの時は読み出しタイミング
を１Ｈ遅らせ、Ｌの場合は遅らせないように制御する。
【００３６】〔４〕変速再生の具体例 以下に具体的な動作の例を示す。図１６は１／３倍のス
ロー再生のタイミングを示したものである。ここで、フ
ィルタの係数はタイプβとした。
ロー再生のタイミングを示したものである。ここで、フ
ィルタの係数はタイプβとした。
【００３７】期間Ｔ１〜Ｔ２のフレームでは、フレーム
０の第１フィールドを２度出力する。このときコントロ
ールロジックは期間Ｔ１で、期間Ｔ２でとなるの
で、重心の移動量はそれぞれ下に５／８ライン、９／８
ラインとなる。その結果後半の第２フィールドとして出
力される画像は、前半の第１フィールドの画像よりも１
／２ライン下になるため相対的に重心が一致し、ライン
フリッカは発生しない。
０の第１フィールドを２度出力する。このときコントロ
ールロジックは期間Ｔ１で、期間Ｔ２でとなるの
で、重心の移動量はそれぞれ下に５／８ライン、９／８
ラインとなる。その結果後半の第２フィールドとして出
力される画像は、前半の第１フィールドの画像よりも１
／２ライン下になるため相対的に重心が一致し、ライン
フリッカは発生しない。
【００３８】次に期間Ｔ３、Ｔ４では重心移動量はいず
れも下に５／８ラインとなり、第１フィールドと第２フ
ィールドの位置関係が保たれるため自然な画像が出力さ
れる。また、期間Ｔ５、Ｔ６でも期間Ｔ１、Ｔ２と同様
な効果によりラインフリッカは発生しない。以下３フレ
ーム毎に同じ動作を繰り返す。
れも下に５／８ラインとなり、第１フィールドと第２フ
ィールドの位置関係が保たれるため自然な画像が出力さ
れる。また、期間Ｔ５、Ｔ６でも期間Ｔ１、Ｔ２と同様
な効果によりラインフリッカは発生しない。以下３フレ
ーム毎に同じ動作を繰り返す。
【００３９】以上の様に本実施例では全フレームにわた
ってラインフリッカの無いスムーズなスロー再生が実現
できる。また、期間Ｔ３、Ｔ４では第１フィールド及び
第２フィールドを出力するフレームのコマが挿入されて
いるが、従来より面フリッカが抑制される。
ってラインフリッカの無いスムーズなスロー再生が実現
できる。また、期間Ｔ３、Ｔ４では第１フィールド及び
第２フィールドを出力するフレームのコマが挿入されて
いるが、従来より面フリッカが抑制される。
【００４０】図１７は−１倍速の逆転再生のタイミング
を示したものである。この場合にもスロー再生時と同
様、ラインフリッカの無い再生画が得られる。
を示したものである。この場合にもスロー再生時と同
様、ラインフリッカの無い再生画が得られる。
【００４１】〔５〕垂直フィルタの他の構成例 図１８は垂直フィルタの他の構成例である。この実施例
ではコントロールロジックにより係数器の係数Ｋ１〜Ｋ
３を切り換えている。係数タイプがα，β，γの場合の
係数Ｋ１〜Ｋ３を図１９〜図２１に示す。これらの図に
おけるパターン〜は図１２のパターン〜に対応
する。そして、パターンは通常再生時に対応する。前
記したように、通常再生時にも１Ｈディレーライン４１
を通すようにした理由は、通常再生と変速再生の切り換
え時の垂直方向の移動を小さくするためであるが、この
回路では、係数γの場合に垂直方向の移動量が１／８ラ
インであり最小となる。
ではコントロールロジックにより係数器の係数Ｋ１〜Ｋ
３を切り換えている。係数タイプがα，β，γの場合の
係数Ｋ１〜Ｋ３を図１９〜図２１に示す。これらの図に
おけるパターン〜は図１２のパターン〜に対応
する。そして、パターンは通常再生時に対応する。前
記したように、通常再生時にも１Ｈディレーライン４１
を通すようにした理由は、通常再生と変速再生の切り換
え時の垂直方向の移動を小さくするためであるが、この
回路では、係数γの場合に垂直方向の移動量が１／８ラ
インであり最小となる。
【００４２】なお、本発明は、先に具体例を示したデジ
タルＶＴＲのみならず同様の動作をする装置、例えばデ
ジタルビデオディスクプレーヤにおいて有効である。ま
た、本発明の垂直フィルタはＹ、Ｕ、Ｖのそれぞれに用
いることが望ましいが、Ｙ単独で用いても十分有効であ
る。さらに、本発明は６２５／５０方式やＨＤ方式にも
適用できる。
タルＶＴＲのみならず同様の動作をする装置、例えばデ
ジタルビデオディスクプレーヤにおいて有効である。ま
た、本発明の垂直フィルタはＹ、Ｕ、Ｖのそれぞれに用
いることが望ましいが、Ｙ単独で用いても十分有効であ
る。さらに、本発明は６２５／５０方式やＨＤ方式にも
適用できる。
【００４３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ラインフリッカの防止と面フリッカの抑制が可能
になるため、スムーズな変速再生を実現できる。また、
本発明によれば、フレーム単位の映像信号をフィールド
単位の映像信号に変換するメモリの読み出しタイミング
を制御することにより、垂直フィルタ装置の回路規模を
低減することができる。
れば、ラインフリッカの防止と面フリッカの抑制が可能
になるため、スムーズな変速再生を実現できる。また、
本発明によれば、フレーム単位の映像信号をフィールド
単位の映像信号に変換するメモリの読み出しタイミング
を制御することにより、垂直フィルタ装置の回路規模を
低減することができる。
【図１】本発明に係る映像信号処理装置の実施例を示す
ブロック図である。
ブロック図である。
【図２】ＶＦＦ、ＶＦＳと出力フィールドの関係を示す
図である。
図である。
【図３】デブロッキング・デシャフリング回路において
出力するフィールドの順序を制御するための構成を示す
図である。
出力するフィールドの順序を制御するための構成を示す
図である。
【図４】通常再生時の書き込み／読み出しのタイミング
を説明する図である。
を説明する図である。
【図５】通常再生時の書き込み／読み出し制御信号を示
す図である。
す図である。
【図６】第１フィールドのデータを連続して出力する場
合の書き込み／読み出しのタイミングを示す図である。
合の書き込み／読み出しのタイミングを示す図である。
【図７】第１フィールドのデータを連続して出力する場
合の書き込み／読み出し制御信号を示す図である。
合の書き込み／読み出し制御信号を示す図である。
【図８】第２フィールドのデータを連続して出力する場
合の書き込み／読み出しのタイミングを示す図である。
合の書き込み／読み出しのタイミングを示す図である。
【図９】フィールドの順序を反転して出力する場合の書
き込み／読み出しのタイミングを示す図である。
き込み／読み出しのタイミングを示す図である。
【図１０】フィールドの順序を反転して出力する場合の
書き込み／読み出し制御信号を示す図である。
書き込み／読み出し制御信号を示す図である。
【図１１】本発明に係る垂直フィルタの構成の一例を示
す図である。
す図である。
【図１２】図１１のコントロールロジックの真理値と処
理内容を示す図である。
理内容を示す図である。
【図１３】デブロッキング・デシャフリング回路のメモ
リの読み出しタイミング制御することにより垂直フィル
タのディレーラインを節約した構成を示す図である。
リの読み出しタイミング制御することにより垂直フィル
タのディレーラインを節約した構成を示す図である。
【図１４】図１３のコントロールロジックの具体的回路
構成の一例を示す図である。
構成の一例を示す図である。
【図１５】図１３のコントロールロジックの真理値と処
理内容を示す図である。
理内容を示す図である。
【図１６】１／３倍のスロー再生のタイミングの一例を
示す図である。
示す図である。
【図１７】−１倍の逆転再生のタイミングの一例を示す
図である。
図である。
【図１８】垂直フィルタの他の構成例を示す図である。
【図１９】係数タイプαに対応する真理値と処理内容を
示す図である。
示す図である。
【図２０】係数タイプβに対応する真理値と処理内容を
示す図である。
示す図である。
【図２１】係数タイプγに対応する真理値と処理内容を
示す図である。
示す図である。
【図２２】デジタルＶＴＲの基本構成の一例を示す図で
ある。
ある。
【図２３】５２５／６０方式の場合の有効エリアの走査
線と画面との関係を示す図である。
線と画面との関係を示す図である。
【図２４】通常再生時のデブロッキング・デシャフリン
グ回路の入力信号と出力信号とのタイミング関係を示す
図である。
グ回路の入力信号と出力信号とのタイミング関係を示す
図である。
【図２５】従来の垂直フィルタの構成の一例を示す図で
ある。
ある。
【図２６】従来の垂直フィルタの係数の例を示す図であ
る。
る。
１６…デブロッキング・デシャフリング回路、３２…垂
直フィルタ、３３，３４…ＶＲＡＭ、４４…コントロー
ルロジック
直フィルタ、３３，３４…ＶＲＡＭ、４４…コントロー
ルロジック
Claims (2)
- 【請求項１】 入力されるフレーム単位の映像信号をフ
ィールド単位の映像信号に変換する映像信号変換装置
と、該映像信号変換装置の出力映像信号のフィルタリン
グを行う垂直フィルタ装置とからなる映像信号処理装置
において、 前記映像信号変換装置は記憶手段の書き込み／読み出し
制御により出力映像信号のフィールド順序を所望の順序
に制御可能に構成されており、前記垂直フィルタ装置は
該フィールド順序に応じて係数が変化するように構成さ
れていることを特徴とする映像信号処理装置。 - 【請求項２】 前記記憶手段の読み出しタイミングを制
御することにより前記垂直フィルタの遅延手段として作
用させる請求項１記載の映像信号処理装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26631594A JP3381105B2 (ja) | 1994-10-05 | 1994-10-05 | 映像信号処理装置 |
| ES95307058T ES2171176T3 (es) | 1994-10-05 | 1995-10-04 | Aparato y metodo para tratamiento de señales de video. |
| EP95307058A EP0706294B1 (en) | 1994-10-05 | 1995-10-04 | Video signal processing apparatus and method |
| US08/539,118 US5754247A (en) | 1994-10-05 | 1995-10-04 | Video signal processing apparatus for converting a frame video signal representing a plurality of video frames into a field video signal representing a plurality of video fields |
| DE69524836T DE69524836T2 (de) | 1994-10-05 | 1995-10-04 | Videosignalbearbeitungsanlage und -verfahren |
| KR1019950034026A KR100361405B1 (ko) | 1994-10-05 | 1995-10-05 | 비디오신호처리장치,방법및수직필터 |
| CN95119102A CN1102320C (zh) | 1994-10-05 | 1995-10-05 | 视频信号处理装置及其方法 |
| MYPI95002988A MY118451A (en) | 1994-10-05 | 1995-10-05 | Video signal processing apparatus for converting a frame video signal representing a plurality of video frames into a field video signal representing a plurality of video fields. |
| US08/895,440 US5850263A (en) | 1994-10-05 | 1997-07-16 | Video signal processing apparatus for converting a frame video signal representing a plurality of video frames into a field signal representing a plurality of video fields |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26631594A JP3381105B2 (ja) | 1994-10-05 | 1994-10-05 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107544A true JPH08107544A (ja) | 1996-04-23 |
| JP3381105B2 JP3381105B2 (ja) | 2003-02-24 |
Family
ID=17429225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26631594A Expired - Fee Related JP3381105B2 (ja) | 1994-10-05 | 1994-10-05 | 映像信号処理装置 |
Country Status (8)
| Country | Link |
|---|---|
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| EP (1) | EP0706294B1 (ja) |
| JP (1) | JP3381105B2 (ja) |
| KR (1) | KR100361405B1 (ja) |
| CN (1) | CN1102320C (ja) |
| DE (1) | DE69524836T2 (ja) |
| ES (1) | ES2171176T3 (ja) |
| MY (1) | MY118451A (ja) |
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| JP2005538575A (ja) * | 2001-10-23 | 2005-12-15 | トムソン ライセンシング | インタレースのダミー双方向予測ピクチャを使用したトリックモード |
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| US6259481B1 (en) * | 1997-10-17 | 2001-07-10 | Zenith Electronics Corporation | Frame to field converter |
| KR100251456B1 (ko) * | 1997-11-04 | 2000-04-15 | 윤종용 | 동영상의 저속재생을 위한 화면구성장치 |
| EP1032203A3 (en) | 1999-02-26 | 2002-11-06 | Sony Corporation | Data transmitting apparatus and method thereof, recording apparatus, and recording and reproducing apparatus |
| US6898327B1 (en) | 2000-03-23 | 2005-05-24 | International Business Machines Corporation | Anti-flicker system for multi-plane graphics |
| TW488163B (en) * | 2000-09-29 | 2002-05-21 | Welkin Technologies Inc | Converter for converting computer graphics signal into television video signal |
| KR100587164B1 (ko) * | 2004-04-06 | 2006-06-08 | (주)씨앤에스 테크놀로지 | Ｃｉｆ 영상을 ｎｔｓｃ 영상으로 변환시 등간격수직영상변환 방법 및 장치 |
| JP2005328289A (ja) * | 2004-05-13 | 2005-11-24 | Sony Corp | データ再生装置及びデータ再生方法 |
| DE102016218745B4 (de) | 2016-09-28 | 2023-08-31 | Bayerische Motoren Werke Aktiengesellschaft | Logische Schaltung und Steuereinheit für ein Fahrzeug mit selektiv festlegbarer Polarität |
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|---|---|---|---|---|
| JPS6059792B2 (ja) * | 1978-11-30 | 1985-12-26 | ソニー株式会社 | カラ−映像信号処理装置 |
| GB8608876D0 (en) * | 1986-04-11 | 1986-05-14 | Rca Corp | Television display system |
| JPH02283195A (ja) * | 1988-12-01 | 1990-11-20 | Matsushita Electric Ind Co Ltd | テレビ受像機およびビデオテープレコーダー装置 |
| KR970006174B1 (ko) * | 1989-08-28 | 1997-04-24 | 엘지전자 주식회사 | 튜너가 없는 브이씨알(vcr)의 예약녹화 방법과 장치 |
| US5115311A (en) * | 1989-11-14 | 1992-05-19 | Shell Oil Company | High resolution translation of images |
| JPH0410880A (ja) * | 1990-04-27 | 1992-01-16 | Matsushita Electric Ind Co Ltd | 映像信号の録画再生方法 |
| US5353119A (en) * | 1990-11-15 | 1994-10-04 | Sony United Kingdom Limited | Format conversion of digital video signals, integration of digital video signals into photographic film material and the like, associated signal processing, and motion compensated interpolation of images |
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| GB2269718B (en) * | 1992-08-13 | 1996-05-22 | Sony Broadcast & Communication | Processing of video signals |
| GB9219596D0 (en) * | 1992-09-16 | 1992-10-28 | Videologic Ltd | Improvments relating to computer graphics and video systems |
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- 1994-10-05 JP JP26631594A patent/JP3381105B2/ja not_active Expired - Fee Related
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- 1997-07-16 US US08/895,440 patent/US5850263A/en not_active Expired - Fee Related
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