JP3318633B2 - 映像信号変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、インターレース方式の
映像信号をノンインターレース方式の映像信号に変換す
る装置、及びノンインターレース方式の映像信号をイン
ターレース方式の映像信号に変換する装置に関するもの
である。

【０００２】

【従来の技術】従来、このような映像信号の変換は、図
８に示されているように記憶部３１に対する入力映像信
号の書込み・読出しのアドレシングを制御することによ
り行っていた。

【０００３】例えば、インターレース方式の映像信号を
ノンインターレース方式の映像信号に変換する場合に
は、図９（ａ）に示されているように、第１フィールド
のデータと第２フィールドのデータを順次記憶部３１の
領域Ａ，Ｂに書込んでいく。そして、第１フィールドの
データは書込みを完了した時点から読出しを開始する。
これに対して、第２フィールドのデータは書込みを開始
した直後から読出しを開始する。そして、この第１フィ
ールドのデータと第２フィールドのデータの読出しを同
じ１フレームの期間内で順次行うことにより、ノンイン
ターレース方式に変換された映像信号が得られる。な
お、ここで実線はメモリに対する書込みを示し、点線は
読出しを示す。

【０００４】同様に、ノンインターレース方式の映像信
号をインターレース方式の映像信号に変換する場合に
は、図９（ｂ）に示されているように、入力されるノン
インターレース方式の映像信号の１フレームのデータを
１ライン毎に領域Ａと領域Ｂに振り分けて書込む。そし
て、領域Ａにおいてはデータを半分書込んだ時点から読
出しを開始し、領域Ｂにおいてはデータの書込みを完了
した時点から読出しを開始し、１フィールド期間内で読
出しを終えることにより、インターレース方式に変換さ
れた映像信号が得られる。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来の映像信号変換装置では、インターレース方式をノン
インターレース方式に変換するため、またはその逆の変
換を行うために２フィールド分のメモリが必要であっ
た。このため、例えばディジタルＶＴＲおいてフレーム
内でデータ圧縮処理を行って記録するように構成する場
合、記録側でインターレース方式の映像信号をノンイン
ターレース方式の映像信号に変換し、再生側でノンイン
ターレース方式の映像信号をインターレース方式の映像
信号に変換するように構成すると、各々２フィールド分
のメモリが必要であるため、ディジタルＶＴＲを小型
化、低コスト化するうえで大きな問題となっていた。

【０００６】本発明はこのような問題点を解決するため
になされたものであって、映像信号をインターレース方
式からノンインターレース方式へ変換するため、または
その逆に変換するために必要なメモリの容量を削減した
映像信号変換装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】前記問題点を解決するた
めに、請求項１に係る発明は、入力される映像信号を記
憶する記憶手段と、この記憶手段に映像信号を書込むた
めの制御を行う書込み制御手段と、前記記憶手段に書込
まれた映像信号をノンインターレース化して読出すため
の制御を行う読出し制御手段とを備え、インターレース
方式の映像信号の２フィールドをノンインターレース方
式の映像信号の１フレームに変換する映像信号変換装置
において、前記記憶手段は（１＋α）フィールド分の記
憶容量を有し（ただし、１／３≦α＜１）、前記書込み
制御手段は、入力されるインターレース方式の映像信号
の一方のフィールドの（１−α）フィールド分の書込み
エリアを少なくとも該一方のフィールドのαフィールド
分の書込みエリアと共用するように構成した。

【０００８】また、請求項２に係る発明は請求項１に係
る発明においてα＝１／３に設定したものである。

【０００９】さらに、請求項３に係る発明は、入力され
る映像信号を記憶する記憶手段と、この記憶手段に映像
信号を書込むための制御を行う書込み制御手段と、前記
記憶手段に書込まれた映像信号をインターレース化して
読出すための制御を行う読出し制御手段とを備え、ノン
インターレース方式の映像信号の１フレームをインター
レース方式の映像信号の２フィールドに変換する映像信
号変換装置において、前記記憶手段は（１＋α）フィー
ルド分の記憶容量を有し（ただし、１／３≦α＜１）、
前記書込み制御手段は、入力されるノンインターレース
方式の映像信号のうちインターレース方式の一方のフィ
ールドに対応する（１−α）フィールド分の書込みエリ
アを少なくとも該一方のフィールドのαフィールド分の
書込みエリアと共用するように構成した。

【００１０】そして、請求項４に係る発明は、請求項に
係る発明においてα＝１／３に設定したものである。

【００１１】

【作用】請求項１に記載の発明によれば、（１＋α）フ
ィールド分（ただし、１／３≦α＜１）の記憶容量を有
するメモリを用いてインターレース方式の映像信号をノ
ンインターレース方式の映像信号に変換できる。

【００１２】請求項２に記載の発明によれば４／３フィ
ールド分の記憶容量を有するメモリを用いてインターレ
ース方式の映像信号をノンインターレース方式の映像信
号に変換できる。

【００１３】請求項３に記載の発明によれば、（１＋
α）フィールド分（ただし、１／３≦α＜１）の記憶容
量を有するメモリを用いてノンインターレース方式の映
像信号をインターレース方式の映像信号に変換できる。

【００１４】請求項４に記載の発明によれば４／３フィ
ールド分の記憶容量を有するメモリを用いてノンインタ
ーレース方式の映像信号をインターレース方式の映像信
号に変換できる。

【００１５】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図２は本発明を適用したディジ
タルＶＴＲのビデオ信号処理系の基本構成を示すブロッ
ク図である。まず、この図を参照しながら本発明を適用
したディジタルＶＴＲについて説明する。

【００１６】Ｙ，Ｕ（Ｂ−Ｙ），Ｖ（Ｒ−Ｙ）の各信号
から構成される入力コンポーネントビデオ信号は、Ａ／
Ｄ変換器１〜３へ供給され、５２５／６０方式の場合、
Ｙ信号は１３．５ＭＨｚ、色差信号は１３．５／４ＭＨ
ｚのサンプリング周波数で、また６２５／５０方式の場
合、Ｙ信号は１３．５ＭＨｚ、色差信号は１３．５／２
ＭＨｚのサンプリング周波数でＡ／Ｄ変換が行われる。
これらのＡ／Ｄ変換出力のうち有効エリア（５２５／６
０方式では、第１フィールドにおける２３Ｈ〜２６２Ｈ
の２４０ライン及び第２フィールドにおける２８５Ｈ〜
５２４Ｈの２４０ラインの各ラインにおける有効走査期
間、また６２５／５０方式では、第１フィールドにおけ
る２３Ｈ〜３１０Ｈの２８８ライン及び第２フィールド
における３３５Ｈ〜６２２Ｈの２８８ラインの各ライン
における有効走査期間）のデータＹ１，Ｕ１，Ｖ１のみ
がブロッキング・シャフリング回路４へ供給される。

【００１７】このブロッキング・シャフリング回路４に
おいて、Ｙ１，Ｕ１，Ｖ１の各々の水平方向８サンプ
ル、垂直方向４サンプルを１つのブロックとするデータ
Ｙ２，Ｕ２，Ｖ２にまとめ、さらにＹ２を４個、Ｕ２と
Ｖ２を１個ずつ、計６個のブロックを単位として画像デ
ータの圧縮効率を上げ、かつ再生時のエラーを分散させ
るためのシャフリングを行い、バッファリング回路５へ
供給する。

【００１８】バッファリング回路５は入力映像信号の第
１フィールドから形成した水平方向８サンプル、垂直方
向４ラインのブロックデータと第２フィールドから形成
した水平方向８サンプル、垂直方向４ラインのブロック
データをまとめて、水平方向８サンプル、垂直方向８ラ
インを１つのブロックとするブロックデータＹ３，Ｕ
３，Ｖ３を形成し、４個のＹ３に対して１個ずつのＵ３
とＶ３を時分割に画像圧縮符号化回路６へ供給する。

【００１９】画像圧縮符号化回路６は、入力された水平
方向８サンプル、垂直方向８ラインのブロックデータに
対してＤＣＴ（離散コサイン変換）及び可変長符号化を
用いたデータ圧縮を行い、変調回路７へ供給する。変調
回路７は入力されたデータに対して所定の記録変調処理
を行い、記録増幅器８へ出力する。記録増幅器８の出力
は、記録ヘッド９により磁気テープ１０に記録される。

【００２０】再生時は、再生ヘッド１１により磁気テー
プ１０から再生されたデータが再生増幅器１２により増
幅され、復調回路１３へ供給される。復調回路１３によ
り記録復調処理を受けたデータは画像圧縮復号化回路１
４へ供給される。画像圧縮復号化回路１４は入力された
データに対して可変長符号の復号及びＩＤＣＴ（逆離散
コサイン変換）を行い、バッファリング回路１５へ供給
する。

【００２１】バッファリング回路１５は入力された水平
方向８サンプル、垂直方向８ラインのブロックデータＹ
３，Ｕ３，Ｖ３を第１フィールドと第２フィールドのブ
ロックデータＹ２，Ｕ２，Ｖ２に分離し、デブロッキン
グ・デシャフリング回路１６へ供給する。

【００２２】デブロッキング・デシャフリング回路１６
は、記録側で施されたシャフリングを元に戻し、かつブ
ロックデータＹ２，Ｕ２，Ｖ２を有効エリアのデータＹ
１，Ｕ１，Ｖ１に戻し、Ｄ／Ａ変換回路１７〜１９へ供
給する。Ｄ／Ａ変換回路１７〜１９は有効エリアのデー
タＹ１，Ｕ１，Ｖ１をＤ／Ａ変換すると共に、このＤ／
Ａ変換した信号に基準信号発生器（図示せず）から出力
された同期信号等を付加してコンポーネントビデオ信号
Ｙ，Ｕ，Ｖを出力する。

【００２３】以上説明したように、このディジタルＶＴ
Ｒではバッファリング回路５において、インターレース
信号をノンインターレース信号に変換し、バッファリン
グ回路１５においてノンインターレース信号をインター
レース信号に変換している。図３はバッファリング回路
５の構成の１例を示すブロック図であり、図４はその動
作説明図である。

【００２４】図３において、ブロックデータＹ２は書込
み制御部２２の制御にしたがって第１のバッファリング
メモリ２１に書込まれる。また、ブロックデータＵ２，
Ｖ２はそれぞれ書込み制御部２５，２８の制御にしたが
って第２，第３のバッファリングメモリ２４，２７に書
込まれる。図４（ａ）〜（ｃ）はこの様子を示してい
る。これらの図において、各々のブロックデータＹ２，
Ｕ２，Ｖ２は水平方向８サンプル、垂直方向４ライン、
すなわち３２サンプルのデータであり、４個のＹ２及び
１個ずつのＵ２とＶ２を単位として第１〜第３のバッフ
ァリングメモリ２１，２４，２７に書込まれる。

【００２５】第１〜第３のバッファリングメモリ２１，
２４，２７は第１フィールドのブロックデータと第２フ
ィールドのブロックデータから、水平方向８サンプル、
垂直方向８ラインのブロックデータＹ３，Ｕ３，Ｖ３を
作成し、合成回路３０へ出力する。合成回路３０は第１
〜第３のバッファリングメモリ２１，２４，２７から出
力されたブロックデータＹ３，Ｕ３，Ｖ３を時分割的に
出力する。図４（ｄ），（ｅ）は合成回路３０の出力を
示している。

【００２６】以上、図２におけるバッファリングメモリ
５の構成及び概略動作を説明した。前記したように、再
生時にはバッファリング回路１５がノンインターレース
信号をインターレース信号に変換にするが、このバッフ
ァリング回路１５は図３に示したバッファリング回路に
おいて出力側にある合成回路３０を除き、代わりに入力
側にＹ３，Ｕ３，Ｖ３の分離回路を設ければよい。

【００２７】次に、第１〜第３のバッファリングメモリ
２１，２４，２７の書込み・読出しのアドレシング制御
について説明するが、前記したように、第１〜第３のバ
ッファリングメモリ２１，２４，２７はパラレルで動作
しているので、記憶容量が異なることによる書込み・読
出しの速度が異なることを除けば、各バッファリングメ
モリの書込み・読出し制御は基本的に同一である。そこ
で、以下の説明では第１〜第３のバッファリングメモリ
を特に区別せず、バッファリングメモリとする。

【００２８】図１（ａ）はバッファリング回路５におけ
るバッファリングメモリの書込み・読出しのアドレシン
グ制御を示す図であり、図１（ｂ）はバッファリング回
路１５におけるバッファリングメモリの書込み・読出し
のアドレシング制御を示す図である。

【００２９】この図１と図９とを比較すれば明らかなよ
うに、本実施例ではアドレシング制御を工夫することに
よりメモリの容量を１フィールド＋１／３フィールドに
削減している。

【００３０】このアクセス制御方式の原理について説明
すると、図９（ａ）において網掛けをした部分はデータ
が読みだされた後、次に書込まれるまでの部分、つまり
利用されていない部分である。そこで、領域Ｂの下２／
３フィールド分を領域Ａの前記利用されていない部分に
シフトしたのが図１（ａ）である。図１（ａ）では１フ
ィールド分を領域Ａとし、１／３フィールド分を領域
Ｂ’とした。このようにシフトすると、入力されるイン
ターレース方式の映像信号の第２フィールドのうち始め
の１／３フィールド分のデータと最後の１／３フィール
ド分のデータは領域Ｂ’に書込まれ、中央の１／３フィ
ールド分のデータは領域Ａに書込まれる。

【００３１】同様に、図９（ｂ）において網掛けをした
部分に領域Ａの上２／３フィールド分をシフトしたのが
図１（ｂ）である。図１（ｂ）では１フィールド分を領
域Ｂとし、１／３フィールド分を領域Ａ’とした。この
ようにシフトすると、入力されるノンインターレース方
式の映像信号のうちインターレース方式の第１フィール
ドに対応する始めの１／３フィールド分のデータと最後
の１／３フィールド分のデータは領域Ａ’に書込まれ、
中央の１／３フィールド分のデータは領域Ｂに書込まれ
る。

【００３２】さらに、図５のように図１のパターンの上
半分と下半分を入れ換え、又は図６のように図１のパタ
ーンの上２／３と下１／３を入れ換えたても同様のアド
シレシング制御が行われる。

【００３３】なお、前記実施例ではバッファリングメモ
リの容量を理論的に削減可能な限界まで削減し、その容
量を４／３フィールド分に設定しているが、バッファリ
ングメモリの容量を３／２フィールド分に設定し、図７
のようにアドレシング制御を行ってもよい。この場合、
図９（ａ）の領域Ｂの下半分がシフトされたことにな
る。そして、入力されるインターレース方式の映像信号
の第２フィールドの前半の１／２フィールド分のデータ
と後半の１／２フィールド分のデータは共に領域Ｂ’に
書込まれ、領域Ａには書込んでいない。ただし、図７を
見れば明らかなように、第２フィールドの前半の１／２
フィールド分のデータうち後半１／４フィールド分まで
のデータは領域Ａに書込むことも可能である。

【００３４】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、映像信号をインターレース方式からノンインタ
ーレース方式へ変換するため、またはその逆の変換を行
うために必要なメモリの容量が従来よりも最大２／３フ
ィールド分削減できる。これによりディジタルＶＴＲ等
の部品点数の削減できるため、小型化、低コスト化、消
費電力の低減が可能になる。

【図面の簡単な説明】

【図１】本発明の実施例による映像信号変換装置におけ
るアドレシング制御の１例を示す図である。

【図２】本発明を適用したディジタルＶＴＲのビデオ信
号処理系の基本構成を示すブロック図である。

【図３】図２のディジタルＶＴＲにおけるバッファリン
グ回路の構成を示すブロック図である。

【図４】図３のバッファリング回路の動作を示す図であ
る。

【図５】本発明の実施例による映像信号変換装置におけ
るアドレシング制御の変形例を示す図である。

【図６】本発明の実施例による映像信号変換装置におけ
るアドレシング制御の他の変形例を示す図である。

【図７】本発明の実施例による映像信号変換装置におけ
るアドレシング制御のさらに他の変形例を示す図であ
る。

【図８】従来の映像信号変換装置の構成を示すブロック
図である。

【図９】従来の映像信号変換装置における記憶部のアド
レシング制御を示す図である。

【符号の説明】

２１…第１のバッファリングメモリ、２２，２５，２８
…書込み制御部、２３，２６，２９…読出し制御部、２
４…第２のバッファリングメモリ、２７…第３のバッフ
ァリングメモリ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 入力される映像信号を記憶する記憶手段
   と、該手段に映像信号を書込むための制御を行う書込み
   制御手段と、前記記憶手段に書込まれた映像信号をノン
   インターレース化して読出すための制御を行う読出し制
   御手段とを備え、インターレース方式の映像信号の２フ
   ィールドをノンインターレース方式の映像信号の１フレ
   ームに変換する映像信号変換装置において、 前記記憶手段は（１＋α）フィールド分の記憶容量を有
   し（ただし、１／３≦α＜１）、 前記書込み制御手段は、入力されるインターレース方式
   の映像信号の一方のフィールドの（１−α）フィールド
   分の書込みエリアを少なくとも該一方のフィールドのα
   フィールド分の書込みエリアと共用することを特徴とす
   る映像信号変換装置。
2. 【請求項２】 α＝１／３に設定したことを特徴とする
   請求項１記載の映像信号変換装置。
3. 【請求項３】 入力される映像信号を記憶する記憶手段
   と、該手段に映像信号を書込むための制御を行う書込み
   制御手段と、前記記憶手段に書込まれた映像信号をイン
   ターレース化して読出すための制御を行う読出し制御手
   段とを備え、ノンインターレース方式の映像信号の１フ
   レームをインターレース方式の映像信号の２フィールド
   に変換する映像信号変換装置において、 前記記憶手段は（１＋α）フィールド分の記憶容量を有
   し（ただし、１／３≦α＜１）、 前記書込み制御手段は、入力されるノンインターレース
   方式の映像信号のうちインターレース方式の一方のフィ
   ールドに対応する（１−α）フィールド分の書込みエリ
   アを少なくとも該一方のフィールドのαフィールド分の
   書込みエリアと共用することを特徴とする映像信号変換
   装置。
4. 【請求項４】 α＝１／３に設定したことを特徴とする
   請求項２記載の映像信号変換装置。