JPH0799444A - 入力信号カウント回路 - Google Patents
入力信号カウント回路Info
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- JPH0799444A JPH0799444A JP5262999A JP26299993A JPH0799444A JP H0799444 A JPH0799444 A JP H0799444A JP 5262999 A JP5262999 A JP 5262999A JP 26299993 A JP26299993 A JP 26299993A JP H0799444 A JPH0799444 A JP H0799444A
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Abstract
(57)【要約】
【目的】 簡単な構造をもって奇数個の端子からのオン
状態、オフ状態及びその中間の状態を入力可能であり、
入力されたのオン状態の数とオフ状態の数との差をカウ
ントしてその値が正か０か負かを判別することができ、
かつ回路全体が大型化することのない入力信号カウント
回路を提供する 【構成】 １つの入力端子と、オン状態、オフ状態及び
オンでもオフでもない中間状態を選択的に表す信号を入
力するための制御端子と、その制御端子からの信号がオ
ン状態、オフ状態及びそれらの中間の状態を表すときの
み各々上記入力端子からの信号を出力可能な第１〜第３
の出力端子とを有するスイッチ要素を組み合わせること
により、制御端子からのオン信号数とオフ信号数の差が
正か０か負かを容易に判別することができ、トランジス
タの数を大幅に低減できると共に回路全体を小型化でき
る。
状態、オフ状態及びその中間の状態を入力可能であり、
入力されたのオン状態の数とオフ状態の数との差をカウ
ントしてその値が正か０か負かを判別することができ、
かつ回路全体が大型化することのない入力信号カウント
回路を提供する 【構成】 １つの入力端子と、オン状態、オフ状態及び
オンでもオフでもない中間状態を選択的に表す信号を入
力するための制御端子と、その制御端子からの信号がオ
ン状態、オフ状態及びそれらの中間の状態を表すときの
み各々上記入力端子からの信号を出力可能な第１〜第３
の出力端子とを有するスイッチ要素を組み合わせること
により、制御端子からのオン信号数とオフ信号数の差が
正か０か負かを容易に判別することができ、トランジス
タの数を大幅に低減できると共に回路全体を小型化でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、２Ｎ＋１個（奇数個）
の端子からオン状態、オフ状態及びそのいずれでもない
中間状態を入力可能であり、オン／オフ状態数の差をカ
ウントし、その差が正であるか、０であるか、負である
かを判別する多数決などに用いられる入力信号カウント
回路に関するものである。
の端子からオン状態、オフ状態及びそのいずれでもない
中間状態を入力可能であり、オン／オフ状態数の差をカ
ウントし、その差が正であるか、０であるか、負である
かを判別する多数決などに用いられる入力信号カウント
回路に関するものである。
【０００２】
【従来の技術】従来、デジタル回路に於て奇数個の複数
の端子のうちのいくつからオン状態、オフ状態またはオ
ンでもオフでもない中間の状態を表わす信号が入力され
たかを検出する回路には、例えば入力線を５個とする
と、オン側、オフ側共に5Ｃ4＋5Ｃ3（＝５＋１０）＝１
５個のＡＮＤゲート（第１段）及び２個のＯＲゲート
（第２段）を少なくとも必要とし、各ゲートをＮＡＮＤ
ゲートにて構成し、各ゲートのトランジスタを４個程度
としても６０個以上のトランジスタを必要としていた。
例えば、入力端子が７個になれば３２０個以上、入力端
子が９個になれば５８０個以上となる。そのため、入力
端子が多くなる程回路全体が著しく大きくなる問題があ
った。加えてオン状態の数とオフ状態の数との差を計算
するには更に多くのトランジスタを必要とし、回路全体
が大きくなる問題が一層深刻になる。
の端子のうちのいくつからオン状態、オフ状態またはオ
ンでもオフでもない中間の状態を表わす信号が入力され
たかを検出する回路には、例えば入力線を５個とする
と、オン側、オフ側共に5Ｃ4＋5Ｃ3（＝５＋１０）＝１
５個のＡＮＤゲート（第１段）及び２個のＯＲゲート
（第２段）を少なくとも必要とし、各ゲートをＮＡＮＤ
ゲートにて構成し、各ゲートのトランジスタを４個程度
としても６０個以上のトランジスタを必要としていた。
例えば、入力端子が７個になれば３２０個以上、入力端
子が９個になれば５８０個以上となる。そのため、入力
端子が多くなる程回路全体が著しく大きくなる問題があ
った。加えてオン状態の数とオフ状態の数との差を計算
するには更に多くのトランジスタを必要とし、回路全体
が大きくなる問題が一層深刻になる。
【０００３】
【発明が解決しようとする課題】本発明は上記したよう
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、簡単な構造をもって奇数個の端子からのオン
状態、オフ状態及びその中間の状態を入力可能であり、
入力されたのオン状態の数とオフ状態の数との差をカウ
ントしてその値が正か０か負かを判別することができ、
かつ回路全体が大型化することのない入力信号カウント
回路を提供することにある。
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、簡単な構造をもって奇数個の端子からのオン
状態、オフ状態及びその中間の状態を入力可能であり、
入力されたのオン状態の数とオフ状態の数との差をカウ
ントしてその値が正か０か負かを判別することができ、
かつ回路全体が大型化することのない入力信号カウント
回路を提供することにある。
【０００４】
【課題を解決するための手段】上述した目的は本発明に
よれば、第１段から第２Ｎ＋１段（Ｎは１以上の整数）
までの各段に、オン状態、オフ状態及びオンでもオフで
もない中間状態を選択的に表す信号を入力するための２
個または３個１組の制御端子が設けられ、前記各段の制
御端子から入力された前記オン状態の数とオフ状態の数
との差をカウントし、その差が正であることを示すため
の第１の判別端子、０であることを示すための第２の判
別端子、負であることを示すための第３の判別端子に選
択的に信号を出力する入力信号カウント回路であって、
第１段から第Ｎ＋１段までの間の第ｎ段（ｎは１からＮ
までの整数）に、１つの入力端子と、その段の制御端子
からの信号がオン状態を表すときのみ前記入力端子から
の信号を出力可能な第１の出力端子と、前記制御端子か
ら信号がオフ状態を表すときのみ前記入力端子からの信
号を出力可能な第２の出力端子と、前記制御端子からの
信号が中間状態を表すときのみ前記入力端子からの信号
を出力可能な第３の出力端子とを有する１番目乃至第２
ｎ−１番目の２ｎ−１個のスイッチ要素が設けられ、第
Ｎ＋２段から第２Ｎ＋１段までの第ｎ段（ｎはＮ＋２か
ら２Ｎ＋１までの整数）に、１番目乃至４Ｎ−２ｎ＋５
番目までの４Ｎ−２ｎ＋５個の前記同様なスイッチが設
けられ、前記第１段から第Ｎ段までの第ｎ段（ｎは１か
らＮまでの整数）のｉ番目（ｉは１から２ｎ−１までの
整数）のスイッチ要素に於ける第１の出力端子が第ｎ＋
１段のｉ番目のスイッチ要素の入力端子に、第２の出力
端子が第ｎ＋１段のｉ＋１番目のスイッチ要素の入力端
子に、第３の出力端子が第ｎ＋１段のｉ＋２番目のスイ
ッチ要素の入力端子に各々接続され、前記第Ｎ＋１段の
１番目のスイッチ要素に於ける第１の出力端子が前記第
３の判別端子に接続され、前記第Ｎ＋１段の２Ｎ＋１番
目のスイッチ要素に於ける第３の出力端子が前記第１の
判別端子に接続され、前記第Ｎ＋２段から第２Ｎ段まで
の第ｎ段（ｎはＮ＋２から２Ｎまでの整数）１番目のス
イッチ要素に於ける第１の出力端子、該スイッチ要素に
於ける第２の出力端子及び該段の２番目のスイッチ要素
に於ける第１の出力端子が前記第３の判別端子に接続さ
れ、前記第Ｎ＋２段から第２Ｎ段までの第ｎ段（ｎはＮ
＋２から２Ｎまでの整数）の４Ｎ−２ｎ＋５番目のスイ
ッチ要素に於ける第３の出力端子、該スイッチ要素に於
ける第２の出力端子及び該段の４Ｎ−２ｎ＋４番目のス
イッチ要素に於ける第３の出力端子が前記第１の判別端
子に接続され、前記第Ｎ＋１段の２番目乃至２ｎ−１番
目までの間のｉ番目（ｉは２から２ｎ−１までの整数）
のスイッチ要素に於ける第１の出力端子が第ｎ＋１段の
ｉ−１番目のスイッチ要素の入力端子に、１番目乃至２
ｎ−１番目までの間のｉ番目（ｉは１から２ｎ−１まで
の整数）のスイッチ要素に於ける第２の出力端子が第ｎ
＋１段のｉ番目のスイッチ要素の入力端子に、１番目乃
至２ｎ−２番目までの間のｉ番目（ｉは１から２ｎ−２
までの整数）のスイッチ要素に於ける第３の出力端子が
第ｎ＋１段のｉ＋１番目のスイッチ要素の入力端子に各
々接続され、前記第Ｎ＋２段から第２Ｎ段までの第ｎ段
（ｎはＮ＋１から２Ｎまでの整数）の３番目乃至４Ｎ−
２ｎ＋５番目までの間のｉ番目（ｉは３から４Ｎ−２ｎ
＋５までの整数）のスイッチ要素に於ける第１の出力端
子が第ｎ＋１段のｉ−１番目のスイッチ要素の入力端子
に、第ｎ段の２番目乃至４Ｎ−２ｎ＋４番目までの間の
ｉ番目のスイッチ要素に於ける第２の出力端子が第ｎ＋
１段のｉ−１番目のスイッチ要素の入力端子に、第ｎ段
の１番目乃至４Ｎ−２ｎ＋３番目までの間のｉ番目のス
イッチ要素に於ける第３の出力端子が第ｎ＋１段のｉ番
目のスイッチ要素の入力端子に各々接続され、第２Ｎ＋
１段の１番目のスイッチ要素に於ける第１の出力端子、
該スイッチ要素に於ける第２の出力端子及び該段の２番
目のスイッチ要素に於ける第１の出力端子が前記第３の
判別端子に接続され、第２Ｎ＋１段の１番目のスイッチ
要素に於ける第３の出力端子、該段の２番目のスイッチ
要素に於ける第２の出力端子及び該段の３番目のスイッ
チ要素に於ける第１の出力端子が前記第２の判別端子に
接続され、第２Ｎ＋１段の２番目のスイッチ要素に於け
る第３の出力端子、該段の３番目のスイッチ要素に於け
る第２の出力端子及び該スイッチ要素に於ける第３の出
力端子が前記第１の判別端子に接続され、前記第１乃至
第３の判別端子からの出力により、各段の制御端子から
のオン状態を表わす信号とオフ状態を表わす信号との差
が正であるか０であるか負であるかを判別することを特
徴とする入力信号カウント回路を提供することにより達
成される。
よれば、第１段から第２Ｎ＋１段（Ｎは１以上の整数）
までの各段に、オン状態、オフ状態及びオンでもオフで
もない中間状態を選択的に表す信号を入力するための２
個または３個１組の制御端子が設けられ、前記各段の制
御端子から入力された前記オン状態の数とオフ状態の数
との差をカウントし、その差が正であることを示すため
の第１の判別端子、０であることを示すための第２の判
別端子、負であることを示すための第３の判別端子に選
択的に信号を出力する入力信号カウント回路であって、
第１段から第Ｎ＋１段までの間の第ｎ段（ｎは１からＮ
までの整数）に、１つの入力端子と、その段の制御端子
からの信号がオン状態を表すときのみ前記入力端子から
の信号を出力可能な第１の出力端子と、前記制御端子か
ら信号がオフ状態を表すときのみ前記入力端子からの信
号を出力可能な第２の出力端子と、前記制御端子からの
信号が中間状態を表すときのみ前記入力端子からの信号
を出力可能な第３の出力端子とを有する１番目乃至第２
ｎ−１番目の２ｎ−１個のスイッチ要素が設けられ、第
Ｎ＋２段から第２Ｎ＋１段までの第ｎ段（ｎはＮ＋２か
ら２Ｎ＋１までの整数）に、１番目乃至４Ｎ−２ｎ＋５
番目までの４Ｎ−２ｎ＋５個の前記同様なスイッチが設
けられ、前記第１段から第Ｎ段までの第ｎ段（ｎは１か
らＮまでの整数）のｉ番目（ｉは１から２ｎ−１までの
整数）のスイッチ要素に於ける第１の出力端子が第ｎ＋
１段のｉ番目のスイッチ要素の入力端子に、第２の出力
端子が第ｎ＋１段のｉ＋１番目のスイッチ要素の入力端
子に、第３の出力端子が第ｎ＋１段のｉ＋２番目のスイ
ッチ要素の入力端子に各々接続され、前記第Ｎ＋１段の
１番目のスイッチ要素に於ける第１の出力端子が前記第
３の判別端子に接続され、前記第Ｎ＋１段の２Ｎ＋１番
目のスイッチ要素に於ける第３の出力端子が前記第１の
判別端子に接続され、前記第Ｎ＋２段から第２Ｎ段まで
の第ｎ段（ｎはＮ＋２から２Ｎまでの整数）１番目のス
イッチ要素に於ける第１の出力端子、該スイッチ要素に
於ける第２の出力端子及び該段の２番目のスイッチ要素
に於ける第１の出力端子が前記第３の判別端子に接続さ
れ、前記第Ｎ＋２段から第２Ｎ段までの第ｎ段（ｎはＮ
＋２から２Ｎまでの整数）の４Ｎ−２ｎ＋５番目のスイ
ッチ要素に於ける第３の出力端子、該スイッチ要素に於
ける第２の出力端子及び該段の４Ｎ−２ｎ＋４番目のス
イッチ要素に於ける第３の出力端子が前記第１の判別端
子に接続され、前記第Ｎ＋１段の２番目乃至２ｎ−１番
目までの間のｉ番目（ｉは２から２ｎ−１までの整数）
のスイッチ要素に於ける第１の出力端子が第ｎ＋１段の
ｉ−１番目のスイッチ要素の入力端子に、１番目乃至２
ｎ−１番目までの間のｉ番目（ｉは１から２ｎ−１まで
の整数）のスイッチ要素に於ける第２の出力端子が第ｎ
＋１段のｉ番目のスイッチ要素の入力端子に、１番目乃
至２ｎ−２番目までの間のｉ番目（ｉは１から２ｎ−２
までの整数）のスイッチ要素に於ける第３の出力端子が
第ｎ＋１段のｉ＋１番目のスイッチ要素の入力端子に各
々接続され、前記第Ｎ＋２段から第２Ｎ段までの第ｎ段
（ｎはＮ＋１から２Ｎまでの整数）の３番目乃至４Ｎ−
２ｎ＋５番目までの間のｉ番目（ｉは３から４Ｎ−２ｎ
＋５までの整数）のスイッチ要素に於ける第１の出力端
子が第ｎ＋１段のｉ−１番目のスイッチ要素の入力端子
に、第ｎ段の２番目乃至４Ｎ−２ｎ＋４番目までの間の
ｉ番目のスイッチ要素に於ける第２の出力端子が第ｎ＋
１段のｉ−１番目のスイッチ要素の入力端子に、第ｎ段
の１番目乃至４Ｎ−２ｎ＋３番目までの間のｉ番目のス
イッチ要素に於ける第３の出力端子が第ｎ＋１段のｉ番
目のスイッチ要素の入力端子に各々接続され、第２Ｎ＋
１段の１番目のスイッチ要素に於ける第１の出力端子、
該スイッチ要素に於ける第２の出力端子及び該段の２番
目のスイッチ要素に於ける第１の出力端子が前記第３の
判別端子に接続され、第２Ｎ＋１段の１番目のスイッチ
要素に於ける第３の出力端子、該段の２番目のスイッチ
要素に於ける第２の出力端子及び該段の３番目のスイッ
チ要素に於ける第１の出力端子が前記第２の判別端子に
接続され、第２Ｎ＋１段の２番目のスイッチ要素に於け
る第３の出力端子、該段の３番目のスイッチ要素に於け
る第２の出力端子及び該スイッチ要素に於ける第３の出
力端子が前記第１の判別端子に接続され、前記第１乃至
第３の判別端子からの出力により、各段の制御端子から
のオン状態を表わす信号とオフ状態を表わす信号との差
が正であるか０であるか負であるかを判別することを特
徴とする入力信号カウント回路を提供することにより達
成される。
【０００５】
【作用】このようにすれば、２Ｎ＋１段の制御端子に対
するトランジスタの数が６（Ｎ＋１）2個に付属回路の
トランジスタ数（Ｎ×α）個を加えた数になる。例えば
制御端子５段では５０個程度、７段では１００個程度、
９段では１５０個程度となる。
するトランジスタの数が６（Ｎ＋１）2個に付属回路の
トランジスタ数（Ｎ×α）個を加えた数になる。例えば
制御端子５段では５０個程度、７段では１００個程度、
９段では１５０個程度となる。
【０００６】
【実施例】以下、本発明の好適実施例を添付の図につい
て詳しく説明する。
て詳しく説明する。
【０００７】図１は、本発明が適用された５段の制御端
子の組を有する入力信号カウント回路の構成を示す回路
図である。本実施例では回路全体がＣＭＯＳプロセスに
より構成されている。各制御端子の組は、図１に於ける
下から上にそのオン状態を入力するための制御端子ＩＹ
１、ＩＹ２、ＩＹ３、ＩＹ４、ＩＹ５、オフ状態を入力
するための制御端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、
ＩＮ５及びオンでもオフでもない中間状態を入力するた
めの制御端子ＩＡ１、ＩＡ２、ＩＡ３、ＩＡ４、ＩＡ５
が第１段から第５段に設けられ、各段の制御端子の組を
構成している。任意の第ｎ段の端子ＩＹｎ、ＩＮｎ、Ｉ
Ａｎはどれか１つのみが「Ｈｉｇｈ（Ｈ）」状態にな
り、他は必ず「Ｌｏｗ（Ｌ）」状態となるようになって
おり、第ｎ段の信号がこれらの状態により回路に伝達さ
れるようになっている。
子の組を有する入力信号カウント回路の構成を示す回路
図である。本実施例では回路全体がＣＭＯＳプロセスに
より構成されている。各制御端子の組は、図１に於ける
下から上にそのオン状態を入力するための制御端子ＩＹ
１、ＩＹ２、ＩＹ３、ＩＹ４、ＩＹ５、オフ状態を入力
するための制御端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、
ＩＮ５及びオンでもオフでもない中間状態を入力するた
めの制御端子ＩＡ１、ＩＡ２、ＩＡ３、ＩＡ４、ＩＡ５
が第１段から第５段に設けられ、各段の制御端子の組を
構成している。任意の第ｎ段の端子ＩＹｎ、ＩＮｎ、Ｉ
Ａｎはどれか１つのみが「Ｈｉｇｈ（Ｈ）」状態にな
り、他は必ず「Ｌｏｗ（Ｌ）」状態となるようになって
おり、第ｎ段の信号がこれらの状態により回路に伝達さ
れるようになっている。
【０００８】第１段のオフ状態を表す信号を入力するた
めの制御端子ＩＮ１はＭＯＳトランジスタ（以下ＭＯＳ
Ｔと略記する。）Ｑ１のゲートに接続され、同様に第１
段のオフでもオンでもない中間状態を表す信号を入力す
るためのＩＡ１はＭＯＳＴＱ２に、第１段のオン状態を
表す信号を入力するためのＩＹ１はＭＯＳＴＱ３に接続
されている。このＭＯＳＴＱ１、ＭＯＳＴＱ２及びＭＯ
ＳＴＱ３が第１段の第１のスイッチ要素をなし、各ＭＯ
ＳＴＱ１、ＭＯＳＴＱ２及びＭＯＳＴＱ３のソースは基
準電位Ｖｓｓに接続されている。また、ＭＯＳＴＱ１の
ドレインは第２段の１番目のスイッチ要素をなすＭＯＳ
ＴＱ４、ＭＯＳＴＱ５、ＭＯＳＴＱ６のソースに、ＭＯ
ＳＴＱ２のドレインは第２段の２番目のスイッチ要素を
なすＭＯＳＴＱ７、ＭＯＳＴＱ８、ＭＯＳＴＱ９のソー
スに、ＭＯＳＴＱ３のドレインは第２段の３番目のスイ
ッチ要素をなすＭＯＳＴＱ１０、ＭＯＳＴＱ１１、ＭＯ
ＳＴＱ１２のソースに各々接続されている。
めの制御端子ＩＮ１はＭＯＳトランジスタ（以下ＭＯＳ
Ｔと略記する。）Ｑ１のゲートに接続され、同様に第１
段のオフでもオンでもない中間状態を表す信号を入力す
るためのＩＡ１はＭＯＳＴＱ２に、第１段のオン状態を
表す信号を入力するためのＩＹ１はＭＯＳＴＱ３に接続
されている。このＭＯＳＴＱ１、ＭＯＳＴＱ２及びＭＯ
ＳＴＱ３が第１段の第１のスイッチ要素をなし、各ＭＯ
ＳＴＱ１、ＭＯＳＴＱ２及びＭＯＳＴＱ３のソースは基
準電位Ｖｓｓに接続されている。また、ＭＯＳＴＱ１の
ドレインは第２段の１番目のスイッチ要素をなすＭＯＳ
ＴＱ４、ＭＯＳＴＱ５、ＭＯＳＴＱ６のソースに、ＭＯ
ＳＴＱ２のドレインは第２段の２番目のスイッチ要素を
なすＭＯＳＴＱ７、ＭＯＳＴＱ８、ＭＯＳＴＱ９のソー
スに、ＭＯＳＴＱ３のドレインは第２段の３番目のスイ
ッチ要素をなすＭＯＳＴＱ１０、ＭＯＳＴＱ１１、ＭＯ
ＳＴＱ１２のソースに各々接続されている。
【０００９】第２段のオフ状態を表す信号を入力するた
めの制御端子ＩＮ２はＭＯＳＱ４、ＭＯＳＴＱ７、ＭＯ
ＳＴＱ１０のゲートに接続され、同様にＩＡ２はＭＯＳ
ＴＱ５、ＭＯＳＴＱ８、ＭＯＳＴＱ１１に、ＩＹ２はＭ
ＯＳＴＱ６、ＭＯＳＴＱ９、ＭＯＳＴＱ１２に接続され
ている。また、ＭＯＳＴＱ４のドレインは第３段の１番
目のスイッチ要素をなすＭＯＳＴＱ１３、ＭＯＳＴＱ１
４、ＭＯＳＴＱ１５のソースに、ＭＯＳＴＱ５、ＭＯＳ
ＴＱ７のドレインは第３段の２番目のスイッチ要素をな
すＭＯＳＴＱ１６、ＭＯＳＴＱ１７、ＭＯＳＴＱ１８の
ソースに、ＭＯＳＴＱ６、ＭＯＳＴＱ８、ＭＯＳＴＱ１
０のドレインは第３段の３番目のスイッチ要素をなすＭ
ＯＳＴＱ１９、ＭＯＳＴＱ２０、ＭＯＳＴＱ２１のソー
スに、ＭＯＳＴＱ９、ＭＯＳＴＱ１１のドレインは第３
段の４番目のスイッチ要素をなすＭＯＳＴＱ２２、ＭＯ
ＳＴＱ２３、ＭＯＳＴＱ２４のソースに、ＭＯＳＴＱ１
２のドレインは第３段の５番目のスイッチ要素をなすＭ
ＯＳＴＱ２５、ＭＯＳＴＱ２６、ＭＯＳＴＱ２７のソー
スに各々接続されている。
めの制御端子ＩＮ２はＭＯＳＱ４、ＭＯＳＴＱ７、ＭＯ
ＳＴＱ１０のゲートに接続され、同様にＩＡ２はＭＯＳ
ＴＱ５、ＭＯＳＴＱ８、ＭＯＳＴＱ１１に、ＩＹ２はＭ
ＯＳＴＱ６、ＭＯＳＴＱ９、ＭＯＳＴＱ１２に接続され
ている。また、ＭＯＳＴＱ４のドレインは第３段の１番
目のスイッチ要素をなすＭＯＳＴＱ１３、ＭＯＳＴＱ１
４、ＭＯＳＴＱ１５のソースに、ＭＯＳＴＱ５、ＭＯＳ
ＴＱ７のドレインは第３段の２番目のスイッチ要素をな
すＭＯＳＴＱ１６、ＭＯＳＴＱ１７、ＭＯＳＴＱ１８の
ソースに、ＭＯＳＴＱ６、ＭＯＳＴＱ８、ＭＯＳＴＱ１
０のドレインは第３段の３番目のスイッチ要素をなすＭ
ＯＳＴＱ１９、ＭＯＳＴＱ２０、ＭＯＳＴＱ２１のソー
スに、ＭＯＳＴＱ９、ＭＯＳＴＱ１１のドレインは第３
段の４番目のスイッチ要素をなすＭＯＳＴＱ２２、ＭＯ
ＳＴＱ２３、ＭＯＳＴＱ２４のソースに、ＭＯＳＴＱ１
２のドレインは第３段の５番目のスイッチ要素をなすＭ
ＯＳＴＱ２５、ＭＯＳＴＱ２６、ＭＯＳＴＱ２７のソー
スに各々接続されている。
【００１０】第３段のオフ状態を表す信号を入力するた
めの制御端子ＩＮ３はＭＯＳＱ１３、ＭＯＳＴＱ１６、
ＭＯＳＴＱ１９、ＭＯＳＴＱ２２、ＭＯＳＴＱ２５のゲ
ートに接続され、同様にＩＡ３はＭＯＳＴＱ１４、ＭＯ
ＳＴＱ１７、ＭＯＳＴＱ２０、ＭＯＳＴＱ２３、ＭＯＳ
ＴＱ２６に、ＩＹ３はＭＯＳＴＱ１５、ＭＯＳＴＱ１
８、ＭＯＳＴＱ２１、ＭＯＳＴＱ２４、ＭＯＳＴＱ２７
に接続されている。また、ＭＯＳＴＱ１３のドレインは
ＭＯＳＴＱ５２、ＭＯＳＴＱ５３のドレインに接続さ
れ、ＭＯＳＴＱ１４、ＭＯＳＴＱ１６のドレインは第４
段の１番目のスイッチ要素をなすＭＯＳＴＱ２８、ＭＯ
ＳＴＱ２９、ＭＯＳＴＱ３０のソースに、ＭＯＳＴＱ１
５、ＭＯＳＴＱ１７、ＭＯＳＴＱ１９のドレインは第４
段の２番目のスイッチ要素をなすＭＯＳＴＱ３１、ＭＯ
ＳＴＱ３２、ＭＯＳＴＱ３３のソースに、ＭＯＳＴＱ１
８、ＭＯＳＴＱ２０、ＭＯＳＴＱ２２のドレインは第４
段の３番目のスイッチ要素をなすＭＯＳＴＱ３４、ＭＯ
ＳＴＱ３５、ＭＯＳＴＱ３６のソースに、ＭＯＳＴＱ２
１、ＭＯＳＴＱ２３、ＭＯＳＴＱ２５のドレインは第４
段の４番目のスイッチ要素をなすＭＯＳＴＱ３７、ＭＯ
ＳＴＱ３８、ＭＯＳＴＱ３９のソースに、ＭＯＳＴＱ２
４、ＭＯＳＴＱ２６のドレインは第４段の５番目のスイ
ッチ要素をなすＭＯＳＴＱ４０、ＭＯＳＴＱ４１、ＭＯ
ＳＴＱ４２のソースに、ＭＯＳＴＱ２７のドレインはＭ
ＯＳＴＱ５６、ＭＯＳＴＱ５７のドレインに各々接続さ
れている。
めの制御端子ＩＮ３はＭＯＳＱ１３、ＭＯＳＴＱ１６、
ＭＯＳＴＱ１９、ＭＯＳＴＱ２２、ＭＯＳＴＱ２５のゲ
ートに接続され、同様にＩＡ３はＭＯＳＴＱ１４、ＭＯ
ＳＴＱ１７、ＭＯＳＴＱ２０、ＭＯＳＴＱ２３、ＭＯＳ
ＴＱ２６に、ＩＹ３はＭＯＳＴＱ１５、ＭＯＳＴＱ１
８、ＭＯＳＴＱ２１、ＭＯＳＴＱ２４、ＭＯＳＴＱ２７
に接続されている。また、ＭＯＳＴＱ１３のドレインは
ＭＯＳＴＱ５２、ＭＯＳＴＱ５３のドレインに接続さ
れ、ＭＯＳＴＱ１４、ＭＯＳＴＱ１６のドレインは第４
段の１番目のスイッチ要素をなすＭＯＳＴＱ２８、ＭＯ
ＳＴＱ２９、ＭＯＳＴＱ３０のソースに、ＭＯＳＴＱ１
５、ＭＯＳＴＱ１７、ＭＯＳＴＱ１９のドレインは第４
段の２番目のスイッチ要素をなすＭＯＳＴＱ３１、ＭＯ
ＳＴＱ３２、ＭＯＳＴＱ３３のソースに、ＭＯＳＴＱ１
８、ＭＯＳＴＱ２０、ＭＯＳＴＱ２２のドレインは第４
段の３番目のスイッチ要素をなすＭＯＳＴＱ３４、ＭＯ
ＳＴＱ３５、ＭＯＳＴＱ３６のソースに、ＭＯＳＴＱ２
１、ＭＯＳＴＱ２３、ＭＯＳＴＱ２５のドレインは第４
段の４番目のスイッチ要素をなすＭＯＳＴＱ３７、ＭＯ
ＳＴＱ３８、ＭＯＳＴＱ３９のソースに、ＭＯＳＴＱ２
４、ＭＯＳＴＱ２６のドレインは第４段の５番目のスイ
ッチ要素をなすＭＯＳＴＱ４０、ＭＯＳＴＱ４１、ＭＯ
ＳＴＱ４２のソースに、ＭＯＳＴＱ２７のドレインはＭ
ＯＳＴＱ５６、ＭＯＳＴＱ５７のドレインに各々接続さ
れている。
【００１１】第４段のオフ状態を表す信号を入力するた
めの制御端子ＩＮ４はＭＯＳＱ２８、ＭＯＳＴＱ３１、
ＭＯＳＴＱ３４、ＭＯＳＴＱ３７、ＭＯＳＴＱ４０のゲ
ートに接続され、同様にＩＡ４はＭＯＳＴＱ２９、ＭＯ
ＳＴＱ３２、ＭＯＳＴＱ３５、ＭＯＳＴＱ３８、ＭＯＳ
ＴＱ４１に、ＩＹ４はＭＯＳＴＱ３０、ＭＯＳＴＱ３
３、ＭＯＳＴＱ３６、ＭＯＳＴＱ３９、ＭＯＳＴＱ４２
に接続されている。また、ＭＯＳＴＱ２８、ＭＯＳＴＱ
２９、ＭＯＳＴＱ３１のドレインはＭＯＳＴＱ５２、Ｍ
ＯＳＴＱ５３のドレインに、ＭＯＳＴＱ３０、ＭＯＳＴ
Ｑ３２、ＭＯＳＴＱ３４のドレインは第５段の１番目の
スイッチ要素をなすＭＯＳＴＱ４３、ＭＯＳＴＱ４４、
ＭＯＳＴＱ４５のソースに、ＭＯＳＴＱ３３、ＭＯＳＴ
Ｑ３５、ＭＯＳＴＱ３７のドレインは第５段の２番目の
スイッチ要素をなすＭＯＳＴＱ４６、ＭＯＳＴＱ４７、
ＭＯＳＴＱ４８のソースに、ＭＯＳＴＱ３６、ＭＯＳＴ
Ｑ３８、ＭＯＳＴＱ４０のドレインは第４段の３番目の
スイッチ要素をなすＭＯＳＴＱ４９、ＭＯＳＴＱ５０、
ＭＯＳＴＱ５１のソースに、ＭＯＳＴＱ３９、ＭＯＳＴ
Ｑ４１、ＭＯＳＴＱ４２のドレインはＭＯＳＴＱ５６、
ＭＯＳＴＱ５７のドレインに各々接続されている。
めの制御端子ＩＮ４はＭＯＳＱ２８、ＭＯＳＴＱ３１、
ＭＯＳＴＱ３４、ＭＯＳＴＱ３７、ＭＯＳＴＱ４０のゲ
ートに接続され、同様にＩＡ４はＭＯＳＴＱ２９、ＭＯ
ＳＴＱ３２、ＭＯＳＴＱ３５、ＭＯＳＴＱ３８、ＭＯＳ
ＴＱ４１に、ＩＹ４はＭＯＳＴＱ３０、ＭＯＳＴＱ３
３、ＭＯＳＴＱ３６、ＭＯＳＴＱ３９、ＭＯＳＴＱ４２
に接続されている。また、ＭＯＳＴＱ２８、ＭＯＳＴＱ
２９、ＭＯＳＴＱ３１のドレインはＭＯＳＴＱ５２、Ｍ
ＯＳＴＱ５３のドレインに、ＭＯＳＴＱ３０、ＭＯＳＴ
Ｑ３２、ＭＯＳＴＱ３４のドレインは第５段の１番目の
スイッチ要素をなすＭＯＳＴＱ４３、ＭＯＳＴＱ４４、
ＭＯＳＴＱ４５のソースに、ＭＯＳＴＱ３３、ＭＯＳＴ
Ｑ３５、ＭＯＳＴＱ３７のドレインは第５段の２番目の
スイッチ要素をなすＭＯＳＴＱ４６、ＭＯＳＴＱ４７、
ＭＯＳＴＱ４８のソースに、ＭＯＳＴＱ３６、ＭＯＳＴ
Ｑ３８、ＭＯＳＴＱ４０のドレインは第４段の３番目の
スイッチ要素をなすＭＯＳＴＱ４９、ＭＯＳＴＱ５０、
ＭＯＳＴＱ５１のソースに、ＭＯＳＴＱ３９、ＭＯＳＴ
Ｑ４１、ＭＯＳＴＱ４２のドレインはＭＯＳＴＱ５６、
ＭＯＳＴＱ５７のドレインに各々接続されている。
【００１２】第５段のオフ状態を表す信号を入力するた
めの制御端子ＩＮ５はＭＯＳＱ４３、ＭＯＳＴＱ４６、
ＭＯＳＴＱ４９のゲートに接続され、同様にＩＡ４はＭ
ＯＳＴＱ４４、ＭＯＳＴＱ４７、ＭＯＳＴＱ５０に、Ｉ
Ｙ４はＭＯＳＴＱ４５、ＭＯＳＴＱ４８、ＭＯＳＴＱ５
１に接続されている。また、ＭＯＳＴＱ４３、ＭＯＳＴ
Ｑ４４、ＭＯＳＴＱ４６のドレインはＰ型ＭＯＳＴＱ５
２、ＭＯＳＴＱ５３のドレインに、ＭＯＳＴＱ４５、Ｍ
ＯＳＴＱ４７、ＭＯＳＴＱ４９のドレインはＰ型ＭＯＳ
ＴＱ５４、ＭＯＳＴＱ５５のドレインに、ＭＯＳＴＱ４
８、ＭＯＳＴＱ５０、ＭＯＳＴＱ５１のドレインはＰ型
ＭＯＳＴＱ５６、ＭＯＳＴＱ５７のドレインに各々接続
されている。更に、ＭＯＳＴＱ４３、ＭＯＳＴＱ４４、
ＭＯＳＴＱ４６のドレインには出力端子Ｏ（−）が接続
され、ＭＯＳＴＱ４５、ＭＯＳＴＱ４７、ＭＯＳＴＱ４
９のドレインには出力端子Ｏ（０）が接続され、ＭＯＳ
ＴＱ４８、ＭＯＳＴＱ５０、ＭＯＳＴＱ５１のドレイン
には出力端子Ｏ（＋）が接続され、ソースは電源電位Ｖ
ｄｄに接続されている。更に、ＭＯＳＴＱ５５、ＭＯＳ
ＴＱ５７のゲートは出力端子Ｏ（＋）に接続され、ＭＯ
ＳＴＱ５３、ＭＯＳＴＱ５６のゲートは出力端子Ｏ
（０）に接続され、ＭＯＳＴＱ５４、ＭＯＳＴＱ５７の
ゲートは出力端子Ｏ（−）に接続されている。
めの制御端子ＩＮ５はＭＯＳＱ４３、ＭＯＳＴＱ４６、
ＭＯＳＴＱ４９のゲートに接続され、同様にＩＡ４はＭ
ＯＳＴＱ４４、ＭＯＳＴＱ４７、ＭＯＳＴＱ５０に、Ｉ
Ｙ４はＭＯＳＴＱ４５、ＭＯＳＴＱ４８、ＭＯＳＴＱ５
１に接続されている。また、ＭＯＳＴＱ４３、ＭＯＳＴ
Ｑ４４、ＭＯＳＴＱ４６のドレインはＰ型ＭＯＳＴＱ５
２、ＭＯＳＴＱ５３のドレインに、ＭＯＳＴＱ４５、Ｍ
ＯＳＴＱ４７、ＭＯＳＴＱ４９のドレインはＰ型ＭＯＳ
ＴＱ５４、ＭＯＳＴＱ５５のドレインに、ＭＯＳＴＱ４
８、ＭＯＳＴＱ５０、ＭＯＳＴＱ５１のドレインはＰ型
ＭＯＳＴＱ５６、ＭＯＳＴＱ５７のドレインに各々接続
されている。更に、ＭＯＳＴＱ４３、ＭＯＳＴＱ４４、
ＭＯＳＴＱ４６のドレインには出力端子Ｏ（−）が接続
され、ＭＯＳＴＱ４５、ＭＯＳＴＱ４７、ＭＯＳＴＱ４
９のドレインには出力端子Ｏ（０）が接続され、ＭＯＳ
ＴＱ４８、ＭＯＳＴＱ５０、ＭＯＳＴＱ５１のドレイン
には出力端子Ｏ（＋）が接続され、ソースは電源電位Ｖ
ｄｄに接続されている。更に、ＭＯＳＴＱ５５、ＭＯＳ
ＴＱ５７のゲートは出力端子Ｏ（＋）に接続され、ＭＯ
ＳＴＱ５３、ＭＯＳＴＱ５６のゲートは出力端子Ｏ
（０）に接続され、ＭＯＳＴＱ５４、ＭＯＳＴＱ５７の
ゲートは出力端子Ｏ（−）に接続されている。
【００１３】従って、第１段から第２Ｎ＋１段までのう
ち第１段から第Ｎ段までの第ｎ段（ｎは１からＮまでの
整数）には１番目から２ｎ−１番目の２ｎ−１個のスイ
ッチ要素が設けられ、各スイッチ要素は図２に模式的に
示すように、入力端子Ａからの信号を第１、第２及び第
３の出力端子Ｂ、Ｃ、Ｄに選択的に出力可能とするスイ
ッチをなしている。また、第ｎ段に於けるｉ番目のスイ
ッチ要素の第１の出力端子Ｂは次段の第ｎ＋１段のｉ番
目のスイッチ要素の入力端子Ａに、第２の出力端子Ｃは
次段の第ｎ＋１段のｉ＋１番目のスイッチ要素の入力端
子Ａに、第３の出力端子Ｄは次段の第ｎ＋１段のｉ＋２
番目のスイッチ要素の入力端子Ａに接続される。即ち、
上記第ｎ段に於けるｉ番目のスイッチ要素の第３の出力
端子Ｄと、ｉ＋１番目のスイッチ要素の第２の出力端子
Ｃと、ｉ＋２番目のスイッチ要素の第１の出力端子Ａと
は共に第ｎ＋１段のｉ＋１番目のスイッチ要素の入力端
子Ａに接続されていることとなる。例えば図１の想像線
で囲んだＭＯＳＴＱ７、ＭＯＳＴＱ８、ＭＯＳＴＱ９か
らなる第２段の２番目のスイッチ要素を拡大した図３に
示すように、その出力端子Ｂは次段第３段のＭＯＳＴＱ
１６、ＭＯＳＴＱ１７、ＭＯＳＴＱ１８からなる２番目
のスイッチ要素の入力端子Ａに接続され、出力端子Ｃは
次段第３段のＭＯＳＴＱ１９、ＭＯＳＴＱ２０、ＭＯＳ
ＴＱ２１からなる３番目のスイッチ要素の入力端子Ａに
接続され、出力端子Ｄは次段第４段のＭＯＳＴＱ２２、
ＭＯＳＴＱ２３、ＭＯＳＴＱ２４からなる４番目のスイ
ッチ要素の入力端子Ａに接続されている。
ち第１段から第Ｎ段までの第ｎ段（ｎは１からＮまでの
整数）には１番目から２ｎ−１番目の２ｎ−１個のスイ
ッチ要素が設けられ、各スイッチ要素は図２に模式的に
示すように、入力端子Ａからの信号を第１、第２及び第
３の出力端子Ｂ、Ｃ、Ｄに選択的に出力可能とするスイ
ッチをなしている。また、第ｎ段に於けるｉ番目のスイ
ッチ要素の第１の出力端子Ｂは次段の第ｎ＋１段のｉ番
目のスイッチ要素の入力端子Ａに、第２の出力端子Ｃは
次段の第ｎ＋１段のｉ＋１番目のスイッチ要素の入力端
子Ａに、第３の出力端子Ｄは次段の第ｎ＋１段のｉ＋２
番目のスイッチ要素の入力端子Ａに接続される。即ち、
上記第ｎ段に於けるｉ番目のスイッチ要素の第３の出力
端子Ｄと、ｉ＋１番目のスイッチ要素の第２の出力端子
Ｃと、ｉ＋２番目のスイッチ要素の第１の出力端子Ａと
は共に第ｎ＋１段のｉ＋１番目のスイッチ要素の入力端
子Ａに接続されていることとなる。例えば図１の想像線
で囲んだＭＯＳＴＱ７、ＭＯＳＴＱ８、ＭＯＳＴＱ９か
らなる第２段の２番目のスイッチ要素を拡大した図３に
示すように、その出力端子Ｂは次段第３段のＭＯＳＴＱ
１６、ＭＯＳＴＱ１７、ＭＯＳＴＱ１８からなる２番目
のスイッチ要素の入力端子Ａに接続され、出力端子Ｃは
次段第３段のＭＯＳＴＱ１９、ＭＯＳＴＱ２０、ＭＯＳ
ＴＱ２１からなる３番目のスイッチ要素の入力端子Ａに
接続され、出力端子Ｄは次段第４段のＭＯＳＴＱ２２、
ＭＯＳＴＱ２３、ＭＯＳＴＱ２４からなる４番目のスイ
ッチ要素の入力端子Ａに接続されている。
【００１４】第１段から第２Ｎ＋１段までのうち第Ｎ＋
１段の１番目のスイッチ要素の第１の出力端子はＭＯＳ
ＴＱ５２、ＭＯＳＴＱ５３のドレインに接続され、２Ｎ
＋１番目の第３の出力端子はＭＯＳＴＱ５２、ＭＯＳＴ
Ｑ５３のドレインに接続されている。
１段の１番目のスイッチ要素の第１の出力端子はＭＯＳ
ＴＱ５２、ＭＯＳＴＱ５３のドレインに接続され、２Ｎ
＋１番目の第３の出力端子はＭＯＳＴＱ５２、ＭＯＳＴ
Ｑ５３のドレインに接続されている。
【００１５】一方、第Ｎ＋２段から第２Ｎ段までの第ｎ
段には１番目〜４Ｎ−２ｎ＋５番目の４Ｎ−２ｎ＋５個
のスイッチ要素が設けられている。各スイッチの構造は
上記と同様であるが、第Ｎ段から第２Ｎ＋１段までの第
ｎ段（ｎはＮから２Ｎ＋１までの整数）に於ける１番目
のスイッチ要素の第１の出力端子Ｂ、該スイッチ要素の
第２の出力端子Ｃ及び該段の２番目のスイッチ要素の出
力端子ＢはＭＯＳＴＱ５２、ＭＯＳＴＱ５３のドレイン
に、該段の１番目のスイッチ要素の第３の出力端子Ｄは
次段第ｎ＋１段の１番目のスイッチ要素の入力端子Ａに
接続されている。また、該段に於ける４Ｎ−２ｎ＋１番
目のスイッチ要素の第２の出力端子Ｃ、該スイッチ要素
の第３の出力端子Ｄ及び該段の４Ｎ−２ｎ−２番目の第
３の出力端子ＤはＭＯＳＴＱ５６、ＭＯＳＴＱ５７のド
レインに、４Ｎ−２ｎ−１番目のスイッチ要素の出力端
子Ｂは次段第ｎ＋１段の４Ｎ−２（ｎ＋１）−１番目の
スイッチ要素の入力端子Ａに接続されている。更に、該
段の３番目から４Ｎ−２ｎ＋５番目までの間のｉ番目
（ｉは３から４Ｎ−２ｎ＋５の整数）のスイッチ要素の
第１の出力端子Ｂは次段第ｎ＋１段のｉ−２番目のスイ
ッチ要素の入力端子Ａに、該段の２番目から４Ｎ−２ｎ
＋４番目までの間のｉ番目（ｉは２から４Ｎ−２ｎ＋４
の整数）のスイッチ要素の第２の出力端子Ｃは次段第ｎ
＋１段のｉ−１番目のスイッチ要素の入力端子Ａに、該
段の１番目から４Ｎ−２ｎ＋３番目までの間のｉ番目
（ｉは１から４Ｎ−２ｎ＋３の整数）のスイッチ要素の
第３の出力端子Ｄは次段第ｎ＋１段のｉ番目のスイッチ
要素の入力端子Ａに接続されている。
段には１番目〜４Ｎ−２ｎ＋５番目の４Ｎ−２ｎ＋５個
のスイッチ要素が設けられている。各スイッチの構造は
上記と同様であるが、第Ｎ段から第２Ｎ＋１段までの第
ｎ段（ｎはＮから２Ｎ＋１までの整数）に於ける１番目
のスイッチ要素の第１の出力端子Ｂ、該スイッチ要素の
第２の出力端子Ｃ及び該段の２番目のスイッチ要素の出
力端子ＢはＭＯＳＴＱ５２、ＭＯＳＴＱ５３のドレイン
に、該段の１番目のスイッチ要素の第３の出力端子Ｄは
次段第ｎ＋１段の１番目のスイッチ要素の入力端子Ａに
接続されている。また、該段に於ける４Ｎ−２ｎ＋１番
目のスイッチ要素の第２の出力端子Ｃ、該スイッチ要素
の第３の出力端子Ｄ及び該段の４Ｎ−２ｎ−２番目の第
３の出力端子ＤはＭＯＳＴＱ５６、ＭＯＳＴＱ５７のド
レインに、４Ｎ−２ｎ−１番目のスイッチ要素の出力端
子Ｂは次段第ｎ＋１段の４Ｎ−２（ｎ＋１）−１番目の
スイッチ要素の入力端子Ａに接続されている。更に、該
段の３番目から４Ｎ−２ｎ＋５番目までの間のｉ番目
（ｉは３から４Ｎ−２ｎ＋５の整数）のスイッチ要素の
第１の出力端子Ｂは次段第ｎ＋１段のｉ−２番目のスイ
ッチ要素の入力端子Ａに、該段の２番目から４Ｎ−２ｎ
＋４番目までの間のｉ番目（ｉは２から４Ｎ−２ｎ＋４
の整数）のスイッチ要素の第２の出力端子Ｃは次段第ｎ
＋１段のｉ−１番目のスイッチ要素の入力端子Ａに、該
段の１番目から４Ｎ−２ｎ＋３番目までの間のｉ番目
（ｉは１から４Ｎ−２ｎ＋３の整数）のスイッチ要素の
第３の出力端子Ｄは次段第ｎ＋１段のｉ番目のスイッチ
要素の入力端子Ａに接続されている。
【００１６】更に、第２Ｎ＋１段の１番目のスイッチ要
素に於ける第１の出力端子Ｂ、該スイッチ要素に於ける
第２の出力端子Ｃ及び該段の２番目のスイッチ要素に於
ける第１の出力端子ＢはＭＯＳＴＱ５２、ＭＯＳＴＱ５
３のドレインに、該段の１番目のスイッチ要素に於ける
第３の出力端子Ｄ、該段の２番目のスイッチ要素に於け
る出力端子Ｃ及び該段の３番目のスイッチ要素に於ける
第１の出力端子ＢはＭＯＳＴＱ５４、ＭＯＳＴＱ５５の
ドレインに、該段の２番目のスイッチ要素に於ける第３
の出力端子Ｄ、該段の３番目のスイッチ要素に於ける第
２の出力端子Ｃ及び該スイッチ要素の第３の出力端子Ｄ
はＭＯＳＴＱ５６、ＭＯＳＴＱ５７のドレインに接続さ
れている。
素に於ける第１の出力端子Ｂ、該スイッチ要素に於ける
第２の出力端子Ｃ及び該段の２番目のスイッチ要素に於
ける第１の出力端子ＢはＭＯＳＴＱ５２、ＭＯＳＴＱ５
３のドレインに、該段の１番目のスイッチ要素に於ける
第３の出力端子Ｄ、該段の２番目のスイッチ要素に於け
る出力端子Ｃ及び該段の３番目のスイッチ要素に於ける
第１の出力端子ＢはＭＯＳＴＱ５４、ＭＯＳＴＱ５５の
ドレインに、該段の２番目のスイッチ要素に於ける第３
の出力端子Ｄ、該段の３番目のスイッチ要素に於ける第
２の出力端子Ｃ及び該スイッチ要素の第３の出力端子Ｄ
はＭＯＳＴＱ５６、ＭＯＳＴＱ５７のドレインに接続さ
れている。
【００１７】尚、ＭＯＳＴＱ５２〜ＭＯＳＴＱ５７はプ
ルアップ用ＰｃｈＭＯＳＴであり、これらのゲートが上
記のように接続されていることにより全体として相補型
をなし消費電力が低減されている。
ルアップ用ＰｃｈＭＯＳＴであり、これらのゲートが上
記のように接続されていることにより全体として相補型
をなし消費電力が低減されている。
【００１８】以下に本実施例の作動要領について説明す
る。上記したように、各制御端子ＩＮ１〜ＩＮ４、ＩＡ
１〜ＩＡ４、ＩＹ１〜ＩＹ４の入力信号のうちアクティ
ブな信号を「Ｈ」とし、例えば第１段の制御端子ＩＮ１
からの入力信号が「Ｈ」（このとき、ＩＡ１、ＩＹ１は
「Ｌ」）であれば、ＭＯＳＴＱ１がオンし、ＭＯＳＴＱ
２、ＭＯＳＴＱ３がオフする。すると、第２段に於ては
ＭＯＳＴＱ４、ＭＯＳＴＱ５、ＭＯＳＴＱ６のみが作動
可能となる。次に、例えば第２段の制御端子ＩＡ２から
の入力信号が「Ｈ」であれば、ＭＯＳＴＱ５のみがオン
し、ＭＯＳＴＱ４、ＭＯＳＴＱ６がオフする。すると、
第３段に於てはＭＯＳＴＱ１６、ＭＯＳＴＱ１７、ＭＯ
ＳＴＱ１８のみが作動可能となる。更に、例えば第３段
の制御端子ＩＹ３からの入力信号が「Ｈ」であれば、Ｍ
ＯＳＴＱ１８のみがオンし、ＭＯＳＴＱ１６、ＭＯＳＴ
Ｑ１７がオフする。すると、第４段に於てはＭＯＳＴＱ
３４、ＭＯＳＴＱ３５、ＭＯＳＴＱ３６のみが作動可能
となる。同様に、例えば第４段の制御端子ＩＹ４からの
入力信号が「Ｈ」であれば、ＭＯＳＴＱ３６のみがオン
し、ＭＯＳＴＱ３４、ＭＯＳＴＱ３５がオフする。する
と、第５段に於てはＭＯＳＴＱ４９、ＭＯＳＴＱ５０、
ＭＯＳＴＱ５１のみが作動可能となる。最後に、例えば
第５段の制御端子ＩＹ５からの入力信号が「Ｈ」であれ
ば、ＭＯＳＴＱ５１のみがオンし、ＭＯＳＴＱ４９、Ｍ
ＯＳＴＱ５０がオフする。その結果、出力端子Ｏ（＋）
からのみローレベル信号が出力され、それに伴いＭＯＳ
ＴＱ５３、ＭＯＳＴＱ５５が活性状態となり出力端子Ｏ
（０）、Ｏ（−）からはハイレベルの信号が出力され、
ＩＹ信号数とＩＮ信号数との差、即ちオン状態の数とオ
フ状態の数との差が正であることがわかる。
る。上記したように、各制御端子ＩＮ１〜ＩＮ４、ＩＡ
１〜ＩＡ４、ＩＹ１〜ＩＹ４の入力信号のうちアクティ
ブな信号を「Ｈ」とし、例えば第１段の制御端子ＩＮ１
からの入力信号が「Ｈ」（このとき、ＩＡ１、ＩＹ１は
「Ｌ」）であれば、ＭＯＳＴＱ１がオンし、ＭＯＳＴＱ
２、ＭＯＳＴＱ３がオフする。すると、第２段に於ては
ＭＯＳＴＱ４、ＭＯＳＴＱ５、ＭＯＳＴＱ６のみが作動
可能となる。次に、例えば第２段の制御端子ＩＡ２から
の入力信号が「Ｈ」であれば、ＭＯＳＴＱ５のみがオン
し、ＭＯＳＴＱ４、ＭＯＳＴＱ６がオフする。すると、
第３段に於てはＭＯＳＴＱ１６、ＭＯＳＴＱ１７、ＭＯ
ＳＴＱ１８のみが作動可能となる。更に、例えば第３段
の制御端子ＩＹ３からの入力信号が「Ｈ」であれば、Ｍ
ＯＳＴＱ１８のみがオンし、ＭＯＳＴＱ１６、ＭＯＳＴ
Ｑ１７がオフする。すると、第４段に於てはＭＯＳＴＱ
３４、ＭＯＳＴＱ３５、ＭＯＳＴＱ３６のみが作動可能
となる。同様に、例えば第４段の制御端子ＩＹ４からの
入力信号が「Ｈ」であれば、ＭＯＳＴＱ３６のみがオン
し、ＭＯＳＴＱ３４、ＭＯＳＴＱ３５がオフする。する
と、第５段に於てはＭＯＳＴＱ４９、ＭＯＳＴＱ５０、
ＭＯＳＴＱ５１のみが作動可能となる。最後に、例えば
第５段の制御端子ＩＹ５からの入力信号が「Ｈ」であれ
ば、ＭＯＳＴＱ５１のみがオンし、ＭＯＳＴＱ４９、Ｍ
ＯＳＴＱ５０がオフする。その結果、出力端子Ｏ（＋）
からのみローレベル信号が出力され、それに伴いＭＯＳ
ＴＱ５３、ＭＯＳＴＱ５５が活性状態となり出力端子Ｏ
（０）、Ｏ（−）からはハイレベルの信号が出力され、
ＩＹ信号数とＩＮ信号数との差、即ちオン状態の数とオ
フ状態の数との差が正であることがわかる。
【００１９】同様にして、例えば各制御端子で「Ｈ」で
ある入力信号がＩＹ１、ＩＹ２、ＩＹ３、ＩＮ４、ＩＡ
５であれば、ＭＯＳＴＱ３、ＭＯＳＴＱ１２、ＭＯＳＴ
Ｑ２７がオンし、各制御端子で「Ｈ」である入力信号が
ＩＹ１、ＩＮ２、ＩＡ３、ＩＡ４、ＩＹ５であれば、Ｍ
ＯＳＴＱ３、ＭＯＳＴＱ１０、ＭＯＳＴＱ２０、ＭＯＳ
ＴＱ３５、ＭＯＳＴＱ４８のみがオンし、上記同様に出
力端子Ｏ（＋）からのみローレベル信号が出力され、Ｉ
Ｙ信号数とＩＮ信号数との差が正であることがわかる。
ある入力信号がＩＹ１、ＩＹ２、ＩＹ３、ＩＮ４、ＩＡ
５であれば、ＭＯＳＴＱ３、ＭＯＳＴＱ１２、ＭＯＳＴ
Ｑ２７がオンし、各制御端子で「Ｈ」である入力信号が
ＩＹ１、ＩＮ２、ＩＡ３、ＩＡ４、ＩＹ５であれば、Ｍ
ＯＳＴＱ３、ＭＯＳＴＱ１０、ＭＯＳＴＱ２０、ＭＯＳ
ＴＱ３５、ＭＯＳＴＱ４８のみがオンし、上記同様に出
力端子Ｏ（＋）からのみローレベル信号が出力され、Ｉ
Ｙ信号数とＩＮ信号数との差が正であることがわかる。
【００２０】また、例えば各制御端子で「Ｈ」である入
力信号がＩＮ１、ＩＮ２、ＩＡ３、ＩＹ４、ＩＮ５であ
れば、ＭＯＳＴＱ１、ＭＯＳＴＱ４、ＭＯＳＴＱ１４、
ＭＯＳＴＱ３０、ＭＯＳＴＱ４３のみがオンし、出力端
子Ｏ（−）からのみローレベル信号が出力され、ＩＹ信
号数とＩＮ信号数との差が負であることがわかり、各制
御端子で「Ｈ」である入力信号がＩＮ１、ＩＡ２、ＩＹ
３、ＩＡ４、ＩＡ５であれば、ＭＯＳＴＱ１、ＭＯＳＴ
Ｑ５、ＭＯＳＴＱ１８、ＭＯＳＴＱ３５、ＭＯＳＴＱ４
７のみがオンし、即ち出力端子Ｏ（０）からのみローレ
ベル信号を出力し、ＩＹ信号数とＩＮ信号数との差が０
であることがわかる。
力信号がＩＮ１、ＩＮ２、ＩＡ３、ＩＹ４、ＩＮ５であ
れば、ＭＯＳＴＱ１、ＭＯＳＴＱ４、ＭＯＳＴＱ１４、
ＭＯＳＴＱ３０、ＭＯＳＴＱ４３のみがオンし、出力端
子Ｏ（−）からのみローレベル信号が出力され、ＩＹ信
号数とＩＮ信号数との差が負であることがわかり、各制
御端子で「Ｈ」である入力信号がＩＮ１、ＩＡ２、ＩＹ
３、ＩＡ４、ＩＡ５であれば、ＭＯＳＴＱ１、ＭＯＳＴ
Ｑ５、ＭＯＳＴＱ１８、ＭＯＳＴＱ３５、ＭＯＳＴＱ４
７のみがオンし、即ち出力端子Ｏ（０）からのみローレ
ベル信号を出力し、ＩＹ信号数とＩＮ信号数との差が０
であることがわかる。
【００２１】上記したようにＯ（−）からローレベル信
号が出力されたときにはＩＹ信号数とＩＮ信号数との
差、即ちオン状態の数とオフ状態の数との差が負、出力
端子Ｏ（±０）からローレベル信号が出力されたときに
はＩＹ信号数とＩＮ信号数との差が０、出力端子Ｏ
（＋）からローレベル信号が出力されたときにはＩＹ信
号数とＩＮ信号数との差が正であることが容易にわか
る。尚、本実施例では制御端子が５個の場合を説明した
が、７個、９個或いはそれ以上の奇数個の場合でもその
構成及び動作は同様であり、例えば７個の場合にはスイ
ッチ要素トランジスタが４２個増えるのみである。
号が出力されたときにはＩＹ信号数とＩＮ信号数との
差、即ちオン状態の数とオフ状態の数との差が負、出力
端子Ｏ（±０）からローレベル信号が出力されたときに
はＩＹ信号数とＩＮ信号数との差が０、出力端子Ｏ
（＋）からローレベル信号が出力されたときにはＩＹ信
号数とＩＮ信号数との差が正であることが容易にわか
る。尚、本実施例では制御端子が５個の場合を説明した
が、７個、９個或いはそれ以上の奇数個の場合でもその
構成及び動作は同様であり、例えば７個の場合にはスイ
ッチ要素トランジスタが４２個増えるのみである。
【００２２】
【発明の効果】以上説明により明らかなように、本発明
による入力信号カウント回路によれば、第１段から第２
Ｎ＋１段（Ｎは１以上の整数）までの各段に、オン状
態、オフ状態及びオンでもオフでもない中間状態を選択
的に表す信号を入力するための制御端子を有し、各段の
制御端子から入力されたオン状態数とオフ状態数との差
をカウントし、その差が正、０、負のいずれであるかを
示すための第１〜第３の判別端子に選択的に信号を出力
するべく、第１段から第Ｎ＋１段に、１つの入力端子
と、その段の制御端子からの信号がオン状態、オフ状態
及び中間状態を表すときのみ入力端子からの信号を出力
可能な第１〜第３の出力端子とを有する１番目乃至第２
ｎ−１番目のスイッチ要素を設け、第Ｎ＋２段から第２
Ｎ＋１段までの各段に、１番目乃至４Ｎ−２ｎ＋５番目
の上記同様なスイッチを設け、第１段から第Ｎ段までの
各段のｉ番目（ｉは１から２ｎ−１までの整数）のスイ
ッチ要素に於ける第１の出力端子が次段のｉ番目のスイ
ッチ要素の入力端子に、第２の出力端子が次段のｉ＋１
番目のスイッチ要素の入力端子に、第３の出力端子が次
段のｉ＋２番目のスイッチ要素の入力端子に各々接続さ
れ、第Ｎ＋１段の１番目のスイッチ要素に於ける第１の
出力端子が第３の判別端子に接続され、第Ｎ＋１段の２
Ｎ＋１番目のスイッチ要素に於ける第３の出力端子が第
１の判別端子に接続され、第Ｎ＋２段から第２Ｎ段まで
の各段の１番目のスイッチ要素に於ける第１の出力端
子、第２の出力端子及び該段の２番目のスイッチ要素に
於ける第１の出力端子が第３の判別端子に接続され、第
Ｎ＋２段から第２Ｎ段までの各段の４Ｎ−２ｎ＋５番目
のスイッチ要素に於ける第３の出力端子、第２の出力端
子及び該段の４Ｎ−２ｎ＋４番目のスイッチ要素に於け
る第３の出力端子が第１の判別端子に接続され、第Ｎ＋
１段の２番目〜２ｎ−１番目までの間のｉ番目（ｉは２
から２ｎ−１までの整数）のスイッチ要素に於ける第１
の出力端子が次段のｉ−１番目のスイッチ要素の入力端
子に、１番目〜２ｎ−１番目までの間のｉ番目（ｉは１
から２ｎ−１までの整数）のスイッチ要素に於ける第２
の出力端子が次段のｉ番目のスイッチ要素の入力端子
に、１番目〜２ｎ−２番目までの間のｉ番目（ｉは１か
ら２ｎ−２までの整数）のスイッチ要素に於ける第３の
出力端子が次段のｉ＋１番目のスイッチ要素の入力端子
に各々接続され、第Ｎ＋２段から第２Ｎ段までの各段の
３番目〜４Ｎ−２ｎ＋５番目までの間のｉ番目（ｉは３
から４Ｎ−２ｎ＋５までの整数）のスイッチ要素に於け
る第１の出力端子が次段のｉ−１番目のスイッチ要素の
入力端子に、２番目〜４Ｎ−２ｎ＋４番目までの間のｉ
番目のスイッチ要素に於ける第２の出力端子が次段のｉ
−１番目のスイッチ要素の入力端子に、１番目乃至４Ｎ
−２ｎ＋３番目までの間のｉ番目のスイッチ要素に於け
る第３の出力端子が次段のｉ番目のスイッチ要素の入力
端子に各々接続され、第２Ｎ＋１段の１番目のスイッチ
要素に於ける第１の出力端子、該スイッチ要素に於ける
第２の出力端子及び該段の２番目のスイッチ要素に於け
る第１の出力端子が第３の判別端子に接続され、第２Ｎ
＋１段の１番目のスイッチ要素に於ける第３の出力端
子、該段の２番目のスイッチ要素に於ける第２の出力端
子及び該段の３番目のスイッチ要素に於ける第１の出力
端子が第２の判別端子に接続され、第２Ｎ＋１段の２番
目のスイッチ要素に於ける第３の出力端子、該段の３番
目のスイッチ要素に於ける第２の出力端子及び該スイッ
チ要素に於ける第３の出力端子が第１の判別端子に接続
され、第１〜第３の判別端子からの出力により、各段の
制御端子からのオン状態を表わす信号とオフ状態を表わ
す信号との差が正であるか０であるか負であるかを判別
する構成とすることで、制御端子からのオン信号数とオ
フ信号数の差が正か０か負かを容易に判別することがで
き、トランジスタの数を大幅に低減できると共に回路全
体を小型化できる。
による入力信号カウント回路によれば、第１段から第２
Ｎ＋１段（Ｎは１以上の整数）までの各段に、オン状
態、オフ状態及びオンでもオフでもない中間状態を選択
的に表す信号を入力するための制御端子を有し、各段の
制御端子から入力されたオン状態数とオフ状態数との差
をカウントし、その差が正、０、負のいずれであるかを
示すための第１〜第３の判別端子に選択的に信号を出力
するべく、第１段から第Ｎ＋１段に、１つの入力端子
と、その段の制御端子からの信号がオン状態、オフ状態
及び中間状態を表すときのみ入力端子からの信号を出力
可能な第１〜第３の出力端子とを有する１番目乃至第２
ｎ−１番目のスイッチ要素を設け、第Ｎ＋２段から第２
Ｎ＋１段までの各段に、１番目乃至４Ｎ−２ｎ＋５番目
の上記同様なスイッチを設け、第１段から第Ｎ段までの
各段のｉ番目（ｉは１から２ｎ−１までの整数）のスイ
ッチ要素に於ける第１の出力端子が次段のｉ番目のスイ
ッチ要素の入力端子に、第２の出力端子が次段のｉ＋１
番目のスイッチ要素の入力端子に、第３の出力端子が次
段のｉ＋２番目のスイッチ要素の入力端子に各々接続さ
れ、第Ｎ＋１段の１番目のスイッチ要素に於ける第１の
出力端子が第３の判別端子に接続され、第Ｎ＋１段の２
Ｎ＋１番目のスイッチ要素に於ける第３の出力端子が第
１の判別端子に接続され、第Ｎ＋２段から第２Ｎ段まで
の各段の１番目のスイッチ要素に於ける第１の出力端
子、第２の出力端子及び該段の２番目のスイッチ要素に
於ける第１の出力端子が第３の判別端子に接続され、第
Ｎ＋２段から第２Ｎ段までの各段の４Ｎ−２ｎ＋５番目
のスイッチ要素に於ける第３の出力端子、第２の出力端
子及び該段の４Ｎ−２ｎ＋４番目のスイッチ要素に於け
る第３の出力端子が第１の判別端子に接続され、第Ｎ＋
１段の２番目〜２ｎ−１番目までの間のｉ番目（ｉは２
から２ｎ−１までの整数）のスイッチ要素に於ける第１
の出力端子が次段のｉ−１番目のスイッチ要素の入力端
子に、１番目〜２ｎ−１番目までの間のｉ番目（ｉは１
から２ｎ−１までの整数）のスイッチ要素に於ける第２
の出力端子が次段のｉ番目のスイッチ要素の入力端子
に、１番目〜２ｎ−２番目までの間のｉ番目（ｉは１か
ら２ｎ−２までの整数）のスイッチ要素に於ける第３の
出力端子が次段のｉ＋１番目のスイッチ要素の入力端子
に各々接続され、第Ｎ＋２段から第２Ｎ段までの各段の
３番目〜４Ｎ−２ｎ＋５番目までの間のｉ番目（ｉは３
から４Ｎ−２ｎ＋５までの整数）のスイッチ要素に於け
る第１の出力端子が次段のｉ−１番目のスイッチ要素の
入力端子に、２番目〜４Ｎ−２ｎ＋４番目までの間のｉ
番目のスイッチ要素に於ける第２の出力端子が次段のｉ
−１番目のスイッチ要素の入力端子に、１番目乃至４Ｎ
−２ｎ＋３番目までの間のｉ番目のスイッチ要素に於け
る第３の出力端子が次段のｉ番目のスイッチ要素の入力
端子に各々接続され、第２Ｎ＋１段の１番目のスイッチ
要素に於ける第１の出力端子、該スイッチ要素に於ける
第２の出力端子及び該段の２番目のスイッチ要素に於け
る第１の出力端子が第３の判別端子に接続され、第２Ｎ
＋１段の１番目のスイッチ要素に於ける第３の出力端
子、該段の２番目のスイッチ要素に於ける第２の出力端
子及び該段の３番目のスイッチ要素に於ける第１の出力
端子が第２の判別端子に接続され、第２Ｎ＋１段の２番
目のスイッチ要素に於ける第３の出力端子、該段の３番
目のスイッチ要素に於ける第２の出力端子及び該スイッ
チ要素に於ける第３の出力端子が第１の判別端子に接続
され、第１〜第３の判別端子からの出力により、各段の
制御端子からのオン状態を表わす信号とオフ状態を表わ
す信号との差が正であるか０であるか負であるかを判別
する構成とすることで、制御端子からのオン信号数とオ
フ信号数の差が正か０か負かを容易に判別することがで
き、トランジスタの数を大幅に低減できると共に回路全
体を小型化できる。
【図１】本発明が適用された５組の制御端子の入力信号
カウント回路の構成を示す回路図である。
カウント回路の構成を示す回路図である。
【図２】図１の要部を示すモデル回路図である。
【図３】図１の要部拡大図である。
Ｑ１〜Ｑ５１ スイッチ要素用トランジスタ Ｑ５２〜Ｑ５７ ＣＭＯＳ回路構成用トランジスタ ＩＮ１〜ＩＮ５ オフ状態を入力したい場合に「Ｈ」に
なる制御端子 ＩＹ１〜ＩＹ５ オン状態を入力したい場合に「Ｈ」に
なる制御端子 ＩＡ１〜ＩＡ５ オン／オフのいずれでもない中間状態
を入力したい場合に「Ｈ」になる制御端子 Ｏ（−）〜Ｏ（＋） 出力端子
なる制御端子 ＩＹ１〜ＩＹ５ オン状態を入力したい場合に「Ｈ」に
なる制御端子 ＩＡ１〜ＩＡ５ オン／オフのいずれでもない中間状態
を入力したい場合に「Ｈ」になる制御端子 Ｏ（−）〜Ｏ（＋） 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/20 １０１ 9383−5Ｊ
Claims (3)
- 【請求項１】 第１段から第２Ｎ＋１段（Ｎは１以上
の整数）までの各段に、オン状態、オフ状態及びオンで
もオフでもない中間状態を選択的に表す信号を入力する
ための２個または３個１組の制御端子が設けられ、前記
各段の制御端子から入力された前記オン状態の数とオフ
状態の数との差をカウントし、その差が正であることを
示すための第１の判別端子、０であることを示すための
第２の判別端子、負であることを示すための第３の判別
端子に選択的に信号を出力する入力信号カウント回路で
あって、 第１段から第Ｎ＋１段までの間の第ｎ段（ｎは１からＮ
までの整数）に、１つの入力端子と、その段の制御端子
からの信号がオン状態を表すときのみ前記入力端子から
の信号を出力可能な第１の出力端子と、前記制御端子か
ら信号がオフ状態を表すときのみ前記入力端子からの信
号を出力可能な第２の出力端子と、前記制御端子からの
信号が中間状態を表すときのみ前記入力端子からの信号
を出力可能な第３の出力端子とを有する１番目乃至第２
ｎ−１番目の２ｎ−１個のスイッチ要素が設けられ、 第Ｎ＋２段から第２Ｎ＋１段までの第ｎ段（ｎはＮ＋２
から２Ｎ＋１までの整数）に、１番目乃至４Ｎ−２ｎ＋
５番目までの４Ｎ−２ｎ＋５個の前記同様なスイッチが
設けられ、 前記第１段から第Ｎ段までの第ｎ段（ｎは１からＮまで
の整数）のｉ番目（ｉは１から２ｎ−１までの整数）の
スイッチ要素に於ける第１の出力端子が第ｎ＋１段のｉ
番目のスイッチ要素の入力端子に、第２の出力端子が第
ｎ＋１段のｉ＋１番目のスイッチ要素の入力端子に、第
３の出力端子が第ｎ＋１段のｉ＋２番目のスイッチ要素
の入力端子に各々接続され、 前記第Ｎ＋１段の１番目のスイッチ要素に於ける第１の
出力端子が前記第３の判別端子に接続され、 前記第Ｎ＋１段の２Ｎ＋１番目のスイッチ要素に於ける
第３の出力端子が前記第１の判別端子に接続され、 前記第Ｎ＋２段から第２Ｎ段までの第ｎ段（ｎはＮ＋２
から２Ｎまでの整数）１番目のスイッチ要素に於ける第
１の出力端子、該スイッチ要素に於ける第２の出力端子
及び該段の２番目のスイッチ要素に於ける第１の出力端
子が前記第３の判別端子に接続され、 前記第Ｎ＋２段から第２Ｎ段までの第ｎ段（ｎはＮ＋２
から２Ｎまでの整数）の４Ｎ−２ｎ＋５番目のスイッチ
要素に於ける第３の出力端子、該スイッチ要素に於ける
第２の出力端子及び該段の４Ｎ−２ｎ＋４番目のスイッ
チ要素に於ける第３の出力端子が前記第１の判別端子に
接続され、 前記第Ｎ＋１段の２番目乃至２ｎ−１番目までの間のｉ
番目（ｉは２から２ｎ−１までの整数）のスイッチ要素
に於ける第１の出力端子が第ｎ＋１段のｉ−１番目のス
イッチ要素の入力端子に、１番目乃至２ｎ−１番目まで
の間のｉ番目（ｉは１から２ｎ−１までの整数）のスイ
ッチ要素に於ける第２の出力端子が第ｎ＋１段のｉ番目
のスイッチ要素の入力端子に、１番目乃至２ｎ−２番目
までの間のｉ番目（ｉは１から２ｎ−２までの整数）の
スイッチ要素に於ける第３の出力端子が第ｎ＋１段のｉ
＋１番目のスイッチ要素の入力端子に各々接続され、 前記第Ｎ＋２段から第２Ｎ段までの第ｎ段（ｎはＮ＋１
から２Ｎまでの整数）の３番目乃至４Ｎ−２ｎ＋５番目
までの間のｉ番目（ｉは３から４Ｎ−２ｎ＋５までの整
数）のスイッチ要素に於ける第１の出力端子が第ｎ＋１
段のｉ−１番目のスイッチ要素の入力端子に、第ｎ段の
２番目乃至４Ｎ−２ｎ＋４番目までの間のｉ番目のスイ
ッチ要素に於ける第２の出力端子が第ｎ＋１段のｉ−１
番目のスイッチ要素の入力端子に、第ｎ段の１番目乃至
４Ｎ−２ｎ＋３番目までの間のｉ番目のスイッチ要素に
於ける第３の出力端子が第ｎ＋１段のｉ番目のスイッチ
要素の入力端子に各々接続され、 第２Ｎ＋１段の１番目のスイッチ要素に於ける第１の出
力端子、該スイッチ要素に於ける第２の出力端子及び該
段の２番目のスイッチ要素に於ける第１の出力端子が前
記第３の判別端子に接続され、 第２Ｎ＋１段の１番目のスイッチ要素に於ける第３の出
力端子、該段の２番目のスイッチ要素に於ける第２の出
力端子及び該段の３番目のスイッチ要素に於ける第１の
出力端子が前記第２の判別端子に接続され、 第２Ｎ＋１段の２番目のスイッチ要素に於ける第３の出
力端子、該段の３番目のスイッチ要素に於ける第２の出
力端子及び該スイッチ要素に於ける第３の出力端子が前
記第１の判別端子に接続され、 前記第１乃至第３の判別端子からの出力により、各段の
制御端子からのオン状態を表わす信号とオフ状態を表わ
す信号との差が正であるか０であるか負であるかを判別
することを特徴とする入力信号カウント回路。 - 【請求項２】 前記各スイッチ要素が、３個１組のト
ランジスタスイッチから構成されていることを特徴とす
る請求項１に記載の入力信号カウント回路。 - 【請求項３】 前記各トランジスタがＣＭＯＳプロセ
スからなるトランジスタからなることを特徴とする請求
項２に記載の入力信号カウント回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262999A JPH0799444A (ja) | 1993-09-27 | 1993-09-27 | 入力信号カウント回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262999A JPH0799444A (ja) | 1993-09-27 | 1993-09-27 | 入力信号カウント回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799444A true JPH0799444A (ja) | 1995-04-11 |
Family
ID=17383492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5262999A Withdrawn JPH0799444A (ja) | 1993-09-27 | 1993-09-27 | 入力信号カウント回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799444A (ja) |
-
1993
- 1993-09-27 JP JP5262999A patent/JPH0799444A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |