JPH06237166A - 入力信号カウント回路 - Google Patents
入力信号カウント回路Info
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- JPH06237166A JPH06237166A JP4469793A JP4469793A JPH06237166A JP H06237166 A JPH06237166 A JP H06237166A JP 4469793 A JP4469793 A JP 4469793A JP 4469793 A JP4469793 A JP 4469793A JP H06237166 A JPH06237166 A JP H06237166A
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Abstract
(57)【要約】
【目的】 簡単な構造をもって偶数の端子からのオン信
号をカウントすることができ、かつ大型化することのな
い入力信号カウント回路を提供する。 【構成】 第１〜第２Ｎ段の２Ｎ個の制御端子からのオ
ン信号の数がＮ個未満かＮ個かＮ個より多いかを判別す
るべく、制御信号に応じて入力信号の出力方向を２方向
のいずれかに選択可能なスイッチ要素を、第１〜第Ｎ段
までの第ｎ段にはその前段にて取り得るカウント数の種
類と同数、第Ｎ＋１〜第２Ｎ段まではその前段にて取り
得るカウント数の種類のうちＮ個未満及びＮ個より多く
なるものを除いた数だけ設け、各制御端子から入力され
た制御信号に応じて各スイッチ要素の出力方向を選択
し、その最終的な出力からオン信号の数がＮ個未満かＮ
個かＮ個より多いかを判別する構成とすることで、制御
端子からのオン信号の数を容易にカウントすることがで
き、トランジスタの数を大幅に低減できると共に回路全
体を小型化できる。
号をカウントすることができ、かつ大型化することのな
い入力信号カウント回路を提供する。 【構成】 第１〜第２Ｎ段の２Ｎ個の制御端子からのオ
ン信号の数がＮ個未満かＮ個かＮ個より多いかを判別す
るべく、制御信号に応じて入力信号の出力方向を２方向
のいずれかに選択可能なスイッチ要素を、第１〜第Ｎ段
までの第ｎ段にはその前段にて取り得るカウント数の種
類と同数、第Ｎ＋１〜第２Ｎ段まではその前段にて取り
得るカウント数の種類のうちＮ個未満及びＮ個より多く
なるものを除いた数だけ設け、各制御端子から入力され
た制御信号に応じて各スイッチ要素の出力方向を選択
し、その最終的な出力からオン信号の数がＮ個未満かＮ
個かＮ個より多いかを判別する構成とすることで、制御
端子からのオン信号の数を容易にカウントすることがで
き、トランジスタの数を大幅に低減できると共に回路全
体を小型化できる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、２Ｎ個の偶数の制御端
子から入力されたオン信号の数をカウントし、その数が
Ｎ個未満であるか、Ｎ個であるか、Ｎ個より多いかを判
別するための入力信号カウント回路に関するものであ
る。
子から入力されたオン信号の数をカウントし、その数が
Ｎ個未満であるか、Ｎ個であるか、Ｎ個より多いかを判
別するための入力信号カウント回路に関するものであ
る。
【０００２】
【従来の技術】従来、デジタル回路に於て２Ｎ個の偶数
の制御端子から入力されたオン信号（例えばＨｉｇｈ）
の数をカウントし、その数がＮ個未満であるか、Ｎ個で
あるか、Ｎ個より多いかを判別するための回路には、例
えば入力線を４個とすると、4Ｃ3＋4Ｃ2（＝４＋６）＝
１０個のＡＮＤゲート（第１段）及び２個のＯＲゲート
（第２段）を少なくとも必要とし、各ゲートをＮＡＮＤ
ゲートにて構成し、各ゲートのトランジスタを４個程度
としても４０個以上のトランジスタを必要としていた。
このトランジスタの数は例えば入力端子が６個になれば
１４０個以上、入力端子が８個になれば５００個以上と
なる。従って、入力端子が多くなるほど回路全体が著し
く大きくなりがちになる問題があった。
の制御端子から入力されたオン信号（例えばＨｉｇｈ）
の数をカウントし、その数がＮ個未満であるか、Ｎ個で
あるか、Ｎ個より多いかを判別するための回路には、例
えば入力線を４個とすると、4Ｃ3＋4Ｃ2（＝４＋６）＝
１０個のＡＮＤゲート（第１段）及び２個のＯＲゲート
（第２段）を少なくとも必要とし、各ゲートをＮＡＮＤ
ゲートにて構成し、各ゲートのトランジスタを４個程度
としても４０個以上のトランジスタを必要としていた。
このトランジスタの数は例えば入力端子が６個になれば
１４０個以上、入力端子が８個になれば５００個以上と
なる。従って、入力端子が多くなるほど回路全体が著し
く大きくなりがちになる問題があった。
【０００３】
【発明が解決しようとする課題】本発明は上記したよう
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、簡単な構造をもって偶数の端子からのオン信
号をカウントすることができ、かつ大型化することのな
い入力信号カウント回路を提供することにある。
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、簡単な構造をもって偶数の端子からのオン信
号をカウントすることができ、かつ大型化することのな
い入力信号カウント回路を提供することにある。
【０００４】
【課題を解決するための手段】上述した目的は本発明に
よれば、第１段から第２Ｎ段までの２Ｎ個の偶数の制御
端子から入力されたオン信号の数をカウントし、前記オ
ン信号の数がＮ個より多いことを示すための第１の判別
端子、Ｎ個未満であることを示すための第２の判別端子
またはＮ個であることを示すための第３の判別端子に選
択的に信号を出力するための入力信号カウント回路であ
って、第１段から第Ｎ段までの第ｎ段（ｎは１から２Ｎ
までの整数）に、１つの入力端子と、その段の制御端子
からの入力信号がオンのときのみ前記入力端子からの信
号を出力可能となる第１の出力端子と、前記制御端子か
らの入力信号がオフのときのみ前記入力端子からの信号
を出力可能となる第２の出力端子とを有する１番目乃至
ｎ番目のｎ個のスイッチ要素が設けられ、第Ｎ＋１段か
ら第２Ｎ段までの第ｎ段に、１番目乃至２Ｎ−ｎ＋２番
目までの２Ｎ−ｎ＋２個の前記同様なスイッチ要素が設
けられ、前記第１段から第Ｎ段までの第ｎ段のｉ番目
（ｉは１から２Ｎ−ｎ＋２までの整数）のスイッチ要素
に於ける第１の出力端子が第ｎ＋１段のｉ番目のスイッ
チ要素の入力端子に、第２の出力端子が第ｎ＋１段のｉ
番目のスイッチ要素の入力端子に各々接続され、前記第
Ｎ＋１段から第２Ｎ段までの第ｎ段の１番目のスイッチ
要素に於ける第１の出力端子が前記第１の判別端子に接
続され、前記第Ｎ＋１段から第２Ｎ段までの第ｎ段の２
Ｎ−ｎ＋２番目の第２の出力端子が前記第２の判別端子
に接続され、前記第Ｎ＋１段から第２Ｎ−１段までの第
ｎ段の１番目乃至２Ｎ−ｎ＋１番目までの間のｉ番目の
スイッチ要素に於ける第２の出力端子が第ｎ＋１段のｉ
＋１番目のスイッチ要素の入力端子に、第ｎ段の２番目
乃至２Ｎ−ｎ＋２番目までの間のｉ番目のスイッチ要素
に於ける第１の出力端子が次段第ｎ＋１段のｉ番目のス
イッチ要素の入力端子に各々接続され、第２Ｎ段の１番
目のスイッチ要素に於ける第２の出力端子及び２番目の
スイッチ要素に於ける第１の出力端子が、前記第３の判
別端子に接続され、前記第１乃至第３の判別端子からの
出力により前記オン信号の数がＮ個未満であるか、Ｎ個
であるか、Ｎ個より多いかを判別することを特徴とする
入力信号カウント回路を提供することにより達成され
る。
よれば、第１段から第２Ｎ段までの２Ｎ個の偶数の制御
端子から入力されたオン信号の数をカウントし、前記オ
ン信号の数がＮ個より多いことを示すための第１の判別
端子、Ｎ個未満であることを示すための第２の判別端子
またはＮ個であることを示すための第３の判別端子に選
択的に信号を出力するための入力信号カウント回路であ
って、第１段から第Ｎ段までの第ｎ段（ｎは１から２Ｎ
までの整数）に、１つの入力端子と、その段の制御端子
からの入力信号がオンのときのみ前記入力端子からの信
号を出力可能となる第１の出力端子と、前記制御端子か
らの入力信号がオフのときのみ前記入力端子からの信号
を出力可能となる第２の出力端子とを有する１番目乃至
ｎ番目のｎ個のスイッチ要素が設けられ、第Ｎ＋１段か
ら第２Ｎ段までの第ｎ段に、１番目乃至２Ｎ−ｎ＋２番
目までの２Ｎ−ｎ＋２個の前記同様なスイッチ要素が設
けられ、前記第１段から第Ｎ段までの第ｎ段のｉ番目
（ｉは１から２Ｎ−ｎ＋２までの整数）のスイッチ要素
に於ける第１の出力端子が第ｎ＋１段のｉ番目のスイッ
チ要素の入力端子に、第２の出力端子が第ｎ＋１段のｉ
番目のスイッチ要素の入力端子に各々接続され、前記第
Ｎ＋１段から第２Ｎ段までの第ｎ段の１番目のスイッチ
要素に於ける第１の出力端子が前記第１の判別端子に接
続され、前記第Ｎ＋１段から第２Ｎ段までの第ｎ段の２
Ｎ−ｎ＋２番目の第２の出力端子が前記第２の判別端子
に接続され、前記第Ｎ＋１段から第２Ｎ−１段までの第
ｎ段の１番目乃至２Ｎ−ｎ＋１番目までの間のｉ番目の
スイッチ要素に於ける第２の出力端子が第ｎ＋１段のｉ
＋１番目のスイッチ要素の入力端子に、第ｎ段の２番目
乃至２Ｎ−ｎ＋２番目までの間のｉ番目のスイッチ要素
に於ける第１の出力端子が次段第ｎ＋１段のｉ番目のス
イッチ要素の入力端子に各々接続され、第２Ｎ段の１番
目のスイッチ要素に於ける第２の出力端子及び２番目の
スイッチ要素に於ける第１の出力端子が、前記第３の判
別端子に接続され、前記第１乃至第３の判別端子からの
出力により前記オン信号の数がＮ個未満であるか、Ｎ個
であるか、Ｎ個より多いかを判別することを特徴とする
入力信号カウント回路を提供することにより達成され
る。
【０００５】
【作用】このようにすれば、２Ｎ個の制御端子に対する
トランジスタの数が、２Ｎ2＋４Ｎ個に付属回路のトラ
ンジスタの数２Ｎ×α個程度を加えた数になる。例えば
制御端子４個では２５個程度、６個では６０個程度、８
個では８０個程度となる。
トランジスタの数が、２Ｎ2＋４Ｎ個に付属回路のトラ
ンジスタの数２Ｎ×α個程度を加えた数になる。例えば
制御端子４個では２５個程度、６個では６０個程度、８
個では８０個程度となる。
【０００６】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００７】図１は、本発明が適用された４入力端子の
入力信号カウント回路の構成を示す回路図である。本実
施例では回路全体がＣＭＯＳプロセスにより構成されて
いる。また、図１に於ける下から上に制御端子Ｉ１、Ｉ
２、Ｉ３、Ｉ４を第１段〜第４段に分け、第１段の制御
端子Ｉ１はＭＯＳトランジスタ（以下ＭＯＳＴと略記す
る。）Ｑ１のゲートに接続されると共にＭＯＳＴＱ２の
ゲートにインバータＩＮＶ１を介して接続されている。
このＭＯＳＴＱ１及びのＭＯＳＴＱ２のソースは基準電
位Ｖｓｓに接続されている。また、ＭＯＳＴＱ１のドレ
インはＭＯＳＴＱ３、Ｑ４のソースに、ＭＯＳＴＱ２の
ドレインはＭＯＳＴＱ５、Ｑ６のソースに各々接続され
ている。
入力信号カウント回路の構成を示す回路図である。本実
施例では回路全体がＣＭＯＳプロセスにより構成されて
いる。また、図１に於ける下から上に制御端子Ｉ１、Ｉ
２、Ｉ３、Ｉ４を第１段〜第４段に分け、第１段の制御
端子Ｉ１はＭＯＳトランジスタ（以下ＭＯＳＴと略記す
る。）Ｑ１のゲートに接続されると共にＭＯＳＴＱ２の
ゲートにインバータＩＮＶ１を介して接続されている。
このＭＯＳＴＱ１及びのＭＯＳＴＱ２のソースは基準電
位Ｖｓｓに接続されている。また、ＭＯＳＴＱ１のドレ
インはＭＯＳＴＱ３、Ｑ４のソースに、ＭＯＳＴＱ２の
ドレインはＭＯＳＴＱ５、Ｑ６のソースに各々接続され
ている。
【０００８】第２段の制御端子Ｉ２は、ＭＯＳＴＱ３、
Ｑ４のゲートに接続されると共にインバータＩＮＶ２を
介してＭＯＳＴＱ４、Ｑ６のゲートに接続されている。
また、ＭＯＳＴＱ３のドレインはＭＯＳＴＱ７、Ｑ８の
ソースに、ＭＯＳＴＱ４、Ｑ５のドレインはＭＯＳＴＱ
９、Ｑ１０のソースに、ＭＯＳＴＱ６のドレインはＭＯ
ＳＴＱ１１、Ｑ１２のソースに各々を介して接続されて
いる。
Ｑ４のゲートに接続されると共にインバータＩＮＶ２を
介してＭＯＳＴＱ４、Ｑ６のゲートに接続されている。
また、ＭＯＳＴＱ３のドレインはＭＯＳＴＱ７、Ｑ８の
ソースに、ＭＯＳＴＱ４、Ｑ５のドレインはＭＯＳＴＱ
９、Ｑ１０のソースに、ＭＯＳＴＱ６のドレインはＭＯ
ＳＴＱ１１、Ｑ１２のソースに各々を介して接続されて
いる。
【０００９】第３段の制御端子Ｉ３は、ＭＯＳＴＱ７、
Ｑ９、Ｑ１１のゲートに接続されると共にインバータＩ
ＮＶ３を介してＭＯＳＴＱ８、Ｑ１０、Ｑ１２のゲート
に接続されている。また、ＭＯＳＴＱ７のドレインはＭ
ＯＳＴＱ１７のソースに、ＭＯＳＴＱ８、Ｑ９のドレイ
ンはＭＯＳＴＱ１３、Ｑ１４のソースに、ＭＯＳＴＱ１
０、Ｑ１１のドレインはＭＯＳＴＱ１５、Ｑ１６のソー
スに、ＭＯＳＴＱ１２のドレインはＭＯＳＴＱ１９のソ
ースに各々接続されている。
Ｑ９、Ｑ１１のゲートに接続されると共にインバータＩ
ＮＶ３を介してＭＯＳＴＱ８、Ｑ１０、Ｑ１２のゲート
に接続されている。また、ＭＯＳＴＱ７のドレインはＭ
ＯＳＴＱ１７のソースに、ＭＯＳＴＱ８、Ｑ９のドレイ
ンはＭＯＳＴＱ１３、Ｑ１４のソースに、ＭＯＳＴＱ１
０、Ｑ１１のドレインはＭＯＳＴＱ１５、Ｑ１６のソー
スに、ＭＯＳＴＱ１２のドレインはＭＯＳＴＱ１９のソ
ースに各々接続されている。
【００１０】第４段の制御端子Ｉ４は、ＭＯＳＴＱ１
３、Ｑ１５のゲートに接続されると共にインバータＩＮ
Ｖ４を介してＭＯＳＴＱ１４、Ｑ１６のゲートに接続さ
れている。また、ＭＯＳＴＱ１３のドレインはＭＯＳＴ
Ｑ１７のソースに、ＭＯＳＴＱ１４、Ｑ１５のドレイン
はＭＯＳＴＱ１８のソースに、ＭＯＳＴＱ１６のドレイ
ンはＭＯＳＴＱ１９のソースに各々接続されている。Ｍ
ＯＳＴＱ１７のソースにはオン信号の数がＮ個より多い
ことを示すための第１の判別端子Ｏ１が接続され、ＭＯ
ＳＴＱ１８のソースにはオン信号の数がＮ個未満である
ことを示すための第２の判別端子またはＮ個であること
を示すための第３の判別端子Ｏ３が接続され、ＭＯＳＴ
Ｑ１９のソースにはオン信号の数がＮ個未満であること
を示すための第２の判別端子Ｏ２が接続され、各ＭＯＳ
ＴＱ１７〜Ｑ１９のドレインは電源電位Ｖｄｄに接続さ
れている。
３、Ｑ１５のゲートに接続されると共にインバータＩＮ
Ｖ４を介してＭＯＳＴＱ１４、Ｑ１６のゲートに接続さ
れている。また、ＭＯＳＴＱ１３のドレインはＭＯＳＴ
Ｑ１７のソースに、ＭＯＳＴＱ１４、Ｑ１５のドレイン
はＭＯＳＴＱ１８のソースに、ＭＯＳＴＱ１６のドレイ
ンはＭＯＳＴＱ１９のソースに各々接続されている。Ｍ
ＯＳＴＱ１７のソースにはオン信号の数がＮ個より多い
ことを示すための第１の判別端子Ｏ１が接続され、ＭＯ
ＳＴＱ１８のソースにはオン信号の数がＮ個未満である
ことを示すための第２の判別端子またはＮ個であること
を示すための第３の判別端子Ｏ３が接続され、ＭＯＳＴ
Ｑ１９のソースにはオン信号の数がＮ個未満であること
を示すための第２の判別端子Ｏ２が接続され、各ＭＯＳ
ＴＱ１７〜Ｑ１９のドレインは電源電位Ｖｄｄに接続さ
れている。
【００１１】ここで、ＭＯＳＴＱ１、Ｑ２は第１段の第
１のスイッチ要素、ＭＯＳＴＱ３、Ｑ４は第２段の１番
目のスイッチ要素、ＭＯＳＴＱ５、Ｑ６は第２段の２番
目のスイッチ要素、ＭＯＳＴＱ７、Ｑ８は第３段の１番
目のスイッチ要素、ＭＯＳＴＱ９、Ｑ１０は第３段の２
番目のスイッチ要素、ＭＯＳＴＱ１１、Ｑ１２は第３段
の３番目のスイッチ要素、ＭＯＳＴＱ１３、Ｑ１４は第
４段の１番目のスイッチ要素、ＭＯＳＴＱ１５、Ｑ１６
は第４段の２番目のスイッチ要素をなしている。即ち、
第１段から第２Ｎ段までのうち第１段から第Ｎ−１段ま
での第ｎ段には１番目〜ｎ番目のｎ個のスイッチ要素が
設けられ、各スイッチ要素は図２に模式的に示すよう
に、入力端子Ａからの信号を第１及び第２の出力端子
Ｂ、Ｃに選択的に出力可能とするスイッチをなしてい
る。また、第ｎ段に於けるｉ番目のスイッチ要素の第１
の出力端子Ｂは次段第ｎ＋１段のｉ番目のスイッチ要素
の入力端子Ａに、第２の出力端子Ｃは次段第ｎ＋１段の
ｉ＋１番目のスイッチ要素の入力端子Ａに接続されてい
る。従って、上記第ｎ段に於けるｉ番目のスイッチ要素
の第２の出力端子Ｃと、ｉ＋１番目のスイッチ要素の第
１の出力端子Ｂとは共に第ｎ＋１段のｉ＋１番目のスイ
ッチ要素の入力端子Ａに接続されていることとなる。例
えば図１の想像線で囲んだＭＯＳＴＱ３、ＭＯＳＴＱ４
からなる第２段の１番目のスイッチ要素を拡大した図３
に示すように、その第１の出力端子Ｂは次段第３段のＭ
ＯＳＴＱ７、Ｑ８からなる１番目のスイッチ要素の入力
端子Ａに接続され、第２の出力端子Ｃは次段第３段のＭ
ＯＳＴＱ９、Ｑ１０からなる２番目のスイッチ要素の入
力端子Ａに接続されている。
１のスイッチ要素、ＭＯＳＴＱ３、Ｑ４は第２段の１番
目のスイッチ要素、ＭＯＳＴＱ５、Ｑ６は第２段の２番
目のスイッチ要素、ＭＯＳＴＱ７、Ｑ８は第３段の１番
目のスイッチ要素、ＭＯＳＴＱ９、Ｑ１０は第３段の２
番目のスイッチ要素、ＭＯＳＴＱ１１、Ｑ１２は第３段
の３番目のスイッチ要素、ＭＯＳＴＱ１３、Ｑ１４は第
４段の１番目のスイッチ要素、ＭＯＳＴＱ１５、Ｑ１６
は第４段の２番目のスイッチ要素をなしている。即ち、
第１段から第２Ｎ段までのうち第１段から第Ｎ−１段ま
での第ｎ段には１番目〜ｎ番目のｎ個のスイッチ要素が
設けられ、各スイッチ要素は図２に模式的に示すよう
に、入力端子Ａからの信号を第１及び第２の出力端子
Ｂ、Ｃに選択的に出力可能とするスイッチをなしてい
る。また、第ｎ段に於けるｉ番目のスイッチ要素の第１
の出力端子Ｂは次段第ｎ＋１段のｉ番目のスイッチ要素
の入力端子Ａに、第２の出力端子Ｃは次段第ｎ＋１段の
ｉ＋１番目のスイッチ要素の入力端子Ａに接続されてい
る。従って、上記第ｎ段に於けるｉ番目のスイッチ要素
の第２の出力端子Ｃと、ｉ＋１番目のスイッチ要素の第
１の出力端子Ｂとは共に第ｎ＋１段のｉ＋１番目のスイ
ッチ要素の入力端子Ａに接続されていることとなる。例
えば図１の想像線で囲んだＭＯＳＴＱ３、ＭＯＳＴＱ４
からなる第２段の１番目のスイッチ要素を拡大した図３
に示すように、その第１の出力端子Ｂは次段第３段のＭ
ＯＳＴＱ７、Ｑ８からなる１番目のスイッチ要素の入力
端子Ａに接続され、第２の出力端子Ｃは次段第３段のＭ
ＯＳＴＱ９、Ｑ１０からなる２番目のスイッチ要素の入
力端子Ａに接続されている。
【００１２】一方、第１段から第２Ｎ段までのうち第Ｎ
段から第２Ｎ段までの第ｎ段には１番目〜２Ｎ−ｎ＋２
番目の２Ｎ−ｎ＋２個のスイッチ要素が設けられ、各ス
イッチ要素は図２に模式的に示すように、入力端子Ａか
らの信号を第１及び第２の出力端子Ｂ、Ｃに選択的に出
力可能とするスイッチをなしている。また、第Ｎ段から
第２Ｎ段までの第ｎ段に於ける１番目のスイッチ要素の
第１の出力端子ＢはＭＯＳＴＱ１７のソースに、第２の
出力端子Ｃは次段第ｎ＋１段の２番目のスイッチ要素の
入力端子Ａに接続されている。第ｎ段に於ける２Ｎ−ｎ
＋２番目のスイッチ要素の第２の出力端子ＣはＭＯＳＴ
Ｑ１９のソースに、第１の出力端子Ｂは次段第ｎ＋１段
の２Ｎ−ｎ＋１番目のスイッチ要素の入力端子Ａに接続
されている。第ｎ段に於けるｉ番目のスイッチ要素の第
１の出力端子Ｂは次段第ｎ＋１段のｉ番目のスイッチ要
素の入力端子Ａに、第２の出力端子Ｃは次段第ｎ＋１段
のｉ＋１番目のスイッチ要素の入力端子Ａに接続されて
いる。更に、第２Ｎ段の１番目のスイッチ要素に於ける
第２の出力端子Ｃ及び２番目のスイッチ要素に於ける第
１の出力端子Ｂは、ＭＯＳＴＱ１８のソースに接続され
ている。
段から第２Ｎ段までの第ｎ段には１番目〜２Ｎ−ｎ＋２
番目の２Ｎ−ｎ＋２個のスイッチ要素が設けられ、各ス
イッチ要素は図２に模式的に示すように、入力端子Ａか
らの信号を第１及び第２の出力端子Ｂ、Ｃに選択的に出
力可能とするスイッチをなしている。また、第Ｎ段から
第２Ｎ段までの第ｎ段に於ける１番目のスイッチ要素の
第１の出力端子ＢはＭＯＳＴＱ１７のソースに、第２の
出力端子Ｃは次段第ｎ＋１段の２番目のスイッチ要素の
入力端子Ａに接続されている。第ｎ段に於ける２Ｎ−ｎ
＋２番目のスイッチ要素の第２の出力端子ＣはＭＯＳＴ
Ｑ１９のソースに、第１の出力端子Ｂは次段第ｎ＋１段
の２Ｎ−ｎ＋１番目のスイッチ要素の入力端子Ａに接続
されている。第ｎ段に於けるｉ番目のスイッチ要素の第
１の出力端子Ｂは次段第ｎ＋１段のｉ番目のスイッチ要
素の入力端子Ａに、第２の出力端子Ｃは次段第ｎ＋１段
のｉ＋１番目のスイッチ要素の入力端子Ａに接続されて
いる。更に、第２Ｎ段の１番目のスイッチ要素に於ける
第２の出力端子Ｃ及び２番目のスイッチ要素に於ける第
１の出力端子Ｂは、ＭＯＳＴＱ１８のソースに接続され
ている。
【００１３】尚、ＭＯＳＴＱ１７〜Ｑ１９はプルアップ
用ＰｃｈＭＯＳＴであり、これらのゲートが自身以外の
ＭＯＳＴＱ１７〜Ｑ１９のソースにＡＮＤゲートＧ１、
Ｇ２、Ｇ３を介して接続されていることにより、全体と
して相補型をなし消費電力が低減されている。
用ＰｃｈＭＯＳＴであり、これらのゲートが自身以外の
ＭＯＳＴＱ１７〜Ｑ１９のソースにＡＮＤゲートＧ１、
Ｇ２、Ｇ３を介して接続されていることにより、全体と
して相補型をなし消費電力が低減されている。
【００１４】以下に本実施例の作動要領について説明す
る。各制御端子Ｉ１〜Ｉ４の入力信号のうちオン信号を
「Ｈ」とし、まず第１段の制御端子Ｉ１からの入力信号
が「Ｈ」であれば、ＭＯＳＴＱ１がオンし、ＭＯＳＴＱ
２がオフする。すると、第２段に於ては、ＭＯＳＴＱ
３、Ｑ４のみが作動可能となる。次に第２段の制御端子
Ｉ２からの入力信号が「Ｌ」であれば、ＭＯＳＴＱ４の
みがオンし、ＭＯＳＴＱ３がオフする。すると、第３段
に於ては、ＭＯＳＴＱ９、Ｑ１０のみが作動可能とな
る。更に、第３段の制御端子Ｉ３からの入力信号が
「Ｈ」であれば、ＭＯＳＴＱ９のみがオンし、ＭＯＳＴ
Ｑ１０がオフする。すると、第４段に於ては、ＭＯＳＴ
Ｑ１３、Ｑ１４のみが作動可能となる。最後に第４段の
制御端子Ｉ４からの入力信号が「Ｈ」であれば、ＭＯＳ
ＴＱ１３のみがオンし、ＭＯＳＴＱ１４がオフする。即
ち出力端子Ｏ１からのみローレベル信号が出力され、オ
ン信号の数が３個以上であることが分かる。
る。各制御端子Ｉ１〜Ｉ４の入力信号のうちオン信号を
「Ｈ」とし、まず第１段の制御端子Ｉ１からの入力信号
が「Ｈ」であれば、ＭＯＳＴＱ１がオンし、ＭＯＳＴＱ
２がオフする。すると、第２段に於ては、ＭＯＳＴＱ
３、Ｑ４のみが作動可能となる。次に第２段の制御端子
Ｉ２からの入力信号が「Ｌ」であれば、ＭＯＳＴＱ４の
みがオンし、ＭＯＳＴＱ３がオフする。すると、第３段
に於ては、ＭＯＳＴＱ９、Ｑ１０のみが作動可能とな
る。更に、第３段の制御端子Ｉ３からの入力信号が
「Ｈ」であれば、ＭＯＳＴＱ９のみがオンし、ＭＯＳＴ
Ｑ１０がオフする。すると、第４段に於ては、ＭＯＳＴ
Ｑ１３、Ｑ１４のみが作動可能となる。最後に第４段の
制御端子Ｉ４からの入力信号が「Ｈ」であれば、ＭＯＳ
ＴＱ１３のみがオンし、ＭＯＳＴＱ１４がオフする。即
ち出力端子Ｏ１からのみローレベル信号が出力され、オ
ン信号の数が３個以上であることが分かる。
【００１５】同様にして、例えば各制御端子Ｉ１〜Ｉ４
の入力信号が、「Ｌ」、「Ｈ」、「Ｈ」、「Ｈ」であれ
ばＭＯＳＴＱ２、Ｑ４、Ｑ９、Ｑ１５のみがオンし、各
制御端子Ｉ１〜Ｉ４の入力信号が、「Ｈ」、「Ｈ」、
「Ｈ」、「Ｌ」であればＭＯＳＴＱ１、Ｑ３、Ｑ７がオ
ンし、上記同様に出力端子Ｏ１からのみローレベル信号
が出力され、オン信号の数が３個以上であることが分か
る。このとき、各制御端子Ｉ１〜Ｉ３の入力信号がいず
れも「Ｈ」であれば、即ち各制御端子からのオン信号が
に関わらずオン信号の数が３個以上であることが確定す
ればその後の段を考慮する必要がないことから、制御端
子Ｉ４の入力信号が「Ｌ」または「Ｈ」のいずれの場合
でも、ＭＯＳＴＱ７がオンすることにより出力端子Ｏ１
からローレベル信号が出力される。逆に各制御端子Ｉ１
〜Ｉ３の入力信号がいずれも「Ｌ」、即ち各制御端子か
らのオン信号がに関わらずオン信号の数が１個以下であ
ることが確定すれば、制御端子Ｉ４の入力信号を考慮す
ることなく出力端子Ｏ２からのみローレベル信号が出力
される。
の入力信号が、「Ｌ」、「Ｈ」、「Ｈ」、「Ｈ」であれ
ばＭＯＳＴＱ２、Ｑ４、Ｑ９、Ｑ１５のみがオンし、各
制御端子Ｉ１〜Ｉ４の入力信号が、「Ｈ」、「Ｈ」、
「Ｈ」、「Ｌ」であればＭＯＳＴＱ１、Ｑ３、Ｑ７がオ
ンし、上記同様に出力端子Ｏ１からのみローレベル信号
が出力され、オン信号の数が３個以上であることが分か
る。このとき、各制御端子Ｉ１〜Ｉ３の入力信号がいず
れも「Ｈ」であれば、即ち各制御端子からのオン信号が
に関わらずオン信号の数が３個以上であることが確定す
ればその後の段を考慮する必要がないことから、制御端
子Ｉ４の入力信号が「Ｌ」または「Ｈ」のいずれの場合
でも、ＭＯＳＴＱ７がオンすることにより出力端子Ｏ１
からローレベル信号が出力される。逆に各制御端子Ｉ１
〜Ｉ３の入力信号がいずれも「Ｌ」、即ち各制御端子か
らのオン信号がに関わらずオン信号の数が１個以下であ
ることが確定すれば、制御端子Ｉ４の入力信号を考慮す
ることなく出力端子Ｏ２からのみローレベル信号が出力
される。
【００１６】また、例えば制御端子Ｉ１、Ｉ２の入力信
号が「Ｈ」、制御端子Ｉ３、Ｉ４の入力信号が「Ｌ」で
あれば、ＭＯＳＴＱ１、Ｑ３、Ｑ８、Ｑ１４のみがオン
し、即ち出力端子Ｏ３からのみローレベル信号が出力さ
れ、オン信号の数が２個であることが分かる。
号が「Ｈ」、制御端子Ｉ３、Ｉ４の入力信号が「Ｌ」で
あれば、ＭＯＳＴＱ１、Ｑ３、Ｑ８、Ｑ１４のみがオン
し、即ち出力端子Ｏ３からのみローレベル信号が出力さ
れ、オン信号の数が２個であることが分かる。
【００１７】上記したように出力端子Ｏ１からローレベ
ル信号が出力されたときにはオン信号が３個または４
個、出力端子Ｏ２からローレベル信号が出力されたとき
にはオン信号が０個または１個、出力端子Ｏ３からロー
レベル信号が出力されたときにはオン信号が２個である
ことが容易に分かる。
ル信号が出力されたときにはオン信号が３個または４
個、出力端子Ｏ２からローレベル信号が出力されたとき
にはオン信号が０個または１個、出力端子Ｏ３からロー
レベル信号が出力されたときにはオン信号が２個である
ことが容易に分かる。
【００１８】尚、本実施例では制御端子が４個の場合を
説明したが、６個、８個或いはそれ以上の偶数個の場合
でもその構成及び作動は同様であり、例えば６個の場合
にはスイッチ要素用トランジスタが１４個にインバータ
が２個程度増えるのみである。
説明したが、６個、８個或いはそれ以上の偶数個の場合
でもその構成及び作動は同様であり、例えば６個の場合
にはスイッチ要素用トランジスタが１４個にインバータ
が２個程度増えるのみである。
【００１９】
【発明の効果】以上の説明により明らかなように、本発
明による入力信号カウント回路によれば、２Ｎ個の制御
端子を第１段〜第２Ｎ段とし、各制御端子からのオン信
号をカウントして、その数がＮ個未満であるか、Ｎ個で
あるか、Ｎ個より多いかを判別するべく、制御信号に応
じて入力信号の出力方向を２方向のいずれにするか選択
可能なスイッチ要素を、第１段〜第Ｎ段までの第ｎ段に
はその前段第ｎ−１段にて取り得るカウント数（０〜
ｎ）の種類と同数（ｎ＋１）、第Ｎ＋１段〜第２Ｎ段ま
ではその前段にて取り得るカウント数の種類のうちＮ個
未満またはＮ個より多くなるものを除いた数（２Ｎ−ｎ
＋２）だけ設け、第１段から第Ｎ段までの第ｎ段のｉ番
目のスイッチ要素に於ける第１の出力端子を次段第ｎ＋
１段のｉ番目のスイッチ要素の入力端子に、第２の出力
端子を次段第ｎ＋１段のｉ＋１番目のスイッチ要素の入
力端子に各々接続し、第Ｎ＋１段から第２Ｎ段までの第
ｎ段の１番目のスイッチ要素に於ける第１の出力端子を
オン信号の数がＮ個より多いことを示すための第１の判
別端子に、第ｎ段の２Ｎ−ｎ＋２番目のスイッチ要素に
於ける第２の出力端子をオン信号の数がＮ個未満である
ことを示すための第２の判別端子に各々接続し、第Ｎ＋
１段から第２Ｎ−１段までの第ｎ段の１番目乃至２Ｎ−
ｎ＋１番目までの間のｉ番目のスイッチ要素に於ける第
２の出力端子を次段第ｎ＋１段のｉ＋１番目のスイッチ
要素の入力端子に、第ｎ段の２番目乃至２Ｎ−ｎ＋２番
目までのｉ番目のスイッチ要素に於ける第１の出力端子
を次段第ｎ＋１段のｉ番目のスイッチ要素の入力端子に
各々接続し、第２Ｎ段の１番目のスイッチ要素に於ける
第２の出力端子及び２番目のスイッチ要素に於ける第１
の出力端子をオン信号の数がＮ個であることを示すため
の第３の判別端子に各々接続し、第１乃至第３の判別端
子からの出力によりオン信号の数がＮ個未満であるか、
Ｎ個であるか、Ｎ個より多いかを判別する構成とするこ
とで、制御端子からのオン信号の数を容易にカウントす
ることができ、トランジスタの数を大幅に低減できると
共に回路全体を小型化できる。
明による入力信号カウント回路によれば、２Ｎ個の制御
端子を第１段〜第２Ｎ段とし、各制御端子からのオン信
号をカウントして、その数がＮ個未満であるか、Ｎ個で
あるか、Ｎ個より多いかを判別するべく、制御信号に応
じて入力信号の出力方向を２方向のいずれにするか選択
可能なスイッチ要素を、第１段〜第Ｎ段までの第ｎ段に
はその前段第ｎ−１段にて取り得るカウント数（０〜
ｎ）の種類と同数（ｎ＋１）、第Ｎ＋１段〜第２Ｎ段ま
ではその前段にて取り得るカウント数の種類のうちＮ個
未満またはＮ個より多くなるものを除いた数（２Ｎ−ｎ
＋２）だけ設け、第１段から第Ｎ段までの第ｎ段のｉ番
目のスイッチ要素に於ける第１の出力端子を次段第ｎ＋
１段のｉ番目のスイッチ要素の入力端子に、第２の出力
端子を次段第ｎ＋１段のｉ＋１番目のスイッチ要素の入
力端子に各々接続し、第Ｎ＋１段から第２Ｎ段までの第
ｎ段の１番目のスイッチ要素に於ける第１の出力端子を
オン信号の数がＮ個より多いことを示すための第１の判
別端子に、第ｎ段の２Ｎ−ｎ＋２番目のスイッチ要素に
於ける第２の出力端子をオン信号の数がＮ個未満である
ことを示すための第２の判別端子に各々接続し、第Ｎ＋
１段から第２Ｎ−１段までの第ｎ段の１番目乃至２Ｎ−
ｎ＋１番目までの間のｉ番目のスイッチ要素に於ける第
２の出力端子を次段第ｎ＋１段のｉ＋１番目のスイッチ
要素の入力端子に、第ｎ段の２番目乃至２Ｎ−ｎ＋２番
目までのｉ番目のスイッチ要素に於ける第１の出力端子
を次段第ｎ＋１段のｉ番目のスイッチ要素の入力端子に
各々接続し、第２Ｎ段の１番目のスイッチ要素に於ける
第２の出力端子及び２番目のスイッチ要素に於ける第１
の出力端子をオン信号の数がＮ個であることを示すため
の第３の判別端子に各々接続し、第１乃至第３の判別端
子からの出力によりオン信号の数がＮ個未満であるか、
Ｎ個であるか、Ｎ個より多いかを判別する構成とするこ
とで、制御端子からのオン信号の数を容易にカウントす
ることができ、トランジスタの数を大幅に低減できると
共に回路全体を小型化できる。
【図１】本発明が適用された４制御端子の入力信号カウ
ント回路の構成を示す回路図である。
ント回路の構成を示す回路図である。
【図２】図１の要部を示すモデル回路図である。
【図３】図１の要部拡大図である。
Ｑ１〜Ｑ１６ スイッチ要素用トランジスタ Ｑ１７〜Ｑ１９ ＣＭＯＳ回路構成用トランジスタ ＩＮＶ１〜ＩＮＶ４ インバータ Ｉ１〜Ｉ４ 制御端子 Ｏ１〜Ｏ３ 出力端子 Ｇ１〜Ｇ３ ＡＮＤゲート
Claims (3)
- 【請求項１】 第１段から第２Ｎ段までの２Ｎ個の偶
数の制御端子から入力されたオン信号の数をカウント
し、前記オン信号の数がＮ個より多いことを示すための
第１の判別端子、Ｎ個未満であることを示すための第２
の判別端子またはＮ個であることを示すための第３の判
別端子に選択的に信号を出力するための入力信号カウン
ト回路であって、 第１段から第Ｎ段までの第ｎ段（ｎは１から２Ｎまでの
整数）に、１つの入力端子と、その段の制御端子からの
入力信号がオンのときのみ前記入力端子からの信号を出
力可能となる第１の出力端子と、前記制御端子からの入
力信号がオフのときのみ前記入力端子からの信号を出力
可能となる第２の出力端子とを有する１番目乃至ｎ番目
のｎ個のスイッチ要素が設けられ、 第Ｎ＋１段から第２Ｎ段までの第ｎ段に、１番目乃至２
Ｎ−ｎ＋２番目までの２Ｎ−ｎ＋２個の前記同様なスイ
ッチ要素が設けられ、 前記第１段から第Ｎ段までの第ｎ段のｉ番目（ｉは１か
ら２Ｎ−ｎ＋２までの整数）のスイッチ要素に於ける第
１の出力端子が第ｎ＋１段のｉ番目のスイッチ要素の入
力端子に、第２の出力端子が第ｎ＋１段のｉ番目のスイ
ッチ要素の入力端子に各々接続され、 前記第Ｎ＋１段から第２Ｎ段までの第ｎ段の１番目のス
イッチ要素に於ける第１の出力端子が前記第１の判別端
子に接続され、 前記第Ｎ＋１段から第２Ｎ段までの第ｎ段の２Ｎ−ｎ＋
２番目の第２の出力端子が前記第２の判別端子に接続さ
れ、 前記第Ｎ＋１段から第２Ｎ−１段までの第ｎ段の１番目
乃至２Ｎ−ｎ＋１番目までの間のｉ番目のスイッチ要素
に於ける第２の出力端子が第ｎ＋１段のｉ＋１番目のス
イッチ要素の入力端子に、第ｎ段の２番目乃至２Ｎ−ｎ
＋２番目までの間のｉ番目のスイッチ要素に於ける第１
の出力端子が次段第ｎ＋１段のｉ番目のスイッチ要素の
入力端子に各々接続され、 第２Ｎ段の１番目のスイッチ要素に於ける第２の出力端
子及び２番目のスイッチ要素に於ける第１の出力端子
が、前記第３の判別端子に接続され、 前記第１乃至第３の判別端子からの出力により前記オン
信号の数がＮ個未満であるか、Ｎ個であるか、Ｎ個より
多いかを判別することを特徴とする入力信号カウント回
路。 - 【請求項２】 前記各スイッチ要素が、１対のトラン
ジスタスイッチから構成されていることを特徴とする請
求項１に記載の入力信号カウント回路。 - 【請求項３】 前記各トランジスタがＣＭＯＳプロセ
スからなるトランジスタからなることを特徴とする請求
項２に記載の入力信号カウント回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4469793A JPH06237166A (ja) | 1993-02-08 | 1993-02-08 | 入力信号カウント回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4469793A JPH06237166A (ja) | 1993-02-08 | 1993-02-08 | 入力信号カウント回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06237166A true JPH06237166A (ja) | 1994-08-23 |
Family
ID=12698614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4469793A Withdrawn JPH06237166A (ja) | 1993-02-08 | 1993-02-08 | 入力信号カウント回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06237166A (ja) |
-
1993
- 1993-02-08 JP JP4469793A patent/JPH06237166A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |