JPH0799443A - 入力信号カウント回路 - Google Patents
入力信号カウント回路Info
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- JPH0799443A JPH0799443A JP5262998A JP26299893A JPH0799443A JP H0799443 A JPH0799443 A JP H0799443A JP 5262998 A JP5262998 A JP 5262998A JP 26299893 A JP26299893 A JP 26299893A JP H0799443 A JPH0799443 A JP H0799443A
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Abstract
(57)【要約】
【目的】 簡単な構造をもって偶数個の端子からのオン
状態、オフ状態及びその中間の状態を入力可能であり、
入力されたのオン状態の数とオフ状態の数との差をカウ
ントしてその値が正か０か負かを判別することができ、
かつ回路全体が大型化することのない入力信号カウント
回路を提供する 【構成】 １つの入力端子と、オン状態、オフ状態及び
オンでもオフでもない中間状態を選択的に表す信号を入
力するための制御端子と、その制御端子からの信号がオ
ン状態、オフ状態及びそれらの中間の状態を表すときの
み各々上記入力端子からの信号を出力可能な第１〜第３
の出力端子とを有するスイッチ要素を組み合わせること
により、制御端子からのオン信号数とオフ信号数の差が
正か０か負かを容易に判別することができ、トランジス
タの数を大幅に低減できると共に回路全体を小型化でき
る。
状態、オフ状態及びその中間の状態を入力可能であり、
入力されたのオン状態の数とオフ状態の数との差をカウ
ントしてその値が正か０か負かを判別することができ、
かつ回路全体が大型化することのない入力信号カウント
回路を提供する 【構成】 １つの入力端子と、オン状態、オフ状態及び
オンでもオフでもない中間状態を選択的に表す信号を入
力するための制御端子と、その制御端子からの信号がオ
ン状態、オフ状態及びそれらの中間の状態を表すときの
み各々上記入力端子からの信号を出力可能な第１〜第３
の出力端子とを有するスイッチ要素を組み合わせること
により、制御端子からのオン信号数とオフ信号数の差が
正か０か負かを容易に判別することができ、トランジス
タの数を大幅に低減できると共に回路全体を小型化でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、２Ｎ個（偶数個）の端
子からオン状態、オフ状態及びそのいずれでもない中間
状態を入力可能であり、オン／オフ状態数の差をカウン
トし、その差が正であるか、０であるか、負であるかを
判別する多数決などに用いられる入力信号カウント回路
に関するものである。
子からオン状態、オフ状態及びそのいずれでもない中間
状態を入力可能であり、オン／オフ状態数の差をカウン
トし、その差が正であるか、０であるか、負であるかを
判別する多数決などに用いられる入力信号カウント回路
に関するものである。
【０００２】
【従来の技術】従来、デジタル回路に於て複数の端子の
うちのいくつからオン状態、オフ状態またはオンでもオ
フでもない中間の状態を表わす信号が入力されたかを検
出する回路には、例えば入力線を４個とすると、オン
側、オフ側共に4Ｃ3＋4Ｃ2（＝４＋６）＝１０個のＡＮ
Ｄゲート（第１段）及び２個のＯＲゲート（第２段）を
少なくとも必要とし、各ゲートをＮＡＮＤゲートにて構
成し、各ゲートのトランジスタを４個程度としても４０
個以上のトランジスタを必要としていた。例えば、入力
端子が６個になれば２８０個以上、入力端子が８個にな
れば５００個以上となる。そのため、入力端子が多くな
る程回路全体が著しく大きくなる問題があった。加えて
オン状態の数とオフ状態の数との差を計算するには更に
多くのトランジスタを必要とし、回路全体が大きくなる
問題が一層深刻になる。
うちのいくつからオン状態、オフ状態またはオンでもオ
フでもない中間の状態を表わす信号が入力されたかを検
出する回路には、例えば入力線を４個とすると、オン
側、オフ側共に4Ｃ3＋4Ｃ2（＝４＋６）＝１０個のＡＮ
Ｄゲート（第１段）及び２個のＯＲゲート（第２段）を
少なくとも必要とし、各ゲートをＮＡＮＤゲートにて構
成し、各ゲートのトランジスタを４個程度としても４０
個以上のトランジスタを必要としていた。例えば、入力
端子が６個になれば２８０個以上、入力端子が８個にな
れば５００個以上となる。そのため、入力端子が多くな
る程回路全体が著しく大きくなる問題があった。加えて
オン状態の数とオフ状態の数との差を計算するには更に
多くのトランジスタを必要とし、回路全体が大きくなる
問題が一層深刻になる。
【０００３】
【発明が解決しようとする課題】本発明は上記したよう
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、簡単な構造をもって偶数個の端子からのオン
状態、オフ状態及びその中間の状態を入力可能であり、
入力されたのオン状態の数とオフ状態の数との差をカウ
ントしてその値が正か０か負かを判別することができ、
かつ回路全体が大型化することのない入力信号カウント
回路を提供することにある。
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、簡単な構造をもって偶数個の端子からのオン
状態、オフ状態及びその中間の状態を入力可能であり、
入力されたのオン状態の数とオフ状態の数との差をカウ
ントしてその値が正か０か負かを判別することができ、
かつ回路全体が大型化することのない入力信号カウント
回路を提供することにある。
【０００４】
【課題を解決するための手段】上述した目的は本発明に
よれば、第１段から第Ｎ段（Ｎは１以上の整数）までの
各段に、オン状態、オフ状態及びオンでもオフでもない
中間状態を選択的に表す信号を入力するための２個また
は３個１組の制御端子が設けられ、前記各段の制御端子
から入力された前記オン状態の数とオフ状態の数との差
をカウントし、その差が正であることを示すための第１
の判別端子、０であることを示すための第２の判別端
子、負であることを示すための第３の判別端子に選択的
に信号を出力する入力信号カウント回路であって、第１
段から第Ｎ段までの間の第ｎ段（ｎは１からＮまでの整
数）に、１つの入力端子と、その段の制御端子からの信
号がオン状態を表すときのみ前記入力端子からの信号を
出力可能な第１の出力端子と、前記制御端子から信号が
オフ状態を表すときのみ前記入力端子からの信号を出力
可能な第２の出力端子と、前記制御端子からの信号が中
間状態を表すときのみ前記入力端子からの信号を出力可
能な第３の出力端子とを有する１番目乃至第２ｎ−１番
目の２ｎ−１個のスイッチ要素が設けられ、第Ｎ＋１段
から第２Ｎ段までの第ｎ段（ｎはＮ＋１から２Ｎまでの
整数）に、１番目乃至４Ｎ−２ｎ＋３番目までの４Ｎ−
２ｎ＋３個の前記同様なスイッチが設けられ、前記第１
段から第Ｎ段までの第ｎ段（ｎは１からＮまでの整数）
のｉ番目（ｉは１から２ｎ−１までの整数）のスイッチ
要素に於ける第１の出力端子が第ｎ＋１段のｉ番目のス
イッチ要素の入力端子に、第２の出力端子が第ｎ＋１段
のｉ＋１番目のスイッチ要素の入力端子に、第３の出力
端子が第ｎ＋１段のｉ＋２番目のスイッチ要素の入力端
子に各々接続され、前記第Ｎ＋１段から第２Ｎ段までの
第ｎ段（ｎはＮ＋１から２Ｎまでの整数）の１番目のス
イッチ要素に於ける第１の出力端子、該スイッチ要素に
於ける第２の出力端子及び該段の２番目のスイッチ要素
に於ける第１の出力端子が前記第３の判別端子に接続さ
れ、前記第Ｎ＋１段から第２Ｎ段までの第ｎ段（ｎはＮ
＋１から２Ｎまでの整数）の４Ｎ−２ｎ＋３番目のスイ
ッチ要素に於ける第２の出力端子、該スイッチ要素に於
ける第３の出力端子及び４Ｎ−２ｎ＋２番目のスイッチ
要素に於ける第３の出力端子が前記第１の判別端子に接
続され、前記第Ｎ＋１段から第２Ｎ−１段までの第ｎ段
（ｎはＮ＋１から２Ｎ−１までの整数）の３番目乃至４
Ｎ−２ｎ＋３番目までの間のｉ番目（ｉは３から４Ｎ−
２ｎ＋３までの整数）のスイッチ要素に於ける第１の出
力端子が第ｎ＋１段のｉ−２番目のスイッチ要素の入力
端子に、第ｎ段の２番目乃至４Ｎ−２ｎ＋２番目までの
間のｉ番目（ｉは２から４Ｎ−２ｎ＋２までの整数）の
スイッチ要素に於ける第２の出力端子が第ｎ＋１段のｉ
−１番目のスイッチ要素の入力端子に、第ｎ段の１番目
乃至４Ｎ−２ｎ＋１番目までの間のｉ番目（ｉは１から
４Ｎ−２ｎ＋１までの整数）のスイッチ要素に於ける第
３の出力端子が第ｎ＋１段のｉ番目のスイッチ要素の入
力端子に各々接続され、第２Ｎ段の１番目のスイッチ要
素に於ける第１の出力端子、該スイッチ要素に於ける第
２の出力端子及び２番目のスイッチ要素に於ける第１の
出力端子が、前記第３の判別端子に接続され、第２Ｎ段
の１番目のスイッチ要素に於ける第３の出力端子、２番
目のスイッチ要素に於ける第２の出力端子、３番目のス
イッチ要素に於ける第１の出力端子が、前記第２の判別
端子に接続され、第２Ｎ段の２番目のスイッチ要素に於
ける第３の出力端子、３番目のスイッチ要素に於ける第
２の出力端子及び該スイッチ要素に於ける第３の出力端
子が、前記第１の判別端子に接続され、前記第１乃至第
３の判別端子からの出力により、各段の制御端子からの
オン状態を表わす信号とオフ状態を表わす信号との差が
正であるか０であるか負であるかを判別することを特徴
とする入力信号カウント回路を提供することにより達成
される。
よれば、第１段から第Ｎ段（Ｎは１以上の整数）までの
各段に、オン状態、オフ状態及びオンでもオフでもない
中間状態を選択的に表す信号を入力するための２個また
は３個１組の制御端子が設けられ、前記各段の制御端子
から入力された前記オン状態の数とオフ状態の数との差
をカウントし、その差が正であることを示すための第１
の判別端子、０であることを示すための第２の判別端
子、負であることを示すための第３の判別端子に選択的
に信号を出力する入力信号カウント回路であって、第１
段から第Ｎ段までの間の第ｎ段（ｎは１からＮまでの整
数）に、１つの入力端子と、その段の制御端子からの信
号がオン状態を表すときのみ前記入力端子からの信号を
出力可能な第１の出力端子と、前記制御端子から信号が
オフ状態を表すときのみ前記入力端子からの信号を出力
可能な第２の出力端子と、前記制御端子からの信号が中
間状態を表すときのみ前記入力端子からの信号を出力可
能な第３の出力端子とを有する１番目乃至第２ｎ−１番
目の２ｎ−１個のスイッチ要素が設けられ、第Ｎ＋１段
から第２Ｎ段までの第ｎ段（ｎはＮ＋１から２Ｎまでの
整数）に、１番目乃至４Ｎ−２ｎ＋３番目までの４Ｎ−
２ｎ＋３個の前記同様なスイッチが設けられ、前記第１
段から第Ｎ段までの第ｎ段（ｎは１からＮまでの整数）
のｉ番目（ｉは１から２ｎ−１までの整数）のスイッチ
要素に於ける第１の出力端子が第ｎ＋１段のｉ番目のス
イッチ要素の入力端子に、第２の出力端子が第ｎ＋１段
のｉ＋１番目のスイッチ要素の入力端子に、第３の出力
端子が第ｎ＋１段のｉ＋２番目のスイッチ要素の入力端
子に各々接続され、前記第Ｎ＋１段から第２Ｎ段までの
第ｎ段（ｎはＮ＋１から２Ｎまでの整数）の１番目のス
イッチ要素に於ける第１の出力端子、該スイッチ要素に
於ける第２の出力端子及び該段の２番目のスイッチ要素
に於ける第１の出力端子が前記第３の判別端子に接続さ
れ、前記第Ｎ＋１段から第２Ｎ段までの第ｎ段（ｎはＮ
＋１から２Ｎまでの整数）の４Ｎ−２ｎ＋３番目のスイ
ッチ要素に於ける第２の出力端子、該スイッチ要素に於
ける第３の出力端子及び４Ｎ−２ｎ＋２番目のスイッチ
要素に於ける第３の出力端子が前記第１の判別端子に接
続され、前記第Ｎ＋１段から第２Ｎ−１段までの第ｎ段
（ｎはＮ＋１から２Ｎ−１までの整数）の３番目乃至４
Ｎ−２ｎ＋３番目までの間のｉ番目（ｉは３から４Ｎ−
２ｎ＋３までの整数）のスイッチ要素に於ける第１の出
力端子が第ｎ＋１段のｉ−２番目のスイッチ要素の入力
端子に、第ｎ段の２番目乃至４Ｎ−２ｎ＋２番目までの
間のｉ番目（ｉは２から４Ｎ−２ｎ＋２までの整数）の
スイッチ要素に於ける第２の出力端子が第ｎ＋１段のｉ
−１番目のスイッチ要素の入力端子に、第ｎ段の１番目
乃至４Ｎ−２ｎ＋１番目までの間のｉ番目（ｉは１から
４Ｎ−２ｎ＋１までの整数）のスイッチ要素に於ける第
３の出力端子が第ｎ＋１段のｉ番目のスイッチ要素の入
力端子に各々接続され、第２Ｎ段の１番目のスイッチ要
素に於ける第１の出力端子、該スイッチ要素に於ける第
２の出力端子及び２番目のスイッチ要素に於ける第１の
出力端子が、前記第３の判別端子に接続され、第２Ｎ段
の１番目のスイッチ要素に於ける第３の出力端子、２番
目のスイッチ要素に於ける第２の出力端子、３番目のス
イッチ要素に於ける第１の出力端子が、前記第２の判別
端子に接続され、第２Ｎ段の２番目のスイッチ要素に於
ける第３の出力端子、３番目のスイッチ要素に於ける第
２の出力端子及び該スイッチ要素に於ける第３の出力端
子が、前記第１の判別端子に接続され、前記第１乃至第
３の判別端子からの出力により、各段の制御端子からの
オン状態を表わす信号とオフ状態を表わす信号との差が
正であるか０であるか負であるかを判別することを特徴
とする入力信号カウント回路を提供することにより達成
される。
【０００５】
【作用】このようにすれば、２Ｎ段の制御端子に対する
トランジスタの数が６Ｎ2個に付属回路のトランジスタ
数（２Ｎ×α）個を加えた数になる。例えば制御端子４
段では３０個程度、６個では７０個程度、８個では１１
０個程度となる。
トランジスタの数が６Ｎ2個に付属回路のトランジスタ
数（２Ｎ×α）個を加えた数になる。例えば制御端子４
段では３０個程度、６個では７０個程度、８個では１１
０個程度となる。
【０００６】
【実施例】以下、本発明の好適実施例を添付の図につい
て詳しく説明する。
て詳しく説明する。
【０００７】図１は、本発明が適用された４段の制御端
子の組を有する入力信号カウント回路の構成を示す回路
図である。本実施例では回路全体がＣＭＯＳプロセスに
より構成されている。各制御端子の組は、図１に於ける
下から上にそのオン状態を入力するための制御端子ＩＹ
１、ＩＹ２、ＩＹ３、ＩＹ４、オフ状態を入力するため
の制御端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４及びオンで
もオフでもない中間状態を入力するための制御端子ＩＡ
１、ＩＡ２、ＩＡ３、ＩＡ４が第１段から第４段に設け
られ、各段の制御端子の組を構成している。任意のｎ段
の端子ＩＹｎ、ＩＮｎ、ＩＡｎはどれか１つのみが「Ｈ
ｉｇｈ（Ｈ）」状態になり、他は必ず「Ｌｏｗ（Ｌ）」
状態となるようになっており、第ｎ段の信号がこれらの
状態により回路に伝達されるようになっている。
子の組を有する入力信号カウント回路の構成を示す回路
図である。本実施例では回路全体がＣＭＯＳプロセスに
より構成されている。各制御端子の組は、図１に於ける
下から上にそのオン状態を入力するための制御端子ＩＹ
１、ＩＹ２、ＩＹ３、ＩＹ４、オフ状態を入力するため
の制御端子ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４及びオンで
もオフでもない中間状態を入力するための制御端子ＩＡ
１、ＩＡ２、ＩＡ３、ＩＡ４が第１段から第４段に設け
られ、各段の制御端子の組を構成している。任意のｎ段
の端子ＩＹｎ、ＩＮｎ、ＩＡｎはどれか１つのみが「Ｈ
ｉｇｈ（Ｈ）」状態になり、他は必ず「Ｌｏｗ（Ｌ）」
状態となるようになっており、第ｎ段の信号がこれらの
状態により回路に伝達されるようになっている。
【０００８】第１段のオフ状態を表す信号を入力するた
めの制御端子ＩＮ１はＭＯＳトランジスタ（以下ＭＯＳ
Ｔと略記する。）Ｑ１のゲートに接続され、同様に第１
段のオフでもオンでもない中間状態を表す信号を入力す
るためのＩＡ１はＭＯＳＴＱ２に、第１段のオン状態を
表す信号を入力するためのＩＹ１はＭＯＳＴＱ３に接続
されている。このＭＯＳＴＱ１、ＭＯＳＴＱ２及びＭＯ
ＳＴＱ３が第１段の第１のスイッチ要素をなし、各ＭＯ
ＳＴＱ１、ＭＯＳＴＱ２及びＭＯＳＴＱ３のソースはＭ
ＯＳＴＱ４９を介して基準電位Ｖｓｓに接続されてい
る。また、ＭＯＳＴＱ１のドレインは第２段の１番目の
スイッチ要素をなすＭＯＳＴＱ４、ＭＯＳＴＱ５、ＭＯ
ＳＴＱ６のソースに、ＭＯＳＴＱ２のドレインは第２段
の２番目のスイッチ要素をなすＭＯＳＴＱ７、ＭＯＳＴ
Ｑ８、ＭＯＳＴＱ９のソースに、ＭＯＳＴＱ３のドレイ
ンは第２段の３番目のスイッチ要素をなすＭＯＳＴＱ１
０、ＭＯＳＴＱ１１、ＭＯＳＴＱ１２のソースに各々接
続されている。
めの制御端子ＩＮ１はＭＯＳトランジスタ（以下ＭＯＳ
Ｔと略記する。）Ｑ１のゲートに接続され、同様に第１
段のオフでもオンでもない中間状態を表す信号を入力す
るためのＩＡ１はＭＯＳＴＱ２に、第１段のオン状態を
表す信号を入力するためのＩＹ１はＭＯＳＴＱ３に接続
されている。このＭＯＳＴＱ１、ＭＯＳＴＱ２及びＭＯ
ＳＴＱ３が第１段の第１のスイッチ要素をなし、各ＭＯ
ＳＴＱ１、ＭＯＳＴＱ２及びＭＯＳＴＱ３のソースはＭ
ＯＳＴＱ４９を介して基準電位Ｖｓｓに接続されてい
る。また、ＭＯＳＴＱ１のドレインは第２段の１番目の
スイッチ要素をなすＭＯＳＴＱ４、ＭＯＳＴＱ５、ＭＯ
ＳＴＱ６のソースに、ＭＯＳＴＱ２のドレインは第２段
の２番目のスイッチ要素をなすＭＯＳＴＱ７、ＭＯＳＴ
Ｑ８、ＭＯＳＴＱ９のソースに、ＭＯＳＴＱ３のドレイ
ンは第２段の３番目のスイッチ要素をなすＭＯＳＴＱ１
０、ＭＯＳＴＱ１１、ＭＯＳＴＱ１２のソースに各々接
続されている。
【０００９】第２段のオフ状態を表す信号を入力するた
めの制御端子ＩＮ２はＭＯＳＴＱ４、ＭＯＳＴＱ７、Ｍ
ＯＳＴＱ１０のゲートに接続され、同様にＩＡ２はＭＯ
ＳＴＱ５、ＭＯＳＴＱ８、ＭＯＳＴＱ１１に、ＩＹ２は
ＭＯＳＴＱ６、ＭＯＳＴＱ９、ＭＯＳＴＱ１２に接続さ
れている。また、ＭＯＳＴＱ４のドレインは第３段の１
番目のスイッチ要素をなすＭＯＳＴＱ１３、ＭＯＳＴＱ
１４、ＭＯＳＴＱ１５のソースに、ＭＯＳＴＱ５、ＭＯ
ＳＴＱ７のドレインは第３段の２番目のスイッチ要素を
なすＭＯＳＴＱ１６、ＭＯＳＴＱ１７、ＭＯＳＴＱ１８
のソースに、ＭＯＳＴＱ６、ＭＯＳＴＱ８、ＭＯＳＴＱ
１０のドレインは第３段の３番目のスイッチ要素をなす
ＭＯＳＴＱ１９、ＭＯＳＴＱ２０、ＭＯＳＴＱ２１のソ
ースに、ＭＯＳＴＱ９、ＭＯＳＴＱ１１のドレインは第
３段の第４のスイッチ要素をなすＭＯＳＴＱ２２、ＭＯ
ＳＴＱ２３、ＭＯＳＴＱ２４のソースに、ＭＯＳＴＱ１
２のドレインは第３段の第５のスイッチ要素をなすＭＯ
ＳＴＱ２５、ＭＯＳＴＱ２６、ＭＯＳＴＱ２７のソース
に各々接続されている。
めの制御端子ＩＮ２はＭＯＳＴＱ４、ＭＯＳＴＱ７、Ｍ
ＯＳＴＱ１０のゲートに接続され、同様にＩＡ２はＭＯ
ＳＴＱ５、ＭＯＳＴＱ８、ＭＯＳＴＱ１１に、ＩＹ２は
ＭＯＳＴＱ６、ＭＯＳＴＱ９、ＭＯＳＴＱ１２に接続さ
れている。また、ＭＯＳＴＱ４のドレインは第３段の１
番目のスイッチ要素をなすＭＯＳＴＱ１３、ＭＯＳＴＱ
１４、ＭＯＳＴＱ１５のソースに、ＭＯＳＴＱ５、ＭＯ
ＳＴＱ７のドレインは第３段の２番目のスイッチ要素を
なすＭＯＳＴＱ１６、ＭＯＳＴＱ１７、ＭＯＳＴＱ１８
のソースに、ＭＯＳＴＱ６、ＭＯＳＴＱ８、ＭＯＳＴＱ
１０のドレインは第３段の３番目のスイッチ要素をなす
ＭＯＳＴＱ１９、ＭＯＳＴＱ２０、ＭＯＳＴＱ２１のソ
ースに、ＭＯＳＴＱ９、ＭＯＳＴＱ１１のドレインは第
３段の第４のスイッチ要素をなすＭＯＳＴＱ２２、ＭＯ
ＳＴＱ２３、ＭＯＳＴＱ２４のソースに、ＭＯＳＴＱ１
２のドレインは第３段の第５のスイッチ要素をなすＭＯ
ＳＴＱ２５、ＭＯＳＴＱ２６、ＭＯＳＴＱ２７のソース
に各々接続されている。
【００１０】第３段のオフ状態を表す信号を入力するた
めの制御端子ＩＮ３はＭＯＳＴＱ１３、ＭＯＳＴＱ１
６、ＭＯＳＴＱ１９、ＭＯＳＴＱ２２、ＭＯＳＴＱ２５
のゲートに接続され、同様にＩＡ３はＭＯＳＴＱ１４、
ＭＯＳＴＱ１７、ＭＯＳＴＱ２０、ＭＯＳＴＱ２３、Ｍ
ＯＳＴＱ２６に、ＩＹ３はＭＯＳＴＱ１５、ＭＯＳＴＱ
１８、ＭＯＳＴＱ２１、ＭＯＳＴＱ２４、ＭＯＳＴＱ２
７に接続されている。また、ＭＯＳＴＱ１３、ＭＯＳＴ
Ｑ１４、ＭＯＳＴＱ１６のドレインはＭＯＳＴＱ３７、
ＭＯＳＴＱ３８のソースに、ＭＯＳＴＱ１５、ＭＯＳＴ
Ｑ１７、ＭＯＳＴＱ１９のドレインは第４段の１番目の
スイッチ要素をなすＭＯＳＴＱ２８、ＭＯＳＴＱ２９、
ＭＯＳＴＱ３０のソースに、ＭＯＳＴＱ１８、ＭＯＳＴ
Ｑ２０、ＭＯＳＴＱ２２のドレインは第４段の２番目の
スイッチ要素をなすＭＯＳＴＱ３１、ＭＯＳＴＱ３２、
ＭＯＳＴＱ３３のソースに、ＭＯＳＴＱ２１、ＭＯＳＴ
Ｑ２３、ＭＯＳＴＱ２５のドレインは第４段の３番目の
スイッチ要素をなすＭＯＳＴＱ３４、ＭＯＳＴＱ３５、
ＭＯＳＴＱ３６のソースに、ＭＯＳＴＱ２４、ＭＯＳＴ
Ｑ２６、ＭＯＳＴＱ２７のドレインはＭＯＳＴＱ４１、
ＭＯＳＴＱ４３のソースに各々接続されている。
めの制御端子ＩＮ３はＭＯＳＴＱ１３、ＭＯＳＴＱ１
６、ＭＯＳＴＱ１９、ＭＯＳＴＱ２２、ＭＯＳＴＱ２５
のゲートに接続され、同様にＩＡ３はＭＯＳＴＱ１４、
ＭＯＳＴＱ１７、ＭＯＳＴＱ２０、ＭＯＳＴＱ２３、Ｍ
ＯＳＴＱ２６に、ＩＹ３はＭＯＳＴＱ１５、ＭＯＳＴＱ
１８、ＭＯＳＴＱ２１、ＭＯＳＴＱ２４、ＭＯＳＴＱ２
７に接続されている。また、ＭＯＳＴＱ１３、ＭＯＳＴ
Ｑ１４、ＭＯＳＴＱ１６のドレインはＭＯＳＴＱ３７、
ＭＯＳＴＱ３８のソースに、ＭＯＳＴＱ１５、ＭＯＳＴ
Ｑ１７、ＭＯＳＴＱ１９のドレインは第４段の１番目の
スイッチ要素をなすＭＯＳＴＱ２８、ＭＯＳＴＱ２９、
ＭＯＳＴＱ３０のソースに、ＭＯＳＴＱ１８、ＭＯＳＴ
Ｑ２０、ＭＯＳＴＱ２２のドレインは第４段の２番目の
スイッチ要素をなすＭＯＳＴＱ３１、ＭＯＳＴＱ３２、
ＭＯＳＴＱ３３のソースに、ＭＯＳＴＱ２１、ＭＯＳＴ
Ｑ２３、ＭＯＳＴＱ２５のドレインは第４段の３番目の
スイッチ要素をなすＭＯＳＴＱ３４、ＭＯＳＴＱ３５、
ＭＯＳＴＱ３６のソースに、ＭＯＳＴＱ２４、ＭＯＳＴ
Ｑ２６、ＭＯＳＴＱ２７のドレインはＭＯＳＴＱ４１、
ＭＯＳＴＱ４３のソースに各々接続されている。
【００１１】第４段のオフ状態を表す信号を入力するた
めの制御端子ＩＮ４はＭＯＳＱ２８、ＭＯＳＴＱ３１、
ＭＯＳＴＱ３４のゲートに接続され、同様にＩＡ４はＭ
ＯＳＴＱ２９、ＭＯＳＴＱ３２、ＭＯＳＴＱ３５のゲー
トに、ＩＹ４はＭＯＳＴＱ３０、ＭＯＳＴＱ３３、ＭＯ
ＳＴＱ３６のゲートに接続されている。また、ＭＯＳＴ
Ｑ２８、ＭＯＳＴＱ２９、ＭＯＳＴＱ３１のドレインは
ＭＯＳＴＱ３７、ＭＯＳＴＱ３８のドレインに、ＭＯＳ
ＴＱ３０、ＭＯＳＴＱ３２、ＭＯＳＴＱ３４のドレイン
はＭＯＳＴＱ３９、ＭＯＳＴＱ４０のドレインに、ＭＯ
ＳＴＱ３３、ＭＯＳＴＱ３５、ＭＯＳＴＱ３６のドレイ
ンはＭＯＳＴＱ４１、ＭＯＳＴＱ４２のドレインに各々
接続されている。更に、ＭＯＳＴＱ３７、ＭＯＳＴＱ３
８のドレインには出力端子Ｏ（−）が接続され、ＭＯＳ
ＴＱ３９、ＭＯＳＴＱ４０のドレインには出力端子Ｏ
（０）が接続され、ＭＯＳＴＱ４１、ＭＯＳＴＱ４２の
ドレインには出力端子Ｏ（＋）が接続され、ソースは電
源電位Ｖｄｄに接続されている。これら出力端子Ｏ
（＋）にはＭＯＳＴＱ３７、ＭＯＳＴＱ４０のゲートが
接続され、出力端子Ｏ（０）にはＭＯＳＴＱ３８、ＭＯ
ＳＴＱ４１のゲートが接続され、出力端子Ｏ（−）には
ＭＯＳＴＱ３９、ＭＯＳＴＱ４２のゲートが接続されて
いる。
めの制御端子ＩＮ４はＭＯＳＱ２８、ＭＯＳＴＱ３１、
ＭＯＳＴＱ３４のゲートに接続され、同様にＩＡ４はＭ
ＯＳＴＱ２９、ＭＯＳＴＱ３２、ＭＯＳＴＱ３５のゲー
トに、ＩＹ４はＭＯＳＴＱ３０、ＭＯＳＴＱ３３、ＭＯ
ＳＴＱ３６のゲートに接続されている。また、ＭＯＳＴ
Ｑ２８、ＭＯＳＴＱ２９、ＭＯＳＴＱ３１のドレインは
ＭＯＳＴＱ３７、ＭＯＳＴＱ３８のドレインに、ＭＯＳ
ＴＱ３０、ＭＯＳＴＱ３２、ＭＯＳＴＱ３４のドレイン
はＭＯＳＴＱ３９、ＭＯＳＴＱ４０のドレインに、ＭＯ
ＳＴＱ３３、ＭＯＳＴＱ３５、ＭＯＳＴＱ３６のドレイ
ンはＭＯＳＴＱ４１、ＭＯＳＴＱ４２のドレインに各々
接続されている。更に、ＭＯＳＴＱ３７、ＭＯＳＴＱ３
８のドレインには出力端子Ｏ（−）が接続され、ＭＯＳ
ＴＱ３９、ＭＯＳＴＱ４０のドレインには出力端子Ｏ
（０）が接続され、ＭＯＳＴＱ４１、ＭＯＳＴＱ４２の
ドレインには出力端子Ｏ（＋）が接続され、ソースは電
源電位Ｖｄｄに接続されている。これら出力端子Ｏ
（＋）にはＭＯＳＴＱ３７、ＭＯＳＴＱ４０のゲートが
接続され、出力端子Ｏ（０）にはＭＯＳＴＱ３８、ＭＯ
ＳＴＱ４１のゲートが接続され、出力端子Ｏ（−）には
ＭＯＳＴＱ３９、ＭＯＳＴＱ４２のゲートが接続されて
いる。
【００１２】従って、一般的には第１段から第２Ｎ段ま
でのうち第１段から第Ｎ段までの第ｎ段（ｎは１からＮ
までの整数）には１番目から２ｎ−１番目までの２ｎ−
１個のスイッチ要素が設けられている。各スイッチ要素
は図２に模式的に示すように、入力端子Ａからの信号を
第１、第２及び第３の出力端子Ｂ、Ｃ、Ｄに選択的に出
力可能とするスイッチをなしている。また、第ｎ段に於
けるｉ番目のスイッチ要素の第１の出力端子Ｂは次段の
第ｎ＋１段のｉ番目のスイッチ要素の入力端子Ａに、第
２の出力端子Ｃは次段の第ｎ＋１段のｉ＋１番目のスイ
ッチ要素の入力端子Ａに、第３の出力端子Ｄは次段の第
ｎ＋１段のｉ＋２番目のスイッチ要素の入力端子Ａに接
続される。即ち、上記第ｎ段に於けるｉ番目のスイッチ
要素の第３の出力端子Ｄと、ｉ＋１番目のスイッチ要素
の第２の出力端子Ｃと、ｉ＋２番目のスイッチ要素の第
１の出力端子Ａとは共に第ｎ＋１段のｉ＋１番目のスイ
ッチ要素の入力端子Ａに接続されていることとなる。例
えば図１の想像線で囲んだＭＯＳＴＱ７、ＭＯＳＴＱ
８、ＭＯＳＴＱ９からなる第２段の２番目のスイッチ要
素を拡大した図３に示すように、その出力端子Ｂは次段
第３段のＭＯＳＴＱ１６、ＭＯＳＴＱ１７、ＭＯＳＴＱ
１８からなる２番目のスイッチ要素の入力端子Ａに接続
され、出力端子Ｃは次段第３段のＭＯＳＴＱ１９、ＭＯ
ＳＴＱ２０、ＭＯＳＴＱ２１からなる３番目のスイッチ
要素の入力端子Ａに接続され、出力端子Ｄは次段第４段
のＭＯＳＴＱ２２、ＭＯＳＴＱ２３、ＭＯＳＴＱ２４か
らなる４番目のスイッチ要素の入力端子Ａに接続されて
いる。
でのうち第１段から第Ｎ段までの第ｎ段（ｎは１からＮ
までの整数）には１番目から２ｎ−１番目までの２ｎ−
１個のスイッチ要素が設けられている。各スイッチ要素
は図２に模式的に示すように、入力端子Ａからの信号を
第１、第２及び第３の出力端子Ｂ、Ｃ、Ｄに選択的に出
力可能とするスイッチをなしている。また、第ｎ段に於
けるｉ番目のスイッチ要素の第１の出力端子Ｂは次段の
第ｎ＋１段のｉ番目のスイッチ要素の入力端子Ａに、第
２の出力端子Ｃは次段の第ｎ＋１段のｉ＋１番目のスイ
ッチ要素の入力端子Ａに、第３の出力端子Ｄは次段の第
ｎ＋１段のｉ＋２番目のスイッチ要素の入力端子Ａに接
続される。即ち、上記第ｎ段に於けるｉ番目のスイッチ
要素の第３の出力端子Ｄと、ｉ＋１番目のスイッチ要素
の第２の出力端子Ｃと、ｉ＋２番目のスイッチ要素の第
１の出力端子Ａとは共に第ｎ＋１段のｉ＋１番目のスイ
ッチ要素の入力端子Ａに接続されていることとなる。例
えば図１の想像線で囲んだＭＯＳＴＱ７、ＭＯＳＴＱ
８、ＭＯＳＴＱ９からなる第２段の２番目のスイッチ要
素を拡大した図３に示すように、その出力端子Ｂは次段
第３段のＭＯＳＴＱ１６、ＭＯＳＴＱ１７、ＭＯＳＴＱ
１８からなる２番目のスイッチ要素の入力端子Ａに接続
され、出力端子Ｃは次段第３段のＭＯＳＴＱ１９、ＭＯ
ＳＴＱ２０、ＭＯＳＴＱ２１からなる３番目のスイッチ
要素の入力端子Ａに接続され、出力端子Ｄは次段第４段
のＭＯＳＴＱ２２、ＭＯＳＴＱ２３、ＭＯＳＴＱ２４か
らなる４番目のスイッチ要素の入力端子Ａに接続されて
いる。
【００１３】一方、第１段から第２Ｎ段までのうち第Ｎ
＋１段から第２Ｎ段までの第ｎ段には１番目から４Ｎ−
２ｎ＋３番目までの４Ｎ−２ｎ＋３個のスイッチ要素が
設けられている。各スイッチの構造は上記と同様である
が、第Ｎ段から第２Ｎ−１段までの（ｎはＮから２Ｎ−
１までの整数）に於ける１番目のスイッチ要素の第１出
力端子Ｂ、第２の出力端子Ｃ及び２番目のスイッチ要素
の第１の出力端子ＢはＭＯＳＴＱ３７、ＭＯＳＴＱ３８
のドレインに、第ｎ段に於ける４Ｎ−２ｎ＋３番目のス
イッチ要素の第２の出力端子Ｃ、第３の出力端子Ｄ及び
４Ｎ−２ｎ＋２番目の第３の出力端子ＤはＭＯＳＴＱ４
１、ＭＯＳＴＱ４２のドレインに接続されている。ま
た、１番目から４Ｎ−２ｎ＋１番目までのｉ番目（ｉは
１から４Ｎ−２ｎ＋１までの整数）のスイッチ要素の第
３の出力端子Ｄは次段第ｎ＋１段のｉ番目のスイッチ要
素の入力端子Ａに接続され、２番目から４Ｎ−２ｎ＋２
番目までのｉ番目（ｉは２から４Ｎ−２ｎ＋２までの整
数）のスイッチ要素の第２の出力端子Ｃが次段第ｎ＋１
段のｉ−１番目のスイッチ要素の入力端子Ａに接続さ
れ、３番目から４Ｎ−２ｎ＋３番目までの間のｉ番目
（ｉは３から４Ｎ−２ｎ＋３までの整数）のスイッチ要
素の第１の出力端子Ｂが次段第ｎ＋１段のｉ−２番目の
スイッチ要素の入力端子Ａに接続されている。
＋１段から第２Ｎ段までの第ｎ段には１番目から４Ｎ−
２ｎ＋３番目までの４Ｎ−２ｎ＋３個のスイッチ要素が
設けられている。各スイッチの構造は上記と同様である
が、第Ｎ段から第２Ｎ−１段までの（ｎはＮから２Ｎ−
１までの整数）に於ける１番目のスイッチ要素の第１出
力端子Ｂ、第２の出力端子Ｃ及び２番目のスイッチ要素
の第１の出力端子ＢはＭＯＳＴＱ３７、ＭＯＳＴＱ３８
のドレインに、第ｎ段に於ける４Ｎ−２ｎ＋３番目のス
イッチ要素の第２の出力端子Ｃ、第３の出力端子Ｄ及び
４Ｎ−２ｎ＋２番目の第３の出力端子ＤはＭＯＳＴＱ４
１、ＭＯＳＴＱ４２のドレインに接続されている。ま
た、１番目から４Ｎ−２ｎ＋１番目までのｉ番目（ｉは
１から４Ｎ−２ｎ＋１までの整数）のスイッチ要素の第
３の出力端子Ｄは次段第ｎ＋１段のｉ番目のスイッチ要
素の入力端子Ａに接続され、２番目から４Ｎ−２ｎ＋２
番目までのｉ番目（ｉは２から４Ｎ−２ｎ＋２までの整
数）のスイッチ要素の第２の出力端子Ｃが次段第ｎ＋１
段のｉ−１番目のスイッチ要素の入力端子Ａに接続さ
れ、３番目から４Ｎ−２ｎ＋３番目までの間のｉ番目
（ｉは３から４Ｎ−２ｎ＋３までの整数）のスイッチ要
素の第１の出力端子Ｂが次段第ｎ＋１段のｉ−２番目の
スイッチ要素の入力端子Ａに接続されている。
【００１４】更に、第２Ｎ段の１番目のスイッチ要素に
於ける第１の出力端子Ｂ、第２の出力端子Ｃ及び２番目
のスイッチ要素に於ける出力端子ＢはＭＯＳＴＱ３７、
ＭＯＳＴＱ３８のドレインに、１番目のスイッチ要素に
於ける第３の出力端子Ｄ、２番目のスイッチ要素に於け
る出力端子Ｃ及び３番目のスイッチ要素に於ける出力端
子ＢはＭＯＳＴＱ３９、ＭＯＳＴＱ４０のドレインに、
２番目のスイッチ要素に於ける第３の出力端子Ｄ、３番
目のスイッチ要素に於ける出力端子Ｃ及び出力端子Ｄは
ＭＯＳＴＱ４１、ＭＯＳＴＱ４２のドレインに接続され
ている。
於ける第１の出力端子Ｂ、第２の出力端子Ｃ及び２番目
のスイッチ要素に於ける出力端子ＢはＭＯＳＴＱ３７、
ＭＯＳＴＱ３８のドレインに、１番目のスイッチ要素に
於ける第３の出力端子Ｄ、２番目のスイッチ要素に於け
る出力端子Ｃ及び３番目のスイッチ要素に於ける出力端
子ＢはＭＯＳＴＱ３９、ＭＯＳＴＱ４０のドレインに、
２番目のスイッチ要素に於ける第３の出力端子Ｄ、３番
目のスイッチ要素に於ける出力端子Ｃ及び出力端子Ｄは
ＭＯＳＴＱ４１、ＭＯＳＴＱ４２のドレインに接続され
ている。
【００１５】尚、ＭＯＳＴＱ３７〜ＭＯＳＴＱ４２はプ
ルアップ用ＰｃｈＭＯＳＴであり、これらのゲートが上
記のように接続されていることにより全体として相補型
をなし消費電力が低減されている。
ルアップ用ＰｃｈＭＯＳＴであり、これらのゲートが上
記のように接続されていることにより全体として相補型
をなし消費電力が低減されている。
【００１６】以下に本実施例の作動要領について説明す
る。上記したように、各制御端子ＩＮ１〜ＩＮ４、ＩＡ
１〜ＩＡ４、ＩＹ１〜ＩＹ４の入力信号のうちアクティ
ブな信号を「Ｈ」とし、例えば第１段の制御端子ＩＮ１
からの入力信号が「Ｈ」（このとき、ＩＡ１、ＩＹ１は
「Ｌ」）であれば、ＭＯＳＴＱ１がオンし、ＭＯＳＴＱ
２、ＭＯＳＴＱ３がオフする。すると、第２段に於ては
ＭＯＳＴＱ４、ＭＯＳＴＱ５、ＭＯＳＴＱ６のみが作動
可能となる。次に、例えば第２段の制御端子ＩＡ２から
の入力信号が「Ｈ」であれば、ＭＯＳＴＱ５のみがオン
し、ＭＯＳＴＱ４、ＭＯＳＴＱ６がオフする。すると、
第３段に於てはＭＯＳＴＱ１６、ＭＯＳＴＱ１７、ＭＯ
ＳＴＱ１８のみが作動可能となる。更に、例えば第３段
の制御端子ＩＹ３からの制御端子ＩＹ３からの入力信号
が「Ｈ」であれば、ＭＯＳＴＱ１８のみがオンし、ＭＯ
ＳＴＱ１６、ＭＯＳＴＱ１７がオフする。すると、第４
段に於てはＭＯＳＴＱ３１、ＭＯＳＴＱ３２、ＭＯＳＴ
Ｑ３３のみが作動可能となる。最後に、例えば第４段の
制御端子ＩＹ４からの入力信号が「Ｈ」であれば、ＭＯ
ＳＴＱ３３のみがオンし、ＭＯＳＴＱ３１、ＭＯＳＴＱ
３２がオフする。即ち、出力端子Ｏ（＋）からのみロー
レベル信号が出力され、それに伴いＭＯＳＴＱ３７、Ｍ
ＯＳＴＱ４０が活性状態となり出力端子Ｏ（０）、Ｏ
（−）からはハイレベルの信号が出力され、ＩＹ信号数
とＩＮ信号数との差、即ちオン状態の数とオフ状態の数
との差が正であることがわかる。
る。上記したように、各制御端子ＩＮ１〜ＩＮ４、ＩＡ
１〜ＩＡ４、ＩＹ１〜ＩＹ４の入力信号のうちアクティ
ブな信号を「Ｈ」とし、例えば第１段の制御端子ＩＮ１
からの入力信号が「Ｈ」（このとき、ＩＡ１、ＩＹ１は
「Ｌ」）であれば、ＭＯＳＴＱ１がオンし、ＭＯＳＴＱ
２、ＭＯＳＴＱ３がオフする。すると、第２段に於ては
ＭＯＳＴＱ４、ＭＯＳＴＱ５、ＭＯＳＴＱ６のみが作動
可能となる。次に、例えば第２段の制御端子ＩＡ２から
の入力信号が「Ｈ」であれば、ＭＯＳＴＱ５のみがオン
し、ＭＯＳＴＱ４、ＭＯＳＴＱ６がオフする。すると、
第３段に於てはＭＯＳＴＱ１６、ＭＯＳＴＱ１７、ＭＯ
ＳＴＱ１８のみが作動可能となる。更に、例えば第３段
の制御端子ＩＹ３からの制御端子ＩＹ３からの入力信号
が「Ｈ」であれば、ＭＯＳＴＱ１８のみがオンし、ＭＯ
ＳＴＱ１６、ＭＯＳＴＱ１７がオフする。すると、第４
段に於てはＭＯＳＴＱ３１、ＭＯＳＴＱ３２、ＭＯＳＴ
Ｑ３３のみが作動可能となる。最後に、例えば第４段の
制御端子ＩＹ４からの入力信号が「Ｈ」であれば、ＭＯ
ＳＴＱ３３のみがオンし、ＭＯＳＴＱ３１、ＭＯＳＴＱ
３２がオフする。即ち、出力端子Ｏ（＋）からのみロー
レベル信号が出力され、それに伴いＭＯＳＴＱ３７、Ｍ
ＯＳＴＱ４０が活性状態となり出力端子Ｏ（０）、Ｏ
（−）からはハイレベルの信号が出力され、ＩＹ信号数
とＩＮ信号数との差、即ちオン状態の数とオフ状態の数
との差が正であることがわかる。
【００１７】同様にして、例えば各制御端子で「Ｈ」で
ある入力信号がＩＹ１、ＩＹ２、ＩＹ３、ＩＹ４であれ
ば、ＭＯＳＴＱ３、ＭＯＳＴＱ１２、ＭＯＳＴＱ２７が
オンし、各制御端子で「Ｈ」である入力信号がＩＹ１、
ＩＮ２、ＩＡ３、ＩＹ４であれば、ＭＯＳＴＱ３、ＭＯ
ＳＴＱ１０、ＭＯＳＴＱ２０、ＭＯＳＴＱ３３のみがオ
ンし、上記同様に出力端子Ｏ（＋）からのみローレベル
信号が出力され、ＩＹ信号数とＩＮ信号数との差が正で
あることがわかる。
ある入力信号がＩＹ１、ＩＹ２、ＩＹ３、ＩＹ４であれ
ば、ＭＯＳＴＱ３、ＭＯＳＴＱ１２、ＭＯＳＴＱ２７が
オンし、各制御端子で「Ｈ」である入力信号がＩＹ１、
ＩＮ２、ＩＡ３、ＩＹ４であれば、ＭＯＳＴＱ３、ＭＯ
ＳＴＱ１０、ＭＯＳＴＱ２０、ＭＯＳＴＱ３３のみがオ
ンし、上記同様に出力端子Ｏ（＋）からのみローレベル
信号が出力され、ＩＹ信号数とＩＮ信号数との差が正で
あることがわかる。
【００１８】また、例えば各制御端子で「Ｈ」である入
力信号がＩＮ１、ＩＮ２、ＩＡ３、ＩＹ４であれば、Ｍ
ＯＳＴＱ１、ＭＯＳＴＱ４、ＭＯＳＴＱ１４のみがオン
し、即ち出力端子Ｏ（−）のみローレベル信号が出力さ
れ、ＩＹ信号数とＩＮ信号数の差が負であることがわか
り、各制御端子で「Ｈ」である入力信号がＩＮ１、ＩＡ
２、ＩＹ３、ＩＡ４であれば、ＭＯＳＴＱ１、ＭＯＳＴ
Ｑ５、ＭＯＳＴＱ１８、ＭＯＳＴＱ３２のみがオンし、
即ち出力端子Ｏ（０）のみがローレベル信号を出力し、
ＩＹ信号数とＩＮ信号数の差が０であることがわかる。
力信号がＩＮ１、ＩＮ２、ＩＡ３、ＩＹ４であれば、Ｍ
ＯＳＴＱ１、ＭＯＳＴＱ４、ＭＯＳＴＱ１４のみがオン
し、即ち出力端子Ｏ（−）のみローレベル信号が出力さ
れ、ＩＹ信号数とＩＮ信号数の差が負であることがわか
り、各制御端子で「Ｈ」である入力信号がＩＮ１、ＩＡ
２、ＩＹ３、ＩＡ４であれば、ＭＯＳＴＱ１、ＭＯＳＴ
Ｑ５、ＭＯＳＴＱ１８、ＭＯＳＴＱ３２のみがオンし、
即ち出力端子Ｏ（０）のみがローレベル信号を出力し、
ＩＹ信号数とＩＮ信号数の差が０であることがわかる。
【００１９】上記したようにＯ（−）からローレベル信
号が出力されたときにはＩＹ信号数とＩＮ信号数との
差、即ちオン状態の数とオフ状態の数との差が負、出力
端子Ｏ（０）からローレベル信号が出力されたときには
ＩＹ信号数とＩＮ信号数との差が０、出力端子Ｏ（＋）
からローレベル信号が出力されたときにはＩＹ信号数と
ＩＮ信号数との差が正であることが容易にわかる。
号が出力されたときにはＩＹ信号数とＩＮ信号数との
差、即ちオン状態の数とオフ状態の数との差が負、出力
端子Ｏ（０）からローレベル信号が出力されたときには
ＩＹ信号数とＩＮ信号数との差が０、出力端子Ｏ（＋）
からローレベル信号が出力されたときにはＩＹ信号数と
ＩＮ信号数との差が正であることが容易にわかる。
【００２０】尚、本実施例では制御端子が４個の場合を
説明したが、６個、８個或いはそれ以上の偶数個の場合
でもその構成及び動作は同様であり、例えば６個の場合
にはスイッチ要素のトランジスタが２４個増えるのみで
ある。
説明したが、６個、８個或いはそれ以上の偶数個の場合
でもその構成及び動作は同様であり、例えば６個の場合
にはスイッチ要素のトランジスタが２４個増えるのみで
ある。
【００２１】
【発明の効果】以上説明により明らかなように、本発明
によるカウント回路によれば、第１段から第Ｎ段までの
各段に、オン状態、オフ状態及びオンでもオフでもない
中間状態を選択的に表す信号を入力するための２個また
は３個１組の制御端子を有し、各段の制御端子から入力
されたオン状態の数とオフ状態の数との差をカウント
し、その差が正、０、負のいずれであるかを示すための
第１〜第３の判別端子に選択的に信号を出力するべく、
第ｎ段に１つの入力端子と、その段の制御端子からの入
力信号がオン状態、オフ状態、中間状態を各々表すとき
のみ入力端子からの信号を出力可能な第１〜第３の出力
端子とを有する１番目乃至第２ｎ−１番目の２ｎ−１個
のスイッチ要素が設けられ、第Ｎ＋１段から第２Ｎ段ま
での第ｎ段に、１番目乃至４Ｎ−２ｎ＋３番目までの４
Ｎ−２ｎ＋３個の上記同様なスイッチが設けられ、第１
段から第Ｎ段までの第ｎ段のｉ番目（ｉは１から２ｎ−
１までの整数）のスイッチ要素に於ける第１の出力端子
が第ｎ＋１段のｉ番目のスイッチ要素の入力端子に、第
２の出力端子が第ｎ＋１段のｉ＋１番目のスイッチ要素
の入力端子に、第３の出力端子が第ｎ＋１段のｉ＋２番
目のスイッチ要素の入力端子に各々接続され、第Ｎ＋１
段から第２Ｎ段までの第ｎ段の１番目のスイッチ要素に
於ける第１の出力端子、該スイッチ要素に於ける第２の
出力端子及び該段の２番目のスイッチ要素に於ける第１
の出力端子が第３の判別端子に接続され、第Ｎ＋１段か
ら第２Ｎ段までの第ｎ段の４Ｎ−２ｎ＋３番目のスイッ
チ要素に於ける第２の出力端子、該スイッチ要素に於け
る第３の出力端子及び４Ｎ−２ｎ＋２番目のスイッチ要
素に於ける第３の出力端子が第１の判別端子に接続さ
れ、第Ｎ＋１段から第２Ｎ−１段までの第ｎ段の３番目
乃至４Ｎ−２ｎ＋３番目までの間のｉ番目（ｉは３から
４Ｎ−２ｎ＋３までの整数）のスイッチ要素に於ける第
１の出力端子が第ｎ＋１段のｉ−２番目のスイッチ要素
の入力端子に、第ｎ段の２番目乃至４Ｎ−２ｎ＋２番目
までの間のｉ番目（ｉは２から４Ｎ−２ｎ＋２までの整
数）のスイッチ要素に於ける第２の出力端子が第ｎ＋１
段のｉ−１番目のスイッチ要素の入力端子に、第ｎ段の
１番目乃至４Ｎ−２ｎ＋１番目までの間のｉ番目（ｉは
１から４Ｎ−２ｎ＋１までの整数）のスイッチ要素に於
ける第３の出力端子が第ｎ＋１段のｉ番目のスイッチ要
素の入力端子に各々接続され、第２Ｎ段の１番目のスイ
ッチ要素に於ける第１の出力端子、該スイッチ要素に於
ける第２の出力端子及び２番目のスイッチ要素に於ける
第１の出力端子が、前記第３の判別端子に接続され、第
２Ｎ段の１番目のスイッチ要素に於ける第３の出力端
子、２番目のスイッチ要素に於ける第２の出力端子、３
番目のスイッチ要素に於ける第１の出力端子が、前記第
２の判別端子に接続され、第２Ｎ段の２番目のスイッチ
要素に於ける第３の出力端子、３番目のスイッチ要素に
於ける第２の出力端子及び該スイッチ要素に於ける第３
の出力端子が、前記第１の判別端子に接続され、前記第
１乃至第３の判別端子からの出力により、各段の制御端
子からのオン状態を表わす信号とオフ状態を表わす信号
との差が正であるか０であるか負であるかを判別する構
成とすることで、制御端子からのオン状態の数とオフ状
態の数との差を容易に判別することができ、トランジス
タの数を大幅に低減できると共に回路全体を小型化でき
る。
によるカウント回路によれば、第１段から第Ｎ段までの
各段に、オン状態、オフ状態及びオンでもオフでもない
中間状態を選択的に表す信号を入力するための２個また
は３個１組の制御端子を有し、各段の制御端子から入力
されたオン状態の数とオフ状態の数との差をカウント
し、その差が正、０、負のいずれであるかを示すための
第１〜第３の判別端子に選択的に信号を出力するべく、
第ｎ段に１つの入力端子と、その段の制御端子からの入
力信号がオン状態、オフ状態、中間状態を各々表すとき
のみ入力端子からの信号を出力可能な第１〜第３の出力
端子とを有する１番目乃至第２ｎ−１番目の２ｎ−１個
のスイッチ要素が設けられ、第Ｎ＋１段から第２Ｎ段ま
での第ｎ段に、１番目乃至４Ｎ−２ｎ＋３番目までの４
Ｎ−２ｎ＋３個の上記同様なスイッチが設けられ、第１
段から第Ｎ段までの第ｎ段のｉ番目（ｉは１から２ｎ−
１までの整数）のスイッチ要素に於ける第１の出力端子
が第ｎ＋１段のｉ番目のスイッチ要素の入力端子に、第
２の出力端子が第ｎ＋１段のｉ＋１番目のスイッチ要素
の入力端子に、第３の出力端子が第ｎ＋１段のｉ＋２番
目のスイッチ要素の入力端子に各々接続され、第Ｎ＋１
段から第２Ｎ段までの第ｎ段の１番目のスイッチ要素に
於ける第１の出力端子、該スイッチ要素に於ける第２の
出力端子及び該段の２番目のスイッチ要素に於ける第１
の出力端子が第３の判別端子に接続され、第Ｎ＋１段か
ら第２Ｎ段までの第ｎ段の４Ｎ−２ｎ＋３番目のスイッ
チ要素に於ける第２の出力端子、該スイッチ要素に於け
る第３の出力端子及び４Ｎ−２ｎ＋２番目のスイッチ要
素に於ける第３の出力端子が第１の判別端子に接続さ
れ、第Ｎ＋１段から第２Ｎ−１段までの第ｎ段の３番目
乃至４Ｎ−２ｎ＋３番目までの間のｉ番目（ｉは３から
４Ｎ−２ｎ＋３までの整数）のスイッチ要素に於ける第
１の出力端子が第ｎ＋１段のｉ−２番目のスイッチ要素
の入力端子に、第ｎ段の２番目乃至４Ｎ−２ｎ＋２番目
までの間のｉ番目（ｉは２から４Ｎ−２ｎ＋２までの整
数）のスイッチ要素に於ける第２の出力端子が第ｎ＋１
段のｉ−１番目のスイッチ要素の入力端子に、第ｎ段の
１番目乃至４Ｎ−２ｎ＋１番目までの間のｉ番目（ｉは
１から４Ｎ−２ｎ＋１までの整数）のスイッチ要素に於
ける第３の出力端子が第ｎ＋１段のｉ番目のスイッチ要
素の入力端子に各々接続され、第２Ｎ段の１番目のスイ
ッチ要素に於ける第１の出力端子、該スイッチ要素に於
ける第２の出力端子及び２番目のスイッチ要素に於ける
第１の出力端子が、前記第３の判別端子に接続され、第
２Ｎ段の１番目のスイッチ要素に於ける第３の出力端
子、２番目のスイッチ要素に於ける第２の出力端子、３
番目のスイッチ要素に於ける第１の出力端子が、前記第
２の判別端子に接続され、第２Ｎ段の２番目のスイッチ
要素に於ける第３の出力端子、３番目のスイッチ要素に
於ける第２の出力端子及び該スイッチ要素に於ける第３
の出力端子が、前記第１の判別端子に接続され、前記第
１乃至第３の判別端子からの出力により、各段の制御端
子からのオン状態を表わす信号とオフ状態を表わす信号
との差が正であるか０であるか負であるかを判別する構
成とすることで、制御端子からのオン状態の数とオフ状
態の数との差を容易に判別することができ、トランジス
タの数を大幅に低減できると共に回路全体を小型化でき
る。
【図１】本発明が適用された４組の制御端子の入力信号
カウント回路の構成を示す回路図である。
カウント回路の構成を示す回路図である。
【図２】図１の要部を示すモデル回路図である。
【図３】図１の要部拡大図である。
Ｑ１〜Ｑ３６ スイッチ要素用トランジスタ Ｑ３７〜Ｑ４２ ＣＭＯＳ回路構成用トランジスタ ＩＮ１〜ＩＮ４ オフ状態を入力したい場合に「Ｈ」に
なる制御端子 ＩＹ１〜ＩＹ４ オン状態を入力したい場合に「Ｈ」に
なる制御端子 ＩＡ１〜ＩＡ４ オン／オフのいずれでもない中間状態
を入力したい場合に「Ｈ」になる制御端子 Ｏ（−）〜Ｏ（＋） 出力端子
なる制御端子 ＩＹ１〜ＩＹ４ オン状態を入力したい場合に「Ｈ」に
なる制御端子 ＩＡ１〜ＩＡ４ オン／オフのいずれでもない中間状態
を入力したい場合に「Ｈ」になる制御端子 Ｏ（−）〜Ｏ（＋） 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/20 １０１ 9383−5Ｊ
Claims (3)
- 【請求項１】 第１段から第２Ｎ段（Ｎは１以上の整
数）までの各段に、オン状態、オフ状態及びオンでもオ
フでもない中間状態を選択的に表す信号を入力するため
の２個または３個１組の制御端子が設けられ、前記各段
の制御端子から入力された前記オン状態の数とオフ状態
の数との差をカウントし、その差が正であることを示す
ための第１の判別端子、０であることを示すための第２
の判別端子、負であることを示すための第３の判別端子
に選択的に信号を出力する入力信号カウント回路であっ
て、 第１段から第Ｎ段までの間の第ｎ段（ｎは１からＮまで
の整数）に、１つの入力端子と、その段の制御端子から
の信号がオン状態を表すときのみ前記入力端子からの信
号を出力可能な第１の出力端子と、前記制御端子から信
号がオフ状態を表すときのみ前記入力端子からの信号を
出力可能な第２の出力端子と、前記制御端子からの信号
が中間状態を表すときのみ前記入力端子からの信号を出
力可能な第３の出力端子とを有する１番目乃至第２ｎ−
１番目の２ｎ−１個のスイッチ要素が設けられ、 第Ｎ＋１段から第２Ｎ段までの第ｎ段（ｎはＮ＋１から
２Ｎまでの整数）に、１番目乃至４Ｎ−２ｎ＋３番目ま
での４Ｎ−２ｎ＋３個の前記同様なスイッチが設けら
れ、 前記第１段から第Ｎ段までの第ｎ段（ｎは１からＮまで
の整数）のｉ番目（ｉは１から２ｎ−１までの整数）の
スイッチ要素に於ける第１の出力端子が第ｎ＋１段のｉ
番目のスイッチ要素の入力端子に、第２の出力端子が第
ｎ＋１段のｉ＋１番目のスイッチ要素の入力端子に、第
３の出力端子が第ｎ＋１段のｉ＋２番目のスイッチ要素
の入力端子に各々接続され、 前記第Ｎ＋１段から第２Ｎ段までの第ｎ段（ｎはＮ＋１
から２Ｎまでの整数）の１番目のスイッチ要素に於ける
第１の出力端子、該スイッチ要素に於ける第２の出力端
子及び該段の２番目のスイッチ要素に於ける第１の出力
端子が前記第３の判別端子に接続され、 前記第Ｎ＋１段から第２Ｎ段までの第ｎ段（ｎはＮ＋１
から２Ｎまでの整数）の４Ｎ−２ｎ＋３番目のスイッチ
要素に於ける第２の出力端子、該スイッチ要素に於ける
第３の出力端子及び４Ｎ−２ｎ＋２番目のスイッチ要素
に於ける第３の出力端子が前記第１の判別端子に接続さ
れ、 前記第Ｎ＋１段から第２Ｎ−１段までの第ｎ段（ｎはＮ
＋１から２Ｎ−１までの整数）の３番目乃至４Ｎ−２ｎ
＋３番目までの間のｉ番目（ｉは３から４Ｎ−２ｎ＋３
までの整数）のスイッチ要素に於ける第１の出力端子が
第ｎ＋１段のｉ−２番目のスイッチ要素の入力端子に、
第ｎ段の２番目乃至４Ｎ−２ｎ＋２番目までの間のｉ番
目（ｉは２から４Ｎ−２ｎ＋２までの整数）のスイッチ
要素に於ける第２の出力端子が第ｎ＋１段のｉ−１番目
のスイッチ要素の入力端子に、第ｎ段の１番目乃至４Ｎ
−２ｎ＋１番目までの間のｉ番目（ｉは１から４Ｎ−２
ｎ＋１までの整数）のスイッチ要素に於ける第３の出力
端子が第ｎ＋１段のｉ番目のスイッチ要素の入力端子に
各々接続され、 第２Ｎ段の１番目のスイッチ要素に於ける第１の出力端
子、該スイッチ要素に於ける第２の出力端子及び２番目
のスイッチ要素に於ける第１の出力端子が、前記第３の
判別端子に接続され、 第２Ｎ段の１番目のスイッチ要素に於ける第３の出力端
子、２番目のスイッチ要素に於ける第２の出力端子、３
番目のスイッチ要素に於ける第１の出力端子が、前記第
２の判別端子に接続され、 第２Ｎ段の２番目のスイッチ要素に於ける第３の出力端
子、３番目のスイッチ要素に於ける第２の出力端子及び
該スイッチ要素に於ける第３の出力端子が、前記第１の
判別端子に接続され、 前記第１乃至第３の判別端子からの出力により、各段の
制御端子からのオン状態を表わす信号とオフ状態を表わ
す信号との差が正であるか０であるか負であるかを判別
することを特徴とする入力信号カウント回路。 - 【請求項２】 前記各スイッチ要素が、３個１組のト
ランジスタスイッチから構成されていることを特徴とす
る請求項１に記載の入力信号カウント回路。 - 【請求項３】 前記各トランジスタがＣＭＯＳプロセ
スからなるトランジスタからなることを特徴とする請求
項２に記載の入力信号カウント回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262998A JPH0799443A (ja) | 1993-09-27 | 1993-09-27 | 入力信号カウント回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262998A JPH0799443A (ja) | 1993-09-27 | 1993-09-27 | 入力信号カウント回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799443A true JPH0799443A (ja) | 1995-04-11 |
Family
ID=17383478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5262998A Withdrawn JPH0799443A (ja) | 1993-09-27 | 1993-09-27 | 入力信号カウント回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799443A (ja) |
-
1993
- 1993-09-27 JP JP5262998A patent/JPH0799443A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |