JPH06204855A

JPH06204855A - 入力信号カウント回路

Info

Publication number: JPH06204855A
Application number: JP1792993A
Authority: JP
Inventors: Takahide Odagiri; 貴秀小田切; Hidekazu Ishii; 英一石井
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1993-01-08
Filing date: 1993-01-08
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】簡単な構造をもって複数の端子からのオン信
号をカウントすることができ、かつ大型化することのな
い入力信号カウント回路を提供する。【構成】第１〜第Ｎ段のＮ個の制御端子からの制御信
号に応じて入力信号の出力方向を２方向のいずれかに選
択可能なスイッチ要素を、第ｎ段にその前段にて取り得
るカウント数の種類と同数だけ設け、各制御端子から入
力された制御信号に応じて各スイッチ要素の出力方向を
選択し、その最終的な出力からオン信号の数を判別する
構成とすることで、制御端子からのオン信号の数を容易
にカウントすることができ、トランジスタの数を大幅に
低減できると共に回路全体を小型化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の端子からのオン
信号をカウントするための入力信号カウント回路に関す
るものである。

【０００２】

【従来の技術】従来、デジタル回路に於て複数の端子の
うちのいくつからオン信号（例えばＨｉｇｈ）が入力さ
れたかを検出する回路には、例えば入力線を４個とする
と、₄Ｃ₄＋₄Ｃ₃＋₄Ｃ₂＋₄Ｃ₁（＝１＋４＋６＋４）＝１
５個のＡＮＤゲート（第１段）及び４個のＯＲゲート
（第２段）を少なくとも必要とし、各ゲートをＮＡＮＤ
ゲートにて構成し、各ゲートのトランジスタを４個程度
としても７０個以上のトランジスタを必要としていた。
このトランジスタの数は例えば入力端子が５個になれば
１６０個以上、入力端子が７個になれば３６０個以上と
なる。従って、入力端子が多くなるほど回路全体が著し
く大きくなりがちになる問題があった。

【０００３】

【発明が解決しようとする課題】本発明は上記したよう
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、簡単な構造をもって複数の端子からのオン信
号をカウントすることができ、かつ大型化することのな
い入力信号カウント回路を提供することにある。

【０００４】

【課題を解決するための手段】上述した目的は本発明に
よれば、第１段から第Ｎ段までのＮ個の制御端子から入
力されたオン信号の数をカウントするための入力信号カ
ウント回路であって、第１段から第Ｎ段までの第ｎ段
（ｎは１からＮまでの整数）に、１つの入力端子と、第
１及び第２の出力端子からなる１対の出力端子とを有す
ると共にその段の制御端子からの信号に応じて前記入力
端子からの信号を前記両出力端子のいずれかに選択的に
出力可能とするための第１乃至第ｎのｎ個のスイッチ要
素が設けられ、第１段から第Ｎ−１段までの第ｎ段のｉ
（ｉは１からｎまでの整数）番目のスイッチ要素に於け
る第１の出力端子が第ｎ＋１段のｉ番目のスイッチ要素
の入力端子に、第２の出力端子が第ｎ＋１段のｉ＋１番
目のスイッチ要素の入力端子に各々接続され、第Ｎ段の
各スイッチ要素の出力端子からの出力により０乃至Ｎの
値を得ることを特徴とする入力信号カウント回路を提供
することにより達成される。

【０００５】

【作用】このようにすれば、Ｎ個の制御端子に対するト
ランジスタの数が、Ｎ²＋Ｎ個に付属回路のトランジス
タの数（Ｎ×α）個を加えた数になる。例えば制御端子
４個では４０個程度、５個では６０個程度、７個では９
０個程度となる。

【０００６】

【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。

【０００７】図１は、本発明が適用された４入力端子の
入力信号カウント回路の構成を示す回路図である。本実
施例では回路全体がＣＭＯＳプロセスにより構成されて
いる。また、図１に於ける下から上に制御端子Ｉ１、Ｉ
２、Ｉ３、Ｉ４を第１段〜第４段に分け、第１段の制御
端子Ｉ１はＭＯＳトランジスタ（以下ＭＯＳＴと略記す
る。）Ｑ１のゲートに接続されると共にＭＯＳＴＱ２の
ゲートにインバータＩＮＶ１を介して接続されている。
このＭＯＳＴＱ１及びのＭＯＳＴＱ２のソースはＭＯＳ
ＴＱ２１を介して基準電位Ｖｓｓに接続されている。ま
た、ＭＯＳＴＱ１のドレインはＭＯＳＴＱ３、Ｑ４のソ
ースに、ＭＯＳＴＱ２のドレインはＭＯＳＴＱ５、Ｑ６
のソースに各々接続されている。

【０００８】第２段の制御端子Ｉ２は、ＭＯＳＴＱ３、
Ｑ４のゲートに接続されると共にインバータＩＮＶ２を
介してＭＯＳＴＱ４、Ｑ６のゲートに接続されている。
また、ＭＯＳＴＱ３のドレインはＭＯＳＴＱ７、Ｑ８の
ソースに、ＭＯＳＴＱ４、Ｑ５のドレインはＭＯＳＴＱ
９、Ｑ１０のソースに、ＭＯＳＴＱ６のドレインはＭＯ
ＳＴＱ１１、Ｑ１２のソースに各々を介して接続されて
いる。

【０００９】第３段の制御端子Ｉ３は、ＭＯＳＴＱ７、
Ｑ９、Ｑ１１のゲートに接続されると共にインバータＩ
ＮＶ３を介してＭＯＳＴＱ８、Ｑ１０、Ｑ１２のゲート
に接続されている。また、ＭＯＳＴＱ７のドレインはＭ
ＯＳＴＱ１３、Ｑ１４のソースに、ＭＯＳＴＱ８、Ｑ９
のドレインはＭＯＳＴＱ１５、Ｑ１６のソースに、ＭＯ
ＳＴＱ１０、Ｑ１１のドレインはＭＯＳＴＱ１７、Ｑ１
８のソースに、ＭＯＳＴＱ１２のドレインはＭＯＳＴＱ
１９、Ｑ２０のソースに各々接続されている。

【００１０】第４段の制御端子Ｉ４は、ＭＯＳＴＱ１
３、Ｑ１５、Ｑ１７、Ｑ１９のゲートに接続されると共
にインバータＩＮＶ４を介してＭＯＳＴＱ１４、Ｑ１
６、Ｑ１８、Ｑ２０のゲートに接続されている。また、
ＭＯＳＴＱ１３のドレインはＭＯＳＴＱ２２のソース
に、ＭＯＳＴＱ１４、Ｑ１５のドレインはＭＯＳＴＱ２
３のソースに、ＭＯＳＴＱ１６、Ｑ１７のドレインはＭ
ＯＳＴＱ２４のソースに、ＭＯＳＴＱ１８、Ｑ１９のド
レインはＭＯＳＴＱ２５のソースに、ＭＯＳＴＱ２０の
ドレインはＭＯＳＴＱ２６のソースに各々接続されてい
る。この５つのＭＯＳＴＱ２２〜Ｑ２６のソースには出
力端子Ｏ０〜Ｏ４が接続され、ドレインは電源電位Ｖｄ
ｄに接続されている。

【００１１】ここで、ＭＯＳＴＱ１、Ｑ２は第１段の１
番目のスイッチ要素、ＭＯＳＴＱ３、Ｑ４は第２段の１
番目のスイッチ要素、ＭＯＳＴＱ５、Ｑ６は第２段の２
番目のスイッチ要素、ＭＯＳＴＱ７、Ｑ８は第３段の１
番目のスイッチ要素、ＭＯＳＴＱ９、Ｑ１０は第３段の
２番目のスイッチ要素、ＭＯＳＴＱ１１、Ｑ１２は第３
段の３番目のスイッチ要素、ＭＯＳＴＱ１３、Ｑ１４は
第４段の１番目のスイッチ要素、ＭＯＳＴＱ１５、Ｑ１
６は第４段の２番目のスイッチ要素、ＭＯＳＴＱ１７、
Ｑ１８は第４段の３番目のスイッチ要素、ＭＯＳＴＱ１
９、Ｑ２０は第４段の４番目のスイッチ要素をなしてい
る。即ち、第ｎ段には１番目〜ｎ番目のｎ個のスイッチ
要素が設けられ、各スイッチ要素は図２に模式的に示す
ように、入力端子Ａからの信号を第１及び第２の出力端
子Ｂ、Ｃに選択的に出力可能とするスイッチをなしてい
る。また、第ｎ段に於けるｉ番目のスイッチ要素の第１
の出力端子Ｂは次段第ｎ＋１段のｉ番目のスイッチ要素
の入力端子Ａに、第２の出力端子Ｃは次段第ｎ＋１段の
ｉ＋１番目のスイッチ要素の入力端子Ａに接続されてい
る。従って、上記第ｎ段に於けるｉ番目のスイッチ要素
の第２の出力端子Ｃと、ｉ＋１番目のスイッチ要素の第
１の出力端子Ｂとは共に第ｎ＋１段のｉ＋１番目のスイ
ッチ要素の入力端子Ａに接続されていることとなる。例
えば図１の想像線で囲んだＭＯＳＴＱ９、ＭＯＳＴＱ１
０からなる第３段の２番目のスイッチ要素を拡大した図
３に示すように、その出力端子Ｂは次段第４段のＭＯＳ
ＴＱ１５、Ｑ１６からなる２番目のスイッチ要素の入力
端子Ａに接続され、出力端子Ｃは次段第４段のＭＯＳＴ
Ｑ１７、Ｑ１８からなる３番目のスイッチ要素の入力端
子Ａに接続されている。

【００１２】尚、ＭＯＳＴＱ２２〜Ｑ２６はＮｃｈＭＯ
ＳＴ、ＭＯＳＴＱ２１はＰｃｈＭＯＳＴであり、ＭＯＳ
ＴＱ２１〜Ｑ２６によりダイナミック回路が構成され、
このカウント回路の使用時にのみオンするようになって
いる。

【００１３】以下に本実施例の作動要領について説明す
る。各制御端子Ｉ１〜Ｉ４の入力信号のうちオン信号を
「Ｈ」とし、まず第１段の制御端子Ｉ１からの入力信号
が「Ｈ」であれば、ＭＯＳＴＱ１がオンし、ＭＯＳＴＱ
２がオフする。すると、第２段に於ては、ＭＯＳＴＱ
３、Ｑ４のみが作動可能となる。次に第２段の制御端子
Ｉ２からの入力信号が「Ｌ」であれば、ＭＯＳＴＱ４の
みがオンし、ＭＯＳＴＱ３がオフする。すると、第３段
に於ては、ＭＯＳＴＱ９、Ｑ１０のみが作動可能とな
る。更に、第３段の制御端子Ｉ３からの入力信号が
「Ｈ」であれば、ＭＯＳＴＱ９のみがオンし、ＭＯＳＴ
Ｑ１０がオフする。すると、第４段に於ては、ＭＯＳＴ
Ｑ１５、Ｑ１６のみが作動可能となる。最後に第４段の
制御端子Ｉ４からの入力信号が「Ｈ」であれば、ＭＯＳ
ＴＱ１５のみがオンし、ＭＯＳＴＱ１６がオフする。即
ち出力端子Ｏ３からのみローレベル信号が出力され、オ
ン信号が３つ入力されたことが分かる。

【００１４】同様にして、例えば各制御端子Ｉ１〜Ｉ４
の入力信号が、「Ｌ」、「Ｈ」、「Ｈ」、「Ｈ」であれ
ばＭＯＳＴＱ２、Ｑ４、Ｑ９、Ｑ１５のみがオンし、各
制御端子Ｉ１〜Ｉ４の入力信号が、「Ｈ」、「Ｈ」、
「Ｌ」、「Ｈ」であればＭＯＳＴＱ１、Ｑ３、Ｑ８、Ｑ
１５のみがオンし、上記同様に出力端子Ｏ３からのみロ
ーレベル信号が出力され、オン信号が３つ入力されたこ
とが分かる。

【００１５】また、例えば各制御端子Ｉ１〜Ｉ４の入力
信号が、全て「Ｈ」であればＭＯＳＴＱ１、Ｑ３、Ｑ
７、Ｑ１３のみがオンし、即ち出力端子Ｏ４のみ導通
し、オン信号が４つ入力されたことが分かり、各制御端
子Ｉ１〜Ｉ４の入力信号が、全て「Ｌ」であればＭＯＳ
ＴＱ２、Ｑ６、Ｑ１２、Ｑ２０のみがオンし、即ち出力
端子Ｏ０からのみローレベル信号が出力され、オン信号
がなかったことが分かる。

【００１６】上記したように出力端子Ｏ０からローレベ
ル信号が出力されたときにはオン信号が０個、出力端子
Ｏ１からローレベル信号が出力されたときにはオン信号
が１個、出力端子Ｏ２からローレベル信号が出力された
ときにはオン信号が２個、出力端子Ｏ３からローレベル
信号が出力されたときにはオン信号が３個、出力端子Ｏ
４からローレベル信号が出力されたときにはオン信号が
４個であることが容易に分かる。

【００１７】尚、本実施例では制御端子が４個の場合を
説明したが、３個、５個或いはそれ以上の場合でもその
構成及び作動は同様であり、例えば５個の場合にはスイ
ッチ要素用トランジスタが１０個にインバータが１個、
ダイナミック回路用のＮｃｈＭＯＳＴが１個、出力端子
が１個増えるのみである。

【００１８】

【発明の効果】以上の説明により明らかなように、本発
明による入力信号カウント回路によれば、Ｎ個の制御端
子を第１段〜第Ｎ段に分け、第ｎ段に、１つの入力端子
と、第１及び第２の出力端子からなる１対の出力端子と
を有すると共にその段の制御端子からの信号に応じて前
記入力端子からの信号を前記両出力端子のいずれかに選
択的に出力可能とするための１番目乃至ｎ番目のｎ個の
スイッチ要素を設け、この第ｎ段のｉ番目のスイッチ要
素に於ける第１の出力端子を次段第ｎ＋１段のｉ番目の
スイッチ要素の入力端子に、第２の出力端子を次段第ｎ
＋１段のｉ番目のスイッチ要素の入力端子に各々接続
し、最終第Ｎ段の各スイッチ要素の出力端子からの出力
により０乃至Ｎの値を得る構成とすることで、制御端子
からのオン信号の数を容易にカウントすることができ、
トランジスタの数を大幅に低減できると共に回路全体を
小型化できる。

【図面の簡単な説明】

【図１】本発明が適用された４制御端子の入力信号カウ
ント回路の構成を示す回路図である。

【図２】図１の要部を示すモデル回路図である。

【図３】図１の要部拡大図である。

【符号の説明】

Ｑ１〜Ｑ２０スイッチ要素用トランジスタＱ２１〜Ｑ２６ダイナミック回路用トランジスタＩＮＶ１〜ＩＮＶ４インバータＩ１〜Ｉ４制御端子Ｏ０〜Ｏ４出力端子

Claims

【特許請求の範囲】

【請求項１】第１段から第Ｎ段までのＮ個の制御端
子から入力されたオン信号の数をカウントするための入
力信号カウント回路であって、第１段から第Ｎ段までの第ｎ段（ｎは１からＮまでの整
数）に、１つの入力端子と、第１及び第２の出力端子か
らなる１対の出力端子とを有すると共にその段の制御端
子からの信号に応じて前記入力端子からの信号を前記両
出力端子のいずれかに選択的に出力可能とするための第
１乃至第ｎのｎ個のスイッチ要素が設けられ、第１段から第Ｎ−１段までの第ｎ段のｉ（ｉは１からｎ
までの整数）番目のスイッチ要素に於ける第１の出力端
子が第ｎ＋１段のｉ番目のスイッチ要素の入力端子に、
第２の出力端子が第ｎ＋１段のｉ＋１番目のスイッチ要
素の入力端子に各々接続され、第Ｎ段の各スイッチ要素の出力端子からの出力により０
乃至Ｎの値を得ることを特徴とする入力信号カウント回
路。
【請求項２】前記各スイッチ要素が、１対のトラン
ジスタスイッチから構成されていることを特徴とする請
求項１に記載の入力信号カウント回路。
【請求項３】前記各トランジスタがＣＭＯＳプロセ
スからなるトランジスタからなることを特徴とする請求
項２に記載の入力信号カウント回路。