JPS5936454B2 - フイ−ドバツク型２ｎ進カウンタ - Google Patents

Description

【発明の詳細な説明】 本発明は相補ＭＯＳ構成を有したフィードバック型２ｎ
進カウンタ（ｎ＝３以上の整数）に関するものである。

この種のフィードバック（リング）カウンタにおいては
、普通各１ビットシフトレジスタの出力の初期レベルに
よって、全く異なったループでカウントを行なう。

第１図は従来のフィードバック型６進カウンタを示し、
相補ＭＯＳ型１ビツトシフトレジスタ１，２．３をカス
ケード接続し、最終段つまり３段目のレジスタ３の出力
Ｑ３の反転信号回、を初段つまり１段目のレジスタ１の
入力部に帰還させたものである。

第２図ａ、ｂは第１図のカウンタの２通りの動作を示す
タイミング波形図、第２図ｃ、ｄは同図ａ、ｂの１ビツ
トシフトレジスタ１．２．３の出力Ｑ、 、 Ｑ２ 、
Ｑ３の出力レベルの取り方の順序を示している。

即ち第１図の回路は１ビットシフトレジスタ１，２，３
の出力Ｑ１．Ｑ２．Ｑ３の初期値が第２図ｄのかっこ内
の組合わせのいずれをとってもこの図のような動作ルー
プとなり、２進カウンタの動作をしてしまう。

第３図は従来のフィードバック型８進カウンタを示し、
１ビットシフトレジスタ１１，１２゜１３．１４をカス
ケード接続し、最終段つまり４段目のレジスタ１４の出
力Ｑ４の反転信号回。

を初段つまり１段目のレジスタ１１の入力端に入れたも
のである。

第４図ａ、ｂは第３図のカウンタの２通りの動作を示す
タイミング波形図、第４図ｃ、ｄは第４図ａ、ｂの出力
Ｑ１．Ｑ２．Ｑ３．Ｑ４のレベルの取り方の順序を示し
ている。

即ち第３図の回路は１ビツトシフトレジスタ１１．１２
゜１３．１４の出力Ｑｉ ｔ Ｑ２ 、Ｑ３ ｅ Ｑ４
の初期値が第４図ｄのかっこ内の組合わせのいずれをと
っても図のような動作ループとなり、第４図ａ、ｃのよ
うな所期の動作はしていない。

以上のような誤動作は、フィードバック型でかつ１ビツ
トシフトレジスタが３段以上の偶数進カウンタに生じる
特有の間頂である。

上記のような問題をなくするために、従来はセラ１或い
はリセット信号で予め各使用１ビツトシフトレジスクの
出力レベルを定めたり、第２図ｄ或いは第４図ｄのよう
な各出力レベルになるのを禁止する禁止ゲートを設けた
りしていたが、前者の方法はセット或いはリセット信号
が必要で、これを得るためにゲート回路を設けるため、
カウンタを構成する集積回路の使用素子数が多くなり、
また後者の方法では相補ＭＯ８回路構成をとるため、Ｐ
チャネル型とＮチャネル型の両方のＭＯＳトランジスタ
が必要で、使用素子数が多くなる問題があった。

本発明は上記実情に鑑みてなされたもので、独自の禁止
ゲートを採用することによりカウンタを構成する１ビツ
トシフトレジスタの各出力の初期レベルがいかなる状態
であっても、正常な動作を行なうフィードバック型２ｎ
進カウンクを提供しようとするものである。

以下図面を参照して本発明の一実施例を説明する。

第５図は同実施例の回路図、第６図は同回路の動作を示
すタイミングチャートである。

第５図ａにおいて２１，２２，２３は相補ＭＯ８型１ビ
ットシフトレジスタであり、これらはこの順にカスケー
ド接続されている。

初段の１ビツトシフトレジスタ２１はＣＭＯＳクロック
ドインバータ２４０，２４□、ＣＭＯＳインパーク２５
１．２５□を交互にカスケード接続し、インバータ２５
１の入出力端ａ、ｂ間にＣＭＯＳクロックドインバータ
２６１を逆並列接続し、インパーク２５２の入出力Ｑｔ
−Ｑｉ間にＣＭＯＳインバータ２６□を逆並列接続した
ものであ乞、上記インバータ２５□。

２６１はインバータ２４１の出力レベル安定用、インバ
ータ２５□、２６２はインバータ２４２の出力レベル安
定用である。

次段の１ビツドシフトレジスク２２も１ビツトシフトレ
ジスタ２１と対応する構成で、インバータ２４３ 、２
４４ 、２．５３ 、２５４ 。

２６３、２６４が設けられ、終段の１ビツトシフトレジ
スタ２３も同様構成で、インバータ２４５゜２４ａ 、
２５５−２５６ 、２６５．２６６が設けられている。

そしてレジスタ２３の出力Ｑ１の反転信号Ｑ３はインバ
ータ２４１の入力端にフィードバックされている。

インパーク２５６の出力端と電源Ｖ ｓ ｓ （アース
）間にはＮチャネル型ＭＯＳトランジスタ２７．２Ｂ、
２９が直列接続されて禁止ゲート回路３０が形成されて
いる。

なおこのトランジスタ２７．２Ｂ、２９の接続順序は限
定されず、要は出力と電源Ｖｓｓ間に直列接続されてい
ればよい。

上記トランジスタ２７はクロックパルスＺで駆動され、
トランジスタ２８は１ビツトシフトレジスタ２２の出力
反転信号Ｑ２で駆動され、ｌ・ランジスタ２９はレジス
タ２１の出力信号Ｑ１で１駆動される。

第５図すは上記禁１Ｆゲート回路３０の詳細回路図であ
り、ＣＭＯＳインバータ２５６はＰチャネル型ＭＯＳト
ランジスタ３１、Ｎチャネル型ＭＯ８）ランジスタ３２
の相補構成である。

また第５図Ｃは同図ａのクロックドインパーク例えば２
４１の詳細回路図であり、クロックパルスダが低レベル
、クロックパルスＺが高レベルの時信号回、の反転動作
を行なうものである。

上記の如く構成された６進カウンクにおいて、誤動作す
る時の各出力レベルは第２図ｄにも示される如＜Ｑ１＝
１（高レベル）、Ｑ２＝０（低レベル）、Ｑ３＝１（高
レベル）の時である。

なおＱ。−〇、Ｑ２−１、Ｑ３−０でも誤動作であるが
、次の瞬間にはＱｔ＝１ｔＱ２＝ｏ 、Ｑ３＝ｌとなる
から、これのみを考えればよい。

この時Ｑ３−０であるから、トランジスタ３１．２８．
２９がオンとしている。

そしてクロックパルスＺが°°１″レベルになるとトラ
ンジスタ２７がオンとなり、またクロックドインバータ
２４６は不動作でクロックドインバータ２６６が動作す
る。

ここで、出力Ｑ３のレベルはトランジスタ３１とトラン
ジスタ２７，２８．２９との各オン抵抗の比で分割され
たレベルとなる。

そこで誤動作しないためには、このレベルがクロックド
インバータ２６６を通して出力頁、力げ１″レベルとな
る値にする必要がある。

つまりトランジスタ３↑のオン抵抗を充分大きく換言す
ればコンダクタンスｇｍを小さく、そしてトランジスタ
２７，２８．２９の直列オン抵抗を充分小さく換言すれ
ばｇｍを太きくしておく。

そしてζ３−１によりトランジスタ３１をオフにして電
源間に大電流が流れるのを防止する。

このようにＱｌ−１，Ｑ２二〇の時Ｑ３＝０となるよう
に禁止ゲート３０が働き、第２図Ｃのループに入って、
この正常ループで動作が行なわれるものである。

この正常動作においては、例えば出力可、の低レベルを
、クロックパルスφが低レベル、Ｚが高レベルのタイミ
ングでａ点に反転して出力し、上記低レベル信号をイン
バータ２５□で反転し、この反転レベルを更にクロック
ドインバータ２４２でクロックパルスＺが低レベル、パ
ルス２が高レベルのタイミングで低レベルのＱ１信号を
反転して出力し、インパーク２５□で反転して以下同様
にシフトしていき、フィードバックループを２回転すれ
ば６進カウンクとして動作が行なわれ、このような動作
か継続されるものである。

第７図ａは禁止ゲート回路３０の変形例で、同図すはこ
の回路３０の詳細図であり、直列ＭＯＳトランジスタ２
７１．２Ｂ０，２９□をＰチャネル化して電源ＶＤＤに
接続したものである。

この場合はＱｌ ”” ０ 、Ｑ２ ＝ ’ 、Ｑ３
＝ ０の状態を検出してＱ１ゴ０２Ｑ２−１．Ｑ３−１
の状態へ移す。

またトランジスタ２７□、２８１，２９．の直列オン抵
抗をトランジスタ３２のそれより小としてＱ３＝１でト
ランジスタ３２をオフさせ、電源間に大電流が流れるの
を防止する。

第８図ａは８進カウンタとして構成した場合の例である
。

この場合は前実施例に更に１段だけ１ビツトシフ１ヘレ
ジスク２４・を追加し、更に禁止ゲート回路３０のトラ
ンジスタ直列回路に更にＮチャネル型ＭＯ８Ｉ−ランジ
スタ２９′を直列介挿した点が前実施例と相異している
。

１ビツトシフトレジスク２４は他の１ビツトシフトレジ
スタと対応する構成でインバータ２４□、２４８，２５
７゜２５８．２６□、２６８が設けられる。

禁止ゲート回路３０のトランジスタ２９はこの場合１ビ
ツトシフトレジスク２２の出力Ｑ２で駆動され、トラン
ジスタ２８は１ビツトシフトレジスタ２３の反転出力可
、で１駆動される。

第９図は上記第８図の回路動作を示すタイミング波形図
で、誤動作状態から正常動作に移行する状態が示されて
いる。

本回路は、Ｑ１＝１．Ｑ２＝１．Ｑ３＝０．Ｑ４−１の
状態を検出してＱｌ−１，Ｑ２−１．Ｑ３−０゜Ｑ４＝
０の状態になるよ−うに禁止ゲート回路、３０が動作す
る。

その他は前実施例と対応するから、対応する個所には同
一符号を付して説明を省略する。

第１０図、ａは第８図ａ、ｂの禁止ゲート回路３０の変
形例で、第１０図すはこの回路３０の詳細図であり、直
列ＭＯＳトランジスタ２７１，２８１゜２９□、２９′
１をＰチャネル化したものである。

この場合はＱｔ＝ｏ ｔ Ｑ２＝Ｏｔ Ｑ３ ＝１１
Ｑ４＝０の状態を検出してＱに〇、Ｑ２二〇、Ｑ３−１
゜Ｑ４−１の状態へもっていく。

その他は第８図の場合と対応するので、対応する個所に
は同一符号を付しておく。

なお上記各実施例では、本発明の駆動方式をスタチック
型としたため、インバータ２５□、２６、〜２５８，２
６８等のレベル安定回路を用いたが、これらはダイナミ
ック方式として動作させる場合には省略することができ
る。

また実施例では禁止ゲート回路を１ビツトシフトレジス
タの最終段に設けたが、他の段に設けてもよい。

また、最終段以外の途中の段に禁止ゲート回路を配置し
、禁止ゲート回路の各トランジスタのゲートに全て所定
段の出力反転信号をそれぞれ与えるようにしてもよい。

例えば、第８図ａの第３段目のシフトレジスタ２３と最
終段（第４段目）のシフトレジスタ２４の間に禁止ゲー
ト回路３０を配設し、同図すのトランジスタ２９′にＱ
、、２９″にＱ２．２８にＱ４をそれぞれゲート入力と
して与えるようにしても、異常初期状態（Ｑ１＝ｏ＋Ｑ
２＝ｏ。

Ｑ３ ＝ １．Ｑ４ ＝ ｏ ）を正常状態（Ｑ１＝Ｏ
ｙ Ｑ２＝ｏｔＱｓ＝Ｑ 、Ｑ４＝Ｏ）に変換できる。

また例えば第１０図ａの第３段目のシフトレジスタ２３
と最終段のシフトレジスタ２４の間に禁止ゲート回路３
０を配設し、同図すのトランジスタ２９′に亘、２９は
Ｑ２．２８にＱ４をそれぞれゲ゛−ト入力として与える
ようにすれば、異常状態（Ｑ！＝１゜Ｑ２ ＝ １ ｙ
Ｑ３ ＝ Ｏｔ Ｑ４ ＝ １ ）を正常状態（Ｑｌ
−１ｙ Ｑ２ ＝ １ ＋ ０．３ ＝ ’ ｒ Ｑ４
＝ ’ ）に変換でき、いづれも８進力ウンク動作を
させることが可能である。

要は、１ビツトシフトレジスタのうちの成る段の出力端
と所定レベルの電位供給源との間に、前記成る段以外の
所定段の出力信号及び所定段の出力反転信号、若しくは
前記成る段以外の段の出力反転信号をそれぞれゲート入
力とする各同チャネル型ＭＯ８Ｉ−ランジスタと、制御
信号（クロックφ、Ｖ等）で開閉する前記チャネルと同
チャネル型のＭＯ８Ｉ−ランジスタとを直列接続した禁
止ゲート回路を設け、異常初期状態を正常状態に変換さ
せるようにすればよいものである。

以上説明した如く本発明によれば、少数の同チャネル型
ＭＯ８）ランジスクを直列接続した禁止ゲート回路を付
加するだけで正確な動作を行なえるから、集積回路化す
るに適したフィードパ゛ンク型２ｎ進カウンタが提供で
きるものである。

【図面の簡単な説明】

第１図は従来のカウンタ回路図、第２図ａ、ｂは同回路
の動作を示すタイミングチャート、同図ｃ ｓ ｄは同
チャートの動作に対応する出力の変化状態を示すループ
図、第３図は従来のカウンタ回路図、第４図ａ、ｂは同
回路の動作を示すタイミングチャート、同図ｃ、ｄは同
チャートの動作に対応する出力変化状態を示すループ図
、第５図ａは本発明の一実施例の回路図、同図す、ｃは
同回路の一部詳細図、第６図は同回路の動作を示すタイ
ミングチャート、第７図ａは本発明の他の実施例の回路
図、同図すは同回路の一部詳細図、第８図ａは本発明の
他の実施例の回路図、同図すは同回路の一部詳細図、第
９図は同回路の動作を示すタイミングチャート、第１０
図ａは本発明の更に異なる実施例の回路図、同図すは同
回路の一部詳細図である。 ２４、〜２４８・・・・・・１ビツトシフトレジスク、
３０・・・・・・禁止ゲート回路、２７〜２９．２９’
。 ２７１〜２９１．２９’１・・・・・・直列ＭＯ８Ｉ−
ランジスタ。

Claims (1)

【特許請求の範囲】
1. １ 相補ＭＯＳ型１ビツトシフトレジスタをｎ段（ｎ＝
   ３以上の整数）カスケード接続し、最終段の１ビツトシ
   フトレジスタの出力の反転信号を初段の１ビツトシフト
   レジスタに帰還させてなるフィードバック型２ｎ進カウ
   ンタにおいて、前記各１ビツトシフトレジスタのうちの
   成る段の出力端と所定レベルの電位供給源との間に、前
   記成る段以外の所定段の出力信号及びこの所定段以外の
   段の出力反転信号、または前記成る段以外の全ての段の
   出力反転信号をそれぞれゲート入力とする各同チャネル
   型ＭＯ８Ｉ−ランジスタと、クロック信号で開閉し前記
   チャネル型と同チャネル型のＭＯＳトランジスタとを直
   列接続してなる禁止ゲート回路を設け、前記成る段の出
   力をつくる相補ＭＯＳ型インバータを構成する一方のＭ
   ＯＳトランジスタであって、前記禁止ゲート回路のＭＯ
   Ｓトランジスタとは異なるチャネル型のＭＯＳトランジ
   スタと前記禁止ゲート回路の前記直列接続された全ての
   ＭＯＳ）ランジスタとのコンダクタンスの値の比を異な
   らせことを特徴とするフィードバック型２ｎ進カウンタ
   。