JPH0797613B2 - Ｉｃパッケージ - Google Patents
ＩｃパッケージInfo
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- JPH0797613B2 JPH0797613B2 JP3121711A JP12171191A JPH0797613B2 JP H0797613 B2 JPH0797613 B2 JP H0797613B2 JP 3121711 A JP3121711 A JP 3121711A JP 12171191 A JP12171191 A JP 12171191A JP H0797613 B2 JPH0797613 B2 JP H0797613B2
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- plane
- signal
- dielectric
- package
- ground
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
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- H01L23/64—Impedance arrangements
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1903—Structure including wave guides
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- Engineering & Computer Science (AREA)
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- Structure Of Printed Boards (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Waveguides (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、３つの積層誘電板と、
扁平な導電構造体とを有するＩＣパッケージであって、
前記導電構造体は誘電板に被覆されており、かつ信号平
面およびアース平面を形成し、前記信号平面は前記誘電
板のうちの２つの誘電板の間にあり、当該２つの誘電板
は前記信号平面の反対側にアース平面を有し、信号平面
にある信号線路は、トリプレート線路として構成されて
おり、さらに給電電圧平面と集積抵抗を有し、前記給電
電圧平面は、前記信号平面と前記アース平面の１つとの
間に配置されており、前記集積抵抗は、前記信号平面に
配置されており、かつ信号線路の終端部における反射を
無くすためのものであるＩＣパッケージに関する。
扁平な導電構造体とを有するＩＣパッケージであって、
前記導電構造体は誘電板に被覆されており、かつ信号平
面およびアース平面を形成し、前記信号平面は前記誘電
板のうちの２つの誘電板の間にあり、当該２つの誘電板
は前記信号平面の反対側にアース平面を有し、信号平面
にある信号線路は、トリプレート線路として構成されて
おり、さらに給電電圧平面と集積抵抗を有し、前記給電
電圧平面は、前記信号平面と前記アース平面の１つとの
間に配置されており、前記集積抵抗は、前記信号平面に
配置されており、かつ信号線路の終端部における反射を
無くすためのものであるＩＣパッケージに関する。
【０００２】
【従来の技術】ここで前記トリプレート線路とは、信号
線路が誘電体に埋め込まれるか、または２つの誘電板の
間に配置されており、この誘電体または誘電板の外側に
はアース平面が配置されている形式の線路をいう。
線路が誘電体に埋め込まれるか、または２つの誘電板の
間に配置されており、この誘電体または誘電板の外側に
はアース平面が配置されている形式の線路をいう。
【０００３】このような種類のパッケージは例えば、刊
行物“Ｍｕｌｔｉｌａｙｅｒ Ｃｅｒａｍｉｃ Ｄｅｓ
ｉｇｎ Ｍａｎｕａｌ”Ｔｒｉ Ｑｕｉｎｔ，Ｓｅｍｉ
ｃｏｎｄａｃｔｏｒ，Ｉｎｃ．１９８９，Ｒｅｖｉｓｉ
ｏｎｌ．０、１〜１１頁、Ａｐｐｅｎｄｉｘ Ａ，Ｂか
ら公知である。
行物“Ｍｕｌｔｉｌａｙｅｒ Ｃｅｒａｍｉｃ Ｄｅｓ
ｉｇｎ Ｍａｎｕａｌ”Ｔｒｉ Ｑｕｉｎｔ，Ｓｅｍｉ
ｃｏｎｄａｃｔｏｒ，Ｉｎｃ．１９８９，Ｒｅｖｉｓｉ
ｏｎｌ．０、１〜１１頁、Ａｐｐｅｎｄｉｘ Ａ，Ｂか
ら公知である。
【０００４】Ｒｅｎｍｕｔ Ｋ．Ｈｏｆｆｍａｎｎ著の
“Ｉｎｔｅｇｒｉｅｒｔｅ Ｍｉｋｒｏｗｅｌｌｅｎｓ
ｈａｌｔｕｎｇｅｎ”Ｓｐｒｉｎｇｅｒ出版、ベルリ
ン、ニューヨーク、東京、１９８３年の９５頁には、結
合マイクロストリップ線路が記載されている。後で図１
および図２に基づき、ＩＣパッケージに対する重要な観
点をもう一度詳細に説明する。
“Ｉｎｔｅｇｒｉｅｒｔｅ Ｍｉｋｒｏｗｅｌｌｅｎｓ
ｈａｌｔｕｎｇｅｎ”Ｓｐｒｉｎｇｅｒ出版、ベルリ
ン、ニューヨーク、東京、１９８３年の９５頁には、結
合マイクロストリップ線路が記載されている。後で図１
および図２に基づき、ＩＣパッケージに対する重要な観
点をもう一度詳細に説明する。
【０００５】ＩＣパッケージは以下の特別な要求を満た
さなければならない。すなわち、信号線路を減結合（絶
縁）し、高インピーダンスでミスマッチングしたＩＣ入
力側においても反射減衰度を高くし、さらに直流電圧供
給部の負荷ピークが良好に平滑化されるようにしなけれ
ならない。
さなければならない。すなわち、信号線路を減結合（絶
縁）し、高インピーダンスでミスマッチングしたＩＣ入
力側においても反射減衰度を高くし、さらに直流電圧供
給部の負荷ピークが良好に平滑化されるようにしなけれ
ならない。
【０００６】従来のＩＣパッケージは線路形式（図１参
照）として一般的に、誘電性カバー付きまたはカバー無
しのマイクロストリップ線路が使用される。この線路形
式では、多くの適用例において、例えば信号のレベルが
大きく異なる場合（ＥＣＬレベル、ＴＴＬレベルおよび
ＣＭＯＳレベルが混合して使用される場合）およびスイ
ッチングエッジが急峻な場合において、隣接する線路の
相互の減結合が十分でない。
照）として一般的に、誘電性カバー付きまたはカバー無
しのマイクロストリップ線路が使用される。この線路形
式では、多くの適用例において、例えば信号のレベルが
大きく異なる場合（ＥＣＬレベル、ＴＴＬレベルおよび
ＣＭＯＳレベルが混合して使用される場合）およびスイ
ッチングエッジが急峻な場合において、隣接する線路の
相互の減結合が十分でない。
【０００７】減結合を改善するために、例えば１つおき
または２つおきに線路を信号線路として使用しその間の
線路をアースに接続する。しかしこの方法は格段の効果
をもたらさない。
または２つおきに線路を信号線路として使用しその間の
線路をアースに接続する。しかしこの方法は格段の効果
をもたらさない。
【０００８】反射減衰度を高めるためには、外部の補償
手段を配線基板に設けなければならない。
手段を配線基板に設けなければならない。
【０００９】多くの適用例では、負荷ピークの平滑化の
問題を阻止コンデンサにより解決する。この阻止コンデ
ンサはＩＣパッケージまたは外部の配線基板に収容され
る。しかし障害となる負荷を他の箇所に移すためにはＩ
Ｃレイアウトの変更が必要となり得る。
問題を阻止コンデンサにより解決する。この阻止コンデ
ンサはＩＣパッケージまたは外部の配線基板に収容され
る。しかし障害となる負荷を他の箇所に移すためにはＩ
Ｃレイアウトの変更が必要となり得る。
【００１０】
【発明が解決しようとする課題】本発明の課題は、信号
平面、供給電圧平面およびアース平面を有するＩＣパッ
ケージにおいて、信号線路での高い減衰度、また高イン
ピーダンスでミスマッチングしたＩＣ入力側での高い反
射減衰度および直流電圧供給部の負荷ピークの良好な平
滑化が保証されるように構成することである。
平面、供給電圧平面およびアース平面を有するＩＣパッ
ケージにおいて、信号線路での高い減衰度、また高イン
ピーダンスでミスマッチングしたＩＣ入力側での高い反
射減衰度および直流電圧供給部の負荷ピークの良好な平
滑化が保証されるように構成することである。
【００１１】
【課題を解決するための手段】上記課題は本発明の、給
電電圧平面の両側には誘電材料から成る被覆部が設けら
れており、当該被覆部は、前記アース平面のうちの２つ
アース平面の間に配置されており、該被覆部によって、
前記給電電圧平面はこれを取り囲む前記アース平面から
絶縁されており、当該被覆部の材料と厚さは、直流電圧
給電部の負荷ピークを平滑するのに十分な単位面積当た
りの容量を有するよう選定されているＩＣパッケージに
よって解決される。
電電圧平面の両側には誘電材料から成る被覆部が設けら
れており、当該被覆部は、前記アース平面のうちの２つ
アース平面の間に配置されており、該被覆部によって、
前記給電電圧平面はこれを取り囲む前記アース平面から
絶縁されており、当該被覆部の材料と厚さは、直流電圧
給電部の負荷ピークを平滑するのに十分な単位面積当た
りの容量を有するよう選定されているＩＣパッケージに
よって解決される。
【００１２】
【実施例】以下本発明を、実施例に基づき詳細に説明す
る。
る。
【００１３】図１はマイクロストリップ線路を示し、図
２は冒頭に述べた刊行物“マイクロ波回路”、９５頁に
よる誘電性カバー付きマイクロストリップ線路を示す。
ストリップ導体はＳで、誘電体はＤで、アースはＭで示
されている。
２は冒頭に述べた刊行物“マイクロ波回路”、９５頁に
よる誘電性カバー付きマイクロストリップ線路を示す。
ストリップ導体はＳで、誘電体はＤで、アースはＭで示
されている。
【００１４】本発明のＩＣパッケージを説明するため
に、図３は重要部の構造を示す。図４から図６は個々の
金属被覆面の典型的構造を示し、図７は垂直方向の接続
技術を説明するための断面図を示す。本発明によるＩＣ
パッケージは、例えばＡｌ２Ｏ３セラミック製の３つの
被覆誘電板１ａ，１ｂ，１ｃからなる。Ａｌ２Ｏ３セラ
ミックは、ろう付けまたは接着により、外部に対して気
密に相互に結合される。誘電板を通る電気接続は金属貫
通接触接続部を介して行われる。種々の金属化面はその
実質的機能に従い区別され、信号平面（図５）、供給電
圧平面（図６）およびアース平面５ａ（図４）、５ｂ，
５ｃとして示されている。金属化は例えばスクリーン捺
染法または真空被着により行われる。金属化部ＵとＶに
印加される供給電圧は、アース平面から誘電被覆部（例
えば誘電体プリントまたは真空被着法）によって絶縁さ
れる。アース平面５ｂを通り供給電圧金属化部に至る接
続は構造体１０を介して行われる。この構造体１０はク
レータ状に窪んでいる。アース平面５ｃへのアース平面
５ｂの接続は、なだらかな傾斜を有する金属化部１１に
より行われる（図７参照）。
に、図３は重要部の構造を示す。図４から図６は個々の
金属被覆面の典型的構造を示し、図７は垂直方向の接続
技術を説明するための断面図を示す。本発明によるＩＣ
パッケージは、例えばＡｌ２Ｏ３セラミック製の３つの
被覆誘電板１ａ，１ｂ，１ｃからなる。Ａｌ２Ｏ３セラ
ミックは、ろう付けまたは接着により、外部に対して気
密に相互に結合される。誘電板を通る電気接続は金属貫
通接触接続部を介して行われる。種々の金属化面はその
実質的機能に従い区別され、信号平面（図５）、供給電
圧平面（図６）およびアース平面５ａ（図４）、５ｂ，
５ｃとして示されている。金属化は例えばスクリーン捺
染法または真空被着により行われる。金属化部ＵとＶに
印加される供給電圧は、アース平面から誘電被覆部（例
えば誘電体プリントまたは真空被着法）によって絶縁さ
れる。アース平面５ｂを通り供給電圧金属化部に至る接
続は構造体１０を介して行われる。この構造体１０はク
レータ状に窪んでいる。アース平面５ｃへのアース平面
５ｂの接続は、なだらかな傾斜を有する金属化部１１に
より行われる（図７参照）。
【００１５】図４、図５および図６には金属化面が斜め
のハッチングにより示されている。小さな円形は金属化
貫通接触接続部を表す。図５および図６にはさらにＵと
Ｖにより金属化部が示されている。これらの金属化部に
は供給電圧が印加される。
のハッチングにより示されている。小さな円形は金属化
貫通接触接続部を表す。図５および図６にはさらにＵと
Ｖにより金属化部が示されている。これらの金属化部に
は供給電圧が印加される。
【００１６】ＩＣはその下面を以てパッケージ内部空間
のアース平面５ｃ上に配置される。信号線路、供給線路
およびアースＭとのＩＣ上側での接続はボンディングを
介して行われる。このボンディングを行うために、ＩＣ
パッケージには接続領域が信号平面３および供給電圧平
面４に設けられている。ボンドワイヤーを介したアース
接続を可能にするために、アースＭは種々の箇所にてア
ース平面５ｂから、信号平面の接続領域の金属貫通接触
接続部を介して端子７に接続される。この端子７は信号
線路を集積接続抵抗８を介してアースＭに接続するため
にも用いられる。
のアース平面５ｃ上に配置される。信号線路、供給線路
およびアースＭとのＩＣ上側での接続はボンディングを
介して行われる。このボンディングを行うために、ＩＣ
パッケージには接続領域が信号平面３および供給電圧平
面４に設けられている。ボンドワイヤーを介したアース
接続を可能にするために、アースＭは種々の箇所にてア
ース平面５ｂから、信号平面の接続領域の金属貫通接触
接続部を介して端子７に接続される。この端子７は信号
線路を集積接続抵抗８を介してアースＭに接続するため
にも用いられる。
【００１７】図７にはその他の図面と同じ参照番号で、
同じ作用を有する部材が示されている。斜めのハッチン
グにより誘電性板が、細いハッチングにより誘電性被覆
部が示されている。さらに斜めにハッチングされた面は
はんだを表す。図７は垂直方向の電気接続を行うための
ＩＣパッケージの断面図である。供給電圧平面４（図６
も参照）は誘電性材料による被覆部によって２つのアー
ス平面５ｂ，５ｃから絶縁される。これは例えばデュポ
ン社の誘電ペーストＱＰ４４５（誘電率εｒ＝
６．．．．８）によるプリントによって形成される。こ
の材料は市場に流通しており、デュポン社のカタログに
記載されている。
同じ作用を有する部材が示されている。斜めのハッチン
グにより誘電性板が、細いハッチングにより誘電性被覆
部が示されている。さらに斜めにハッチングされた面は
はんだを表す。図７は垂直方向の電気接続を行うための
ＩＣパッケージの断面図である。供給電圧平面４（図６
も参照）は誘電性材料による被覆部によって２つのアー
ス平面５ｂ，５ｃから絶縁される。これは例えばデュポ
ン社の誘電ペーストＱＰ４４５（誘電率εｒ＝
６．．．．８）によるプリントによって形成される。こ
の材料は市場に流通しており、デュポン社のカタログに
記載されている。
【００１８】ＩＣパッケージの外部端子Ｑは上側アース
平面５ａに配置される。配線基板への接続は例えば金属
テープを介して行うことができる。この金属テープは金
属くも状体の形でＩＣパッケージに共通にろう付けされ
る。ＩＣパッケージは金属または誘電性カバーにより気
密に閉鎖される。この被覆部は誘電性カバー（例えばセ
ラミックキャップ）の使用により偏平に上側板１ａ全体
に亙り構成される。その際、金属くも状体に対する接続
領域は自由に保持されなければならない。
平面５ａに配置される。配線基板への接続は例えば金属
テープを介して行うことができる。この金属テープは金
属くも状体の形でＩＣパッケージに共通にろう付けされ
る。ＩＣパッケージは金属または誘電性カバーにより気
密に閉鎖される。この被覆部は誘電性カバー（例えばセ
ラミックキャップ）の使用により偏平に上側板１ａ全体
に亙り構成される。その際、金属くも状体に対する接続
領域は自由に保持されなければならない。
【００１９】それ自体公知のトリプレート線路の構成は
図８にさらに明らかに示されている。
図８にさらに明らかに示されている。
【００２０】テープ導体Ｓは誘電体Ｄに埋め込まれてお
り、２つのアース平面Ｍが誘電体Ｄの上側と下側に配置
されている。
り、２つのアース平面Ｍが誘電体Ｄの上側と下側に配置
されている。
【００２１】図９には、値ｓ＝０とｓ＝１ｍｍとの間の
結合線路の結合係数ｋが例として示されている。個々の
数値も共に記入されている。結合係数ｋは（Ｚ
Ｌ．ｅｖｅｎ−ＺＬ．ｏｄｄ）／（ＺＬ．ｅｖｅｎ＋Ｚ
Ｌ．ｏｄｄ）として定義される。曲線ａは均質な誘電体
における結合マイクロストリップ線路に対する結果を示
し、曲線ｂは結合トリプレート線路に対する結果を示
す。これら曲線は共に記入された値εｒ＝９．８、ｈ＝
０．３８１ｍｍ，ｗｍ＝０．２１ｍｍ，ｗｔ＝０．１３
ｍｍに対してあてはまる。
結合線路の結合係数ｋが例として示されている。個々の
数値も共に記入されている。結合係数ｋは（Ｚ
Ｌ．ｅｖｅｎ−ＺＬ．ｏｄｄ）／（ＺＬ．ｅｖｅｎ＋Ｚ
Ｌ．ｏｄｄ）として定義される。曲線ａは均質な誘電体
における結合マイクロストリップ線路に対する結果を示
し、曲線ｂは結合トリプレート線路に対する結果を示
す。これら曲線は共に記入された値εｒ＝９．８、ｈ＝
０．３８１ｍｍ，ｗｍ＝０．２１ｍｍ，ｗｔ＝０．１３
ｍｍに対してあてはまる。
【００２２】信号線路はトリプレート線路として図８に
相応して構成される。この線路形式の２つのアース平面
は規則的な接続により金属貫通接触接続部を介して共通
の電位に保持される。この線路形式は比較的に高い減結
合を可能にする。
相応して構成される。この線路形式の２つのアース平面
は規則的な接続により金属貫通接触接続部を介して共通
の電位に保持される。この線路形式は比較的に高い減結
合を可能にする。
【００２３】図９は簡単なモデルに即した比較におい
て、均質誘電体中の結合マイクロストリップ線路に対し
て算出した結合係数と、結合トリプレート線路に対して
算出した結合係数とを対照して示す。線路幅はそれぞれ
次のように選定されている。すなわち、減結合、つまり
非常に大きな空隙幅ｓ→∞に対するインピーダンスが５
０Ωであるように選定されている。これはｓ／ｗ≫１と
同じ意味である。
て、均質誘電体中の結合マイクロストリップ線路に対し
て算出した結合係数と、結合トリプレート線路に対して
算出した結合係数とを対照して示す。線路幅はそれぞれ
次のように選定されている。すなわち、減結合、つまり
非常に大きな空隙幅ｓ→∞に対するインピーダンスが５
０Ωであるように選定されている。これはｓ／ｗ≫１と
同じ意味である。
【００２４】信号線路はマッチングに必要な所定の特性
インピーダンス（例えばＺＬ＝５０Ω）によりＩＣパッ
ケージを通って案内される。高インピーダンスでのミス
マッチングＩＣ入力側を惹起するような信号線路は集積
抵抗８によりマッチングされアースに接続される。
インピーダンス（例えばＺＬ＝５０Ω）によりＩＣパッ
ケージを通って案内される。高インピーダンスでのミス
マッチングＩＣ入力側を惹起するような信号線路は集積
抵抗８によりマッチングされアースに接続される。
【００２５】そのためにアースは種々の箇所で金属貫通
接触接続部を介してアース平面５ｂから信号平面３に引
き込まれる。
接触接続部を介してアース平面５ｂから信号平面３に引
き込まれる。
【００２６】集積内部抵抗８は例えば厚膜技術により被
覆される。並列の集積終端抵抗を必要とするＩＣ端子の
変形実施例では、抵抗プリントのマスクを変更するだけ
で良い。
覆される。並列の集積終端抵抗を必要とするＩＣ端子の
変形実施例では、抵抗プリントのマスクを変更するだけ
で良い。
【００２７】供給電圧平面４（図６参照）は、誘電材料
６ａ，６ｂの被覆部、例えばデュポン社の誘電ペースト
ＱＰ４４５（誘電率εｒ＝６．．．．８）のプリントに
より２つの周囲のアース平面５ｂ，５ｃから絶縁され
る。それにより直流電圧供給部は高容量性かつ低誘電性
となる。高周波の負荷ピークは、局地的容量がＩＣへの
端子の直接領域においても非常に高いため良好に平滑化
される。アース平面５ｂを通る供給電圧金属化部への接
続はクレータ状に窪んだ構造体１０を介して行われ、ア
ース平面５ｂのアース平面５ｃへの接続は図７にしめす
ようになだらかな傾斜を有する金属化部１１により行わ
れる。
６ａ，６ｂの被覆部、例えばデュポン社の誘電ペースト
ＱＰ４４５（誘電率εｒ＝６．．．．８）のプリントに
より２つの周囲のアース平面５ｂ，５ｃから絶縁され
る。それにより直流電圧供給部は高容量性かつ低誘電性
となる。高周波の負荷ピークは、局地的容量がＩＣへの
端子の直接領域においても非常に高いため良好に平滑化
される。アース平面５ｂを通る供給電圧金属化部への接
続はクレータ状に窪んだ構造体１０を介して行われ、ア
ース平面５ｂのアース平面５ｃへの接続は図７にしめす
ようになだらかな傾斜を有する金属化部１１により行わ
れる。
【００２８】
【発明の効果】本発明により、信号平面、供給電圧平面
およびアース平面を有するＩＣパッケージにおいて、信
号線路の高い減衰度、また高インピーダンスでミスマッ
チングしたＩＣ入力側での高い反射減衰度および直流電
圧供給部の負荷ピークの良好な平滑化が補償される。
およびアース平面を有するＩＣパッケージにおいて、信
号線路の高い減衰度、また高インピーダンスでミスマッ
チングしたＩＣ入力側での高い反射減衰度および直流電
圧供給部の負荷ピークの良好な平滑化が補償される。
【図１】マイクロストリップ線路を表わす図である。
【図２】誘電カバー付きマイクロストリップ線路を表わ
す図である。
す図である。
【図３】カバー無しのＩＣパッケージの実施例を表わす
図である。
図である。
【図４】アース平面５ａに対する実施例を表わす図であ
る。斜めのハッチングは金属化面を表わし、小さい円形
は金属化面の金属化貫通接触接続部の個所を表わす。
る。斜めのハッチングは金属化面を表わし、小さい円形
は金属化面の金属化貫通接触接続部の個所を表わす。
【図５】信号平面３を表わす図である。斜めのハッチン
グは金属化面を表わす。
グは金属化面を表わす。
【図６】供給電圧平面４を表わす図である。斜めのハッ
チングは金属化面を表わす。
チングは金属化面を表わす。
【図７】垂直方向の電気接続部を示すためのＩＣパッケ
ージの断面図である。金属化部（細いハッチング）、誘
電性板（太いハッチング）、誘電性被覆部（細いハッチ
ング）が示されている。
ージの断面図である。金属化部（細いハッチング）、誘
電性板（太いハッチング）、誘電性被覆部（細いハッチ
ング）が示されている。
【図８】それ自体公知のトリプレート線路を示す図であ
る。ここではストリップ線路Ｓが誘電体Ｄに埋め込まれ
ており、２つのアース平面Ｍが配置されている。
る。ここではストリップ線路Ｓが誘電体Ｄに埋め込まれ
ており、２つのアース平面Ｍが配置されている。
【図９】結合係数ｋ＝（ＺＬ．ｅｘｅｎ−
ＺＬ．ｏｄｄ）／（ＺＬ．ｅｖｅｎ＋ＺＬ．ｏｄｄ）を
線路間隔ｓの関数で表わす線図である。曲線ａは均質誘
電体での結合マイクロストリップ線路に対する特性を示
し、曲線ｂは結合トリプレート線路に対する特性を示
す。
ＺＬ．ｏｄｄ）／（ＺＬ．ｅｖｅｎ＋ＺＬ．ｏｄｄ）を
線路間隔ｓの関数で表わす線図である。曲線ａは均質誘
電体での結合マイクロストリップ線路に対する特性を示
し、曲線ｂは結合トリプレート線路に対する特性を示
す。
１ａ，１ｂ，１ｃ 誘電板 ２ 貫通接触接続部 ３ 信号平面 ４ 供給電圧平面 ５ａ，５ｂ，５ｃ アース平面 ６ａ，６ｂ 誘電性被覆部 ７ 端子 ８ 集積抵抗 ９ 外部端子 １０ 構造体 １１ 金属化部 Ｕ，Ｖ 周囲接続部 ＭＳＤＭ トリプレート線路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−128602（ＪＰ，Ａ) 特開 昭59−165439（ＪＰ，Ａ) 特開 昭52−54963（ＪＰ，Ａ) 実開 平２−95907（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】 ３つの積層誘電板（１ａ，１ｂ，１ｃ）
と、扁平な導電構造体（３，５ａ，５ｂ，５ｃ）とを有
するＩＣパッケージであって、 前記導電構造体は誘電板に被覆されており、かつ信号平
面（３）およびアース平面（５ａ，５ｂ，５ｃ）を形成
し、 前記信号平面（３）は前記誘電板のうちの２つの誘電板
（１ａ，１ｂ）の間にあり、 当該２つの誘電板（１ａ，１ｂ）は前記信号平面（３）
の反対側にアース平面（５ａ，５ｂ）を有し、 信号平面（３）にある信号線路は、トリプレート線路と
して構成されており、 さらに給電電圧平面（４）と集積抵抗（８）を有し、 前記給電電圧平面（４）は、前記信号平面（３）と前記
アース平面の１つ（５ｂ）との間に配置されており、 前記集積抵抗（８）は、前記信号平面（３）に配置され
ており、かつ信号線路の終端部における反射を無くすた
めのものであるＩＣパッケージにおいて、 前記給電電圧平面（４）の両側には誘電材料から成る被
覆部（６ａ，６ｂ）が設けられており、 当該被覆部（６ａ，６ｂ）は、前記アース平面のうちの
２つアース平面（５ｂ，５ｃ）の問に配置されており、 該被覆部（６ａ，６ｂ）によって、前記給電電圧平面
（４）はこれを取り囲む前記アース平面（５ｂ，５ｃ）
から絶縁されており、 当該被覆部（６ａ，６ｂ）の材料と厚さは、直流電圧給
電部の負荷ピークを平滑するのに十分な単位面積当たり
の容量を有するよう選定されている ことを特徴とするＩ
Ｃパッケージ。 - 【請求項２】 Ａｌ２Ｏ３セラミック上で標準被膜技術
が固体プレートの形態で用いられている請求項１記載の
ＩＣパッケージ。 - 【請求項３】 誘電板（１ａ，１ｂ）を通る電気接続は
貫通接触接続部（２）を介して行われ、該貫通接触接続
部は誘電性被覆部により気密に密閉されている請求項１
または２記載のＩＣパッケージ。 - 【請求項４】供給電圧部は別個に延在する２つの金属化
部（Ｕ，Ｖ）を有し、一方の金属化部（Ｕ）は前記供給
電圧平面（４）に配置され、他方の金属化部（Ｖ）は信
号平面（３）に配置されている請求項１から３までのい
ずれか１記載のＩＣパッケージ。
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| US5338970A (en) * | 1993-03-24 | 1994-08-16 | Intergraph Corporation | Multi-layered integrated circuit package with improved high frequency performance |
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| JP3287673B2 (ja) * | 1993-11-30 | 2002-06-04 | 富士通株式会社 | 半導体装置 |
| US5641988A (en) * | 1993-12-22 | 1997-06-24 | Vlsi Technology, Inc. | Multi-layered, integrated circuit package having reduced parasitic noise characteristics |
| US5543657A (en) * | 1994-10-07 | 1996-08-06 | International Business Machines Corporation | Single layer leadframe design with groundplane capability |
| US5701032A (en) * | 1994-10-17 | 1997-12-23 | W. L. Gore & Associates, Inc. | Integrated circuit package |
| US5525834A (en) * | 1994-10-17 | 1996-06-11 | W. L. Gore & Associates, Inc. | Integrated circuit package |
| US5581122A (en) * | 1994-10-25 | 1996-12-03 | Industrial Technology Research Institute | Packaging assembly with consolidated common voltage connections for integrated circuits |
| KR100275414B1 (ko) * | 1995-01-10 | 2001-01-15 | 가나이 쓰도무 | 저emi전자기기, 저emi회로기판 및 그 제조방법 |
| US5672909A (en) * | 1995-02-07 | 1997-09-30 | Amkor Electronics, Inc. | Interdigitated wirebond programmable fixed voltage planes |
| US5541565A (en) * | 1995-05-22 | 1996-07-30 | Trw Inc. | High frequency microelectronic circuit enclosure |
| FR2747235B1 (fr) * | 1996-04-03 | 1998-07-10 | Bull Sa | Boitier de circuit integre |
| US6031283A (en) * | 1996-09-09 | 2000-02-29 | Intel Corporation | Integrated circuit package |
| KR100677005B1 (ko) * | 1996-10-31 | 2007-01-31 | 라미나 세라믹스, 인크. | 전자 집적 회로 |
| US7336468B2 (en) | 1997-04-08 | 2008-02-26 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
| US7321485B2 (en) | 1997-04-08 | 2008-01-22 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
| US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
| GB2324649A (en) * | 1997-04-16 | 1998-10-28 | Ibm | Shielded semiconductor package |
| US6121679A (en) * | 1998-03-10 | 2000-09-19 | Luvara; John J. | Structure for printed circuit design |
| US6310303B1 (en) | 1998-03-10 | 2001-10-30 | John J. Luvara | Structure for printed circuit design |
| JP3698896B2 (ja) * | 1998-07-29 | 2005-09-21 | 株式会社日立製作所 | 給電系インピーダンス低減方法および回路基板ならびに電子機器 |
| US6265952B1 (en) * | 1998-08-05 | 2001-07-24 | Pulse Research Labs | Adapter for surface mounted devices |
| US6407652B1 (en) | 1998-11-19 | 2002-06-18 | Pulse Research Lab | Adapters for RF connectors |
| GB2358957B (en) | 1999-10-27 | 2004-06-23 | Ibm | Ball grid array module |
| EP1113497A3 (en) * | 1999-12-29 | 2006-01-25 | Texas Instruments Incorporated | Semiconductor package with conductor impedance selected during assembly |
| US7038305B1 (en) | 2003-07-15 | 2006-05-02 | Altera Corp. | Package for integrated circuit die |
| KR20070107747A (ko) | 2005-03-01 | 2007-11-07 | 엑스2와이 어테뉴에이터스, 엘.엘.씨 | 공통평면의 도전체를 갖는 조절기 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4561006A (en) * | 1982-07-06 | 1985-12-24 | Sperry Corporation | Integrated circuit package with integral heating circuit |
| US4551747A (en) * | 1982-10-05 | 1985-11-05 | Mayo Foundation | Leadless chip carrier apparatus providing for a transmission line environment and improved heat dissipation |
| US4551746A (en) * | 1982-10-05 | 1985-11-05 | Mayo Foundation | Leadless chip carrier apparatus providing an improved transmission line environment and improved heat dissipation |
| US4667219A (en) * | 1984-04-27 | 1987-05-19 | Trilogy Computer Development Partners, Ltd. | Semiconductor chip interface |
| US4667220A (en) * | 1984-04-27 | 1987-05-19 | Trilogy Computer Development Partners, Ltd. | Semiconductor chip module interconnection system |
| US4739448A (en) * | 1984-06-25 | 1988-04-19 | Magnavox Government And Industrial Electronics Company | Microwave multiport multilayered integrated circuit chip carrier |
| JPS61239649A (ja) * | 1985-04-13 | 1986-10-24 | Fujitsu Ltd | 高速集積回路パツケ−ジ |
| JPH0793392B2 (ja) * | 1986-10-25 | 1995-10-09 | 新光電気工業株式会社 | 超高周波素子用パツケ−ジ |
| KR900008995B1 (ko) * | 1986-12-19 | 1990-12-17 | 페어차일드 세미콘덕터 코포레이션 | 고주파 반도체 소자용 세라믹 패키지 |
| JPH088321B2 (ja) * | 1987-01-19 | 1996-01-29 | 住友電気工業株式会社 | 集積回路パツケ−ジ |
| JPS63245952A (ja) * | 1987-04-01 | 1988-10-13 | Hitachi Ltd | マルチチップモジュ−ル構造体 |
| JPS63258046A (ja) * | 1987-04-15 | 1988-10-25 | Toshiba Corp | 半導体集積回路装置 |
| US4922325A (en) * | 1987-10-02 | 1990-05-01 | American Telephone And Telegraph Company | Multilayer ceramic package with high frequency connections |
| US5063432A (en) * | 1989-05-22 | 1991-11-05 | Advanced Micro Devices, Inc. | Integrated circuit lead assembly structure with first and second lead patterns spaced apart in parallel planes with a part of each lead in one lead pattern perpendicular to a part of each lead in the other lead pattern |
| US4965702A (en) * | 1989-06-19 | 1990-10-23 | E. I. Du Pont De Nemours And Company | Chip carrier package and method of manufacture |
| US5006820A (en) * | 1989-07-03 | 1991-04-09 | Motorola, Inc. | Low reflection input configuration for integrated circuit packages |
-
1991
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