JPH05167218A - 電力増幅器の実装構造 - Google Patents
電力増幅器の実装構造Info
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract
(57)【要約】
【目的】 多層基板を用いて電力増幅器を小型化する。
【構成】 高耐熱のガラスエポキシで構成された基板１
は第１層の導体パターン２、第２層の導体パターン３、
第３層の導体パターン４、第４層の導体パターン５及び
第１層の導体パターン２と第３層の導体パターン４を接
続するスルーホール６を備えている。第４層の導体パタ
ーン５は厚さ１００μｍ程度の銅箔で構成されており、
電気的なグランド部材、高出力ＧａＡｓＦＥＴ８の取付
部材及びその放熱部材として機能する。そして、基板１
に形成した座ぐり穴７にベアチップの高出力ＧａＡｓＦ
ＥＴ８を埋め込み、第４層の導体パターン５にダイボン
ディングにより接着する。また、リード端子１２が第１
層の導体パターン２上に載るようにバリコン１１を座ぐ
り穴７の上に配置し、はんだ付けする。
は第１層の導体パターン２、第２層の導体パターン３、
第３層の導体パターン４、第４層の導体パターン５及び
第１層の導体パターン２と第３層の導体パターン４を接
続するスルーホール６を備えている。第４層の導体パタ
ーン５は厚さ１００μｍ程度の銅箔で構成されており、
電気的なグランド部材、高出力ＧａＡｓＦＥＴ８の取付
部材及びその放熱部材として機能する。そして、基板１
に形成した座ぐり穴７にベアチップの高出力ＧａＡｓＦ
ＥＴ８を埋め込み、第４層の導体パターン５にダイボン
ディングにより接着する。また、リード端子１２が第１
層の導体パターン２上に載るようにバリコン１１を座ぐ
り穴７の上に配置し、はんだ付けする。
Description
【０００１】
【産業上の利用分野】本発明は、自動車電話や携帯電話
等の小型電話装置に用いる電力増幅器の実装構造に関す
るものである。
等の小型電話装置に用いる電力増幅器の実装構造に関す
るものである。
【０００２】
【従来の技術】従来、この種の電力増幅器は、例えば、
「沖研究開発Ｖｏｌ５８，Ｎｏ１，Ｐ．９７−９８，
『８００ＭＨｚ帯ＧａＡｓＦＥＴ小型・高効率電力増幅
器』」に開示されたものがあった。図２は前記従来の電
力増幅器の回路図、また図３はその平面図である。
「沖研究開発Ｖｏｌ５８，Ｎｏ１，Ｐ．９７−９８，
『８００ＭＨｚ帯ＧａＡｓＦＥＴ小型・高効率電力増幅
器』」に開示されたものがあった。図２は前記従来の電
力増幅器の回路図、また図３はその平面図である。
【０００３】図２及び図３において、Ａ1 は入力端子、
Ａ3 は第１の駆動電圧Ｖｄ1 が印加される電源端子、Ａ
5 はゲートバイアス電圧Ｖg が印加される電源端子、Ａ
6 は第２の駆動電圧Ｖｄ2 が印加される電源端子、Ａ7
は出力端子である。入力端子Ａ1 には抵抗Ｒ1 、インダ
クタンスＬ1 ，Ｌ2 及びコンデンサＣ1 からなる入力整
合回路が接続され、この入力整合回路は入力端子Ａ1 の
入力インピーダンスを５０Ωに設定するためにＧａＡｓ
ＦＥＴ（以下、ＦＥＴという）Ｕ1 の入力段に設けられ
る。また、この入力整合回路にはＦＥＴＵ1 、コンデン
サＣ 4 、Ｃ5 、インダクタンスＬ4、抵抗Ｒ5 、コンデ
ンサＣ7 からなる段間整合回路が接続される。そして、
電源端子Ａ3 に第１の駆動電圧Ｖｄ1 が印加され、パス
コンデンサＣ3 により高周波をショートさせるととも
に、電源チョークとしてのインダクタンスＬ3 により電
源からのノイズを除去する。このようにして、平滑化さ
れた駆動電圧がＦＥＴＵ1 のドレインに印加される。ま
た、このＦＥＴＵ 1 のソースには並列にパスコンデンサ
Ｃ2 と抵抗Ｒ2 が接続され、ともに接地される。すなわ
ち、抵抗Ｒ2 によってＦＥＴＵ1 のゲート−ソース印加
電圧を決定するセルフバイアス方式を構成している。
Ａ3 は第１の駆動電圧Ｖｄ1 が印加される電源端子、Ａ
5 はゲートバイアス電圧Ｖg が印加される電源端子、Ａ
6 は第２の駆動電圧Ｖｄ2 が印加される電源端子、Ａ7
は出力端子である。入力端子Ａ1 には抵抗Ｒ1 、インダ
クタンスＬ1 ，Ｌ2 及びコンデンサＣ1 からなる入力整
合回路が接続され、この入力整合回路は入力端子Ａ1 の
入力インピーダンスを５０Ωに設定するためにＧａＡｓ
ＦＥＴ（以下、ＦＥＴという）Ｕ1 の入力段に設けられ
る。また、この入力整合回路にはＦＥＴＵ1 、コンデン
サＣ 4 、Ｃ5 、インダクタンスＬ4、抵抗Ｒ5 、コンデ
ンサＣ7 からなる段間整合回路が接続される。そして、
電源端子Ａ3 に第１の駆動電圧Ｖｄ1 が印加され、パス
コンデンサＣ3 により高周波をショートさせるととも
に、電源チョークとしてのインダクタンスＬ3 により電
源からのノイズを除去する。このようにして、平滑化さ
れた駆動電圧がＦＥＴＵ1 のドレインに印加される。ま
た、このＦＥＴＵ 1 のソースには並列にパスコンデンサ
Ｃ2 と抵抗Ｒ2 が接続され、ともに接地される。すなわ
ち、抵抗Ｒ2 によってＦＥＴＵ1 のゲート−ソース印加
電圧を決定するセルフバイアス方式を構成している。
【０００４】一方、ゲートバイアスＶg （−５Ｖ）が印
加される電源端子Ａ5 には高周波をショートさせるパス
コンデンサＣ6 と、抵抗Ｒ3 、抵抗Ｒ4 を介して接地さ
れる回路が接続され、抵抗Ｒ3 と抵抗Ｒ4 によって分圧
された電圧が例えば出力が１．３Ｗの高出力ＧａＡｓＦ
ＥＴ（以下、高出力ＦＥＴという）Ｑ1 のゲートに印加
される。つまり、外部バイアス方式が構成される。ま
た、高出力ＦＥＴＱ1 のゲートには抵抗Ｒ5 とコンデン
サＣ7とが直列に接続されて接地される。つまり、高出
力ＦＥＴＱ1 の入力ダンピング回路が構成され、高出力
ＦＥＴＱ1 の入力を抑圧する。さらに、高出力ＦＥＴＱ
1 にはコンデンサＣ9 、インダクタンスＬ 7 、コンデン
サＣ10、可変コンデンサＣ11、コンデンサＣ12からなる
出力整合回路を設ける。この出力整合回路は、高出力Ｆ
ＥＴＱ1 の出力インピーダンスＺou t から出力端子Ａ7
のインピーダンスが５０Ωになるように整合する。ま
た、電源端子Ａ6 に第２の駆動電圧Ｖｄ2（６±０．６
Ｖ）が印加され、パスコンデンサＣ8 により高周波をシ
ョートさせると共に、電源チョークとしてのインダクタ
ンスＬ6 により電源からのノイズを除去する。このよう
にして、平滑化された駆動電圧が高出力ＦＥＴＱ1 のド
レインに印加される。
加される電源端子Ａ5 には高周波をショートさせるパス
コンデンサＣ6 と、抵抗Ｒ3 、抵抗Ｒ4 を介して接地さ
れる回路が接続され、抵抗Ｒ3 と抵抗Ｒ4 によって分圧
された電圧が例えば出力が１．３Ｗの高出力ＧａＡｓＦ
ＥＴ（以下、高出力ＦＥＴという）Ｑ1 のゲートに印加
される。つまり、外部バイアス方式が構成される。ま
た、高出力ＦＥＴＱ1 のゲートには抵抗Ｒ5 とコンデン
サＣ7とが直列に接続されて接地される。つまり、高出
力ＦＥＴＱ1 の入力ダンピング回路が構成され、高出力
ＦＥＴＱ1 の入力を抑圧する。さらに、高出力ＦＥＴＱ
1 にはコンデンサＣ9 、インダクタンスＬ 7 、コンデン
サＣ10、可変コンデンサＣ11、コンデンサＣ12からなる
出力整合回路を設ける。この出力整合回路は、高出力Ｆ
ＥＴＱ1 の出力インピーダンスＺou t から出力端子Ａ7
のインピーダンスが５０Ωになるように整合する。ま
た、電源端子Ａ6 に第２の駆動電圧Ｖｄ2（６±０．６
Ｖ）が印加され、パスコンデンサＣ8 により高周波をシ
ョートさせると共に、電源チョークとしてのインダクタ
ンスＬ6 により電源からのノイズを除去する。このよう
にして、平滑化された駆動電圧が高出力ＦＥＴＱ1 のド
レインに印加される。
【０００５】なお、抵抗値及びコンデンサの容量は、例
えば、Ｒ1 ，Ｒ5 は１００Ω、Ｒ2 は２０Ω、Ｒ3 は
３．０ｋΩ、Ｒ4 は３．９ｋΩ、Ｃ1 ，Ｃ9 は１．０ｐ
Ｆ、Ｃ 5 は４．０ｐＦ、Ｃ2 〜Ｃ7 は１０００ｐＦ、Ｃ
8 は２２００ｐＦ、Ｃ10は０．７ｐＦ、Ｃ12は３００ｐ
Ｆである。以上のように構成された電力増幅器の回路が
ガラスエポキシ製の実装基板１１上に形成され、さらに
実装基板１１がガラスエポキシ製のメイン基板２１上に
実装されるのであるが、高出力ＦＥＴＱ1 は放熱が必要
であるため、実装基板１１をメイン基板２１に直接実装
することはできない。
えば、Ｒ1 ，Ｒ5 は１００Ω、Ｒ2 は２０Ω、Ｒ3 は
３．０ｋΩ、Ｒ4 は３．９ｋΩ、Ｃ1 ，Ｃ9 は１．０ｐ
Ｆ、Ｃ 5 は４．０ｐＦ、Ｃ2 〜Ｃ7 は１０００ｐＦ、Ｃ
8 は２２００ｐＦ、Ｃ10は０．７ｐＦ、Ｃ12は３００ｐ
Ｆである。以上のように構成された電力増幅器の回路が
ガラスエポキシ製の実装基板１１上に形成され、さらに
実装基板１１がガラスエポキシ製のメイン基板２１上に
実装されるのであるが、高出力ＦＥＴＱ1 は放熱が必要
であるため、実装基板１１をメイン基板２１に直接実装
することはできない。
【０００６】そこで、従来は図４（ａ）の基板断面図、
及び図４（ｂ）の実装構造断面図に示すように、ガラス
エポキシ製の実装基板１１に角穴１２を設け、ＧａＡｓ
−アルミナパッケージ１３に高出力ＦＥＴ１４を搭載
し、厚さ１ｍｍ程度の銅板で構成された放熱板１５に実
装基板１１とともにはんだ付けして実装し、さらに、こ
の実装基板１１をメイン基板２１上に実装していた。
及び図４（ｂ）の実装構造断面図に示すように、ガラス
エポキシ製の実装基板１１に角穴１２を設け、ＧａＡｓ
−アルミナパッケージ１３に高出力ＦＥＴ１４を搭載
し、厚さ１ｍｍ程度の銅板で構成された放熱板１５に実
装基板１１とともにはんだ付けして実装し、さらに、こ
の実装基板１１をメイン基板２１上に実装していた。
【０００７】なお、図４において、１６，１７は例え
ば、厚さが１８μｍの銅箔で構成された導体パターン、
１８はＧａＡｓ−アルミナパッケージ１３のリード端子
である。
ば、厚さが１８μｍの銅箔で構成された導体パターン、
１８はＧａＡｓ−アルミナパッケージ１３のリード端子
である。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成の電力増幅器では抵抗、コンデンサ等の回路素子を全
て実装基板上に配置しているため、小型化に限界があ
り、技術的に満足できるものは得られなかった。本発明
は、以上述べた電力増幅器の小型化の問題点を除去する
ため、多層基板を用いた高密度実装構造により、超小型
の電力増幅器を提供することを目的とする。
成の電力増幅器では抵抗、コンデンサ等の回路素子を全
て実装基板上に配置しているため、小型化に限界があ
り、技術的に満足できるものは得られなかった。本発明
は、以上述べた電力増幅器の小型化の問題点を除去する
ため、多層基板を用いた高密度実装構造により、超小型
の電力増幅器を提供することを目的とする。
【０００９】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、電力増幅器の実装構造において、多層
基板に座ぐり穴を形成してＦＥＴを埋め込み実装し、さ
らにその上に電力増幅器の回路を構成する部品を実装す
るようにしたものである。
めに、本発明は、電力増幅器の実装構造において、多層
基板に座ぐり穴を形成してＦＥＴを埋め込み実装し、さ
らにその上に電力増幅器の回路を構成する部品を実装す
るようにしたものである。
【００１０】
【作用】本発明によれば、以上のように電力増幅器の実
装構造を構成したので、ＦＥＴが多層基板内に埋込ま
れ、電力増幅器の回路を構成する部品がその上に重ねら
れる。したがって、電力増幅器の小型化が実現できる。
装構造を構成したので、ＦＥＴが多層基板内に埋込ま
れ、電力増幅器の回路を構成する部品がその上に重ねら
れる。したがって、電力増幅器の小型化が実現できる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例に係る電
力増幅器の実装構造図であって、（ａ）は基板の断面
図、（ｂ）は実装状態断面図、（ｃ）は実装状態平面図
である。図１（ａ）において、高耐熱のガラスエポキシ
（例えばＢＴレジン）で構成された多層基板１は第１層
の導体パターン２、第２層の導体パターン３、第３層の
導体パターン４、第４層の導体パターン５及び第１層の
導体パターン２と第３層の導体パターン４を接続するス
ルーホール６を備えている。第３層の導体パターン４に
はマイクロストリップライン（インダクタンス）が設定
されている。また、第４層の導体パターン５は厚さ１０
０μｍ程度の銅箔で構成されており、電気的なグランド
部材、高出力ＧａＡｓＦＥＴ８の取付部材及びその放熱
部材として機能する。
ながら詳細に説明する。図１は本発明の実施例に係る電
力増幅器の実装構造図であって、（ａ）は基板の断面
図、（ｂ）は実装状態断面図、（ｃ）は実装状態平面図
である。図１（ａ）において、高耐熱のガラスエポキシ
（例えばＢＴレジン）で構成された多層基板１は第１層
の導体パターン２、第２層の導体パターン３、第３層の
導体パターン４、第４層の導体パターン５及び第１層の
導体パターン２と第３層の導体パターン４を接続するス
ルーホール６を備えている。第３層の導体パターン４に
はマイクロストリップライン（インダクタンス）が設定
されている。また、第４層の導体パターン５は厚さ１０
０μｍ程度の銅箔で構成されており、電気的なグランド
部材、高出力ＧａＡｓＦＥＴ８の取付部材及びその放熱
部材として機能する。
【００１２】以下、図１（ａ）〜（ｃ）を参照しながら
基板１に対する高出力ＧａＡｓＦＥＴ８及びバリコン１
１の実装方法を説明する。まず、多層基板１に座ぐり穴
７を形成して、その中にベアチップの高出力ＧａＡｓＦ
ＥＴ８を埋め込み、第４層の導体パターン５にダイボン
ディングにより接着する。また、回路接続はリード９を
第３層の導体パターン４にワイヤボンディングすること
により行う。そして、高出力ＧａＡｓＦＥＴ８の表面を
樹脂コート１０で固定することにより、高出力ＧａＡｓ
ＦＥＴ８及びワイヤ９の保護を行う。
基板１に対する高出力ＧａＡｓＦＥＴ８及びバリコン１
１の実装方法を説明する。まず、多層基板１に座ぐり穴
７を形成して、その中にベアチップの高出力ＧａＡｓＦ
ＥＴ８を埋め込み、第４層の導体パターン５にダイボン
ディングにより接着する。また、回路接続はリード９を
第３層の導体パターン４にワイヤボンディングすること
により行う。そして、高出力ＧａＡｓＦＥＴ８の表面を
樹脂コート１０で固定することにより、高出力ＧａＡｓ
ＦＥＴ８及びワイヤ９の保護を行う。
【００１３】次に、バリコン１１のリード端子１２が第
１層の導体パターン２上に載るように座ぐり穴７の上に
配置し、はんだにより接続する。以上、本実施例によれ
ば、多層基板１に座ぐり穴７を形成し、そこに高出力Ｇ
ａＡｓＦＥＴ８を埋め込み、その上にバリコン１１を実
装した。また、第３層の導体パターン４にマイクロスト
リップラインを設定した。その結果、従来の１／２の小
型化が可能になった。また、第４層の導体パターン５を
厚い銅箔により構成し、そこに高出力ＧａＡｓＦＥＴ８
を直接ダイボンディングしたので、高出力ＧａＡｓＦＥ
Ｔ８の発生する熱が第４層の導体パターン５に放熱され
る。そのため、放熱板が不要になった。
１層の導体パターン２上に載るように座ぐり穴７の上に
配置し、はんだにより接続する。以上、本実施例によれ
ば、多層基板１に座ぐり穴７を形成し、そこに高出力Ｇ
ａＡｓＦＥＴ８を埋め込み、その上にバリコン１１を実
装した。また、第３層の導体パターン４にマイクロスト
リップラインを設定した。その結果、従来の１／２の小
型化が可能になった。また、第４層の導体パターン５を
厚い銅箔により構成し、そこに高出力ＧａＡｓＦＥＴ８
を直接ダイボンディングしたので、高出力ＧａＡｓＦＥ
Ｔ８の発生する熱が第４層の導体パターン５に放熱され
る。そのため、放熱板が不要になった。
【００１４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００１５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、多層基板に座ぐり穴をあけ、ベアチップのＦＥ
Ｔを搭載し、その上部に電力増幅器の回路を構成する部
品を重ねるので、電力増幅器の大幅な小型化が実現でき
る。マイクロストリップラインによりインダクタンスを
形成することにより、さらに高密度実装が可能になる。
よれば、多層基板に座ぐり穴をあけ、ベアチップのＦＥ
Ｔを搭載し、その上部に電力増幅器の回路を構成する部
品を重ねるので、電力増幅器の大幅な小型化が実現でき
る。マイクロストリップラインによりインダクタンスを
形成することにより、さらに高密度実装が可能になる。
【００１６】また、多層基板の下面に厚い銅箔を設け、
ＦＥＴを直接ダイボンディングするので、ＦＥＴを搭載
するパッケージと放熱板が不要になり、コストダウンが
可能になる。
ＦＥＴを直接ダイボンディングするので、ＦＥＴを搭載
するパッケージと放熱板が不要になり、コストダウンが
可能になる。
【図１】本発明の実施例に係る電力増幅器の実装構造図
である。
である。
【図２】従来の電力増幅器の回路図である。
【図３】従来の電力増幅器の平面図である。
【図４】従来の電力増幅器の実装構造断面図である。
１ 多層基板 ２，３，４，５ 導体パターン ７ 座ぐり穴 ８ 高出力ＧａＡｓＦＥＴ １１ バリコン
Claims (4)
- 【請求項１】 （ａ）穴を形成した多層基板と、 （ｂ）ＦＥＴのベアチップと、 （ｃ）電力増幅器の回路を構成する部品とを備え、 （ｄ）前記穴の中に前記ＦＥＴのベアチップを実装し、
その上部に前記部品を実装することを特徴とする電力増
幅器の実装構造。 - 【請求項２】 電力増幅器の回路を構成する部品がバリ
コンである請求項１記載の電力増幅器の実装構造。 - 【請求項３】 多層基板がマイクロストリップラインを
有する請求項１又は２記載の電力増幅器の実装構造。 - 【請求項４】 多層基板が下面に銅箔を有し、ＦＥＴの
ベアチップを該銅箔上に実装する請求項１、２又は３記
載の電力増幅器の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333406A JPH05167218A (ja) | 1991-12-17 | 1991-12-17 | 電力増幅器の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333406A JPH05167218A (ja) | 1991-12-17 | 1991-12-17 | 電力増幅器の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167218A true JPH05167218A (ja) | 1993-07-02 |
Family
ID=18265758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3333406A Withdrawn JPH05167218A (ja) | 1991-12-17 | 1991-12-17 | 電力増幅器の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167218A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1174454A (ja) * | 1997-06-23 | 1999-03-16 | Asea Brown Boveri Ag | 封じられたサブモジュールを備える電力用半導体モジュール |
| KR100430001B1 (ko) * | 2001-12-18 | 2004-05-03 | 엘지전자 주식회사 | 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법 |
| KR100438612B1 (ko) * | 2001-12-07 | 2004-07-02 | 엘지전자 주식회사 | 유기물질 마스킹을 이용한 다층 인쇄회로기판의제조방법과 그 기판을 이용한 반도체 패키지의 제조방법 |
| KR100534159B1 (ko) * | 1995-06-09 | 2006-01-27 | 마쯔시다덴기산교 가부시키가이샤 | 증폭기 |
-
1991
- 1991-12-17 JP JP3333406A patent/JPH05167218A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100534159B1 (ko) * | 1995-06-09 | 2006-01-27 | 마쯔시다덴기산교 가부시키가이샤 | 증폭기 |
| JPH1174454A (ja) * | 1997-06-23 | 1999-03-16 | Asea Brown Boveri Ag | 封じられたサブモジュールを備える電力用半導体モジュール |
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