JPH0795008A - デシメーション用ディジタルフィルタ回路 - Google Patents
デシメーション用ディジタルフィルタ回路Info
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- JPH0795008A JPH0795008A JP25755393A JP25755393A JPH0795008A JP H0795008 A JPH0795008 A JP H0795008A JP 25755393 A JP25755393 A JP 25755393A JP 25755393 A JP25755393 A JP 25755393A JP H0795008 A JPH0795008 A JP H0795008A
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Abstract
(57)【要約】
【目的】回路規模を大幅に縮小し、ＬＳＩ化においてチ
ップ面積を削減することを可能とするデシメーション用
ディジタルフィルタ回路の提供。 【構成】フィルタ係数を発生するための２進アップダウ
ンカウンタと、入力ビットをシリアルに入力する入力端
子と、２進アップダウンカウンタの出力と入力ビットと
のビット毎の論理積をとるゲート手段と、ゲート手段の
出力を累算するための加算器及びレジスタから成るアキ
ュムレータとを備える。
ップ面積を削減することを可能とするデシメーション用
ディジタルフィルタ回路の提供。 【構成】フィルタ係数を発生するための２進アップダウ
ンカウンタと、入力ビットをシリアルに入力する入力端
子と、２進アップダウンカウンタの出力と入力ビットと
のビット毎の論理積をとるゲート手段と、ゲート手段の
出力を累算するための加算器及びレジスタから成るアキ
ュムレータとを備える。
Description
【０００１】
【産業上の利用分野】本発明は、デシメーション用ディ
ジタルフィルタ回路に関し、特にディジタルフィルタの
回路構成の改良に関する。
ジタルフィルタ回路に関し、特にディジタルフィルタの
回路構成の改良に関する。
【０００２】
【従来の技術】信号処理システム内でサンプリング・レ
ートを降下させるデシメーション用ディジタルフィルタ
の従来の回路構成を図４を参照して以下に説明する。図
４には、入力信号を元のサンプリング周波数の１／１６
の周波数でアンダーサンプルするデシメーション用のデ
ィジタルフィルタの回路構成が示されている。
ートを降下させるデシメーション用ディジタルフィルタ
の従来の回路構成を図４を参照して以下に説明する。図
４には、入力信号を元のサンプリング周波数の１／１６
の周波数でアンダーサンプルするデシメーション用のデ
ィジタルフィルタの回路構成が示されている。
【０００３】図４に示すように、従来のデシメーション
用フィルタは、入力ビット信号を累算するためのアキュ
ムレータ３１０，３１１と、アキュムレータ３１０の出
力を８倍するための乗算器（３ビットシフタ）３０３、
乗算器３０３の出力からアキュムレータ３１１の出力を
減算する加算器３０４、レジスタ３０８、レジスタ３０
８の出力とアキュムレータ３１１の出力を加算する加算
器３０５、及びレジスタ３０９から構成されている。
用フィルタは、入力ビット信号を累算するためのアキュ
ムレータ３１０，３１１と、アキュムレータ３１０の出
力を８倍するための乗算器（３ビットシフタ）３０３、
乗算器３０３の出力からアキュムレータ３１１の出力を
減算する加算器３０４、レジスタ３０８、レジスタ３０
８の出力とアキュムレータ３１１の出力を加算する加算
器３０５、及びレジスタ３０９から構成されている。
【０００４】アキュムレータ３１０及び３１１は、加算
器３０１とレジスタ３０６、及び加算器３０２とレジス
タ３０７でそれぞれ構成されている。
器３０１とレジスタ３０６、及び加算器３０２とレジス
タ３０７でそれぞれ構成されている。
【０００５】図４及び図５を参照して、１／１６の周波
数でアンダーサンプルするデシメーション用フィルタの
動作を説明する。図５は、図４の従来のデシメーション
用フィルタのタイミング図を示す。
数でアンダーサンプルするデシメーション用フィルタの
動作を説明する。図５は、図４の従来のデシメーション
用フィルタのタイミング図を示す。
【０００６】基準クロック信号ＣＬＫに同期して入力さ
れた入力データは、アキュムレータ３１０で累積加算さ
れる。すなわち、入力データは加算器３０１でレジスタ
３０６の出力（１基準クロック前のアキュムレータ３１
０の出力データ）と加算され、加算結果はアキュムレー
タ３１０から出力されるとともにレジスタ３０６に入力
される。
れた入力データは、アキュムレータ３１０で累積加算さ
れる。すなわち、入力データは加算器３０１でレジスタ
３０６の出力（１基準クロック前のアキュムレータ３１
０の出力データ）と加算され、加算結果はアキュムレー
タ３１０から出力されるとともにレジスタ３０６に入力
される。
【０００７】アキュムレータ３１０は８基準クロック毎
にリセットされ、レジスタ３０６がクリアされる。図５
のタイミング図において、基準クロック信号ＣＬＫの８
倍の周期のクロック信号１／８ＣＬＫによりレジスタ３
０６はクリアされ、レジスタ３０６は値０を加算器３０
１に出力し、アキュムレータ３１０からは入力データが
そのまま出力される。
にリセットされ、レジスタ３０６がクリアされる。図５
のタイミング図において、基準クロック信号ＣＬＫの８
倍の周期のクロック信号１／８ＣＬＫによりレジスタ３
０６はクリアされ、レジスタ３０６は値０を加算器３０
１に出力し、アキュムレータ３１０からは入力データが
そのまま出力される。
【０００８】そして、アキュムレータ３１０は、８基準
クロック信号ＣＬＫ毎に、現在の入力データと７基準ク
ロック分前までの入力データの累算結果とを加算した値
をＯＵＴ０１として出力する。図５のタイミング図で
は、１／８ＣＬＫの直前の基準クロック信号ＣＬＫに同
期して、８個の入力データの累算結果が出力され、前述
の如く、次の１／８ＣＬＫでアキュムレータ３１０がリ
セットされる。
クロック信号ＣＬＫ毎に、現在の入力データと７基準ク
ロック分前までの入力データの累算結果とを加算した値
をＯＵＴ０１として出力する。図５のタイミング図で
は、１／８ＣＬＫの直前の基準クロック信号ＣＬＫに同
期して、８個の入力データの累算結果が出力され、前述
の如く、次の１／８ＣＬＫでアキュムレータ３１０がリ
セットされる。
【０００９】アキュムレータ３１０の出力ＯＵＴ０１
は、ｄ（ｎ）＋ｄ（ｎ−１）＋…＋ｄ（ｎ−７）とな
る。ここに、ｄ（ｎ−Ｌ）は入力データｄ（ｎ）に対し
て基準クロック信号ＣＬＫのＬクロック分前にサンプル
された入力データを表わしている。
は、ｄ（ｎ）＋ｄ（ｎ−１）＋…＋ｄ（ｎ−７）とな
る。ここに、ｄ（ｎ−Ｌ）は入力データｄ（ｎ）に対し
て基準クロック信号ＣＬＫのＬクロック分前にサンプル
された入力データを表わしている。
【００１０】したがって、出力ＯＵＴ０１の伝達関数Ｈ
01（Ｚ）は次式（１）にて与えられる。 Ｈ01（Ｚ）＝１＋Ｚ-1＋Ｚ-2＋…＋Ｚ-7 …（１）
01（Ｚ）は次式（１）にて与えられる。 Ｈ01（Ｚ）＝１＋Ｚ-1＋Ｚ-2＋…＋Ｚ-7 …（１）
【００１１】アキュムレータ３１０の出力を入力とする
アキュムレータ３１１は、アキュムレータ３１０と同様
に基準クロック信号ＣＬＫの８倍の周期のクロック信号
１／８ＣＬＫにより８基準クロック毎にリセットされ、
８基準クロック信号ＣＬＫ毎に、８個の入力データの累
算結果をＯＵＴ０２として出力する。アキュムレータ３
１１の出力ＯＵＴ０２は次式（２）で与えられる。
アキュムレータ３１１は、アキュムレータ３１０と同様
に基準クロック信号ＣＬＫの８倍の周期のクロック信号
１／８ＣＬＫにより８基準クロック毎にリセットされ、
８基準クロック信号ＣＬＫ毎に、８個の入力データの累
算結果をＯＵＴ０２として出力する。アキュムレータ３
１１の出力ＯＵＴ０２は次式（２）で与えられる。
【００１２】
【数１】
【００１３】アキュムレータ３１１の出力ＯＵＴ０２の
伝達関数Ｈ02は、実質的に上式（１）の伝達関数Ｈ01を
２段カスケード接続したものに等しく、次式（３）で表
わされる。なお、アキュムレータ３１１は８基準クロッ
クＣＬＫ毎にリセットされるため、伝達関数Ｈ02におい
てＺ-8以上の遅延項は現われない。
伝達関数Ｈ02は、実質的に上式（１）の伝達関数Ｈ01を
２段カスケード接続したものに等しく、次式（３）で表
わされる。なお、アキュムレータ３１１は８基準クロッ
クＣＬＫ毎にリセットされるため、伝達関数Ｈ02におい
てＺ-8以上の遅延項は現われない。
【００１４】
【数２】
【００１５】図４に示すように、アキュムレータ３１０
の出力ＯＵＴ０１は乗算器３０３に入力され、乗算器３
０３はＯＵＴ０１を右に３ビットシフトして８倍したも
のを加算器３０４の一方の入力に供給する。
の出力ＯＵＴ０１は乗算器３０３に入力され、乗算器３
０３はＯＵＴ０１を右に３ビットシフトして８倍したも
のを加算器３０４の一方の入力に供給する。
【００１６】加算器３０４の他方の入力には、アキュム
レータ３１１の出力０ＵＴ０２が入力され、加算器３０
４はＯＵＴ０１を８倍した値にＯＵＴ０２の２の補数を
加算した（すなわち、８×ＯＵＴ０１からＯＵＴ０２を
差し引いた）値をＯＵＴ０３として出力する。出力ＯＵ
Ｔ０３は次式（４）で与えられる。
レータ３１１の出力０ＵＴ０２が入力され、加算器３０
４はＯＵＴ０１を８倍した値にＯＵＴ０２の２の補数を
加算した（すなわち、８×ＯＵＴ０１からＯＵＴ０２を
差し引いた）値をＯＵＴ０３として出力する。出力ＯＵ
Ｔ０３は次式（４）で与えられる。
【００１７】
【数３】
【００１８】したがって、出力ＯＵＴ０３の伝達関数は
次式（５）で与えられる。 Ｈ03（Ｚ）＝７＋６Ｚ-1＋５Ｚ-2＋…＋Ｚ-6 …（５）
次式（５）で与えられる。 Ｈ03（Ｚ）＝７＋６Ｚ-1＋５Ｚ-2＋…＋Ｚ-6 …（５）
【００１９】次に出力ＯＵＴ０３は、１／８ＣＬＫでア
ンダーサンプルを行なうレジスタ３０８において８基準
クロック分遅延され、ＯＵＴ０４が出力される。
ンダーサンプルを行なうレジスタ３０８において８基準
クロック分遅延され、ＯＵＴ０４が出力される。
【００２０】したがって、出力ＯＵＴ０４の伝達関数は
次式（６）で与えられる。
次式（６）で与えられる。
【００２１】
【数４】
【００２２】出力ＯＵＴ０４は加算器３０５の一方の入
力に供給され、アキュムレータ３１１の出力ＯＵＴ０２
と加算される。そして加算器３０５の出力はレジスタ３
０９に１／８ＣＬＫでラッチされ、最終的にフィルタ回
路からは以下の出力データが出力される。
力に供給され、アキュムレータ３１１の出力ＯＵＴ０２
と加算される。そして加算器３０５の出力はレジスタ３
０９に１／８ＣＬＫでラッチされ、最終的にフィルタ回
路からは以下の出力データが出力される。
【００２３】
【数５】
【００２４】したがって、図４に示したディジタルフィ
ルタ回路の伝達関数Ｈ（Ｚ）は次式（８）にて与えられ
る。
ルタ回路の伝達関数Ｈ（Ｚ）は次式（８）にて与えられ
る。
【００２５】
【数６】
【００２６】このデシメーション用フィルタの周波数特
性はＺ＝exp(ｊωＴ)とおいて、その利得は次式（９）
で与えられる。
性はＺ＝exp(ｊωＴ)とおいて、その利得は次式（９）
で与えられる。
【００２７】
【数７】
【００２８】ここに、ω＝２πｆ、Ｔは基準クロック信
号ＣＬＫのサンプリング周期である。
号ＣＬＫのサンプリング周期である。
【００２９】伝達関数が上式（８）で与えられるデシメ
ーション用ディジタルフィルタの周波数特性（利得）の
一例を図６に示す。なお、図６に示す周波数特性におい
て、フィルタの最大利得が約３６ｄＢとされているが、
これは図４の回路構成が上式（８）の伝達関数の括弧内
の式をフィルタのタップ数８で除算しない構成であるこ
とによる。すなわち、上式（８）の伝達関数の括弧内の
式をフィルタのタップ数８で除した場合、フィルタの最
大利得は０ｄＢに正規化されることになる。
ーション用ディジタルフィルタの周波数特性（利得）の
一例を図６に示す。なお、図６に示す周波数特性におい
て、フィルタの最大利得が約３６ｄＢとされているが、
これは図４の回路構成が上式（８）の伝達関数の括弧内
の式をフィルタのタップ数８で除算しない構成であるこ
とによる。すなわち、上式（８）の伝達関数の括弧内の
式をフィルタのタップ数８で除した場合、フィルタの最
大利得は０ｄＢに正規化されることになる。
【００３０】そして、このディジタルフィルタは周波数
ｆ＝１／８Ｔ毎に大きく減衰するくし型特性を有してお
り、図４の回路構成が１／１６のデシメーション用の低
域通過フィルタとして動作することがわかる。
ｆ＝１／８Ｔ毎に大きく減衰するくし型特性を有してお
り、図４の回路構成が１／１６のデシメーション用の低
域通過フィルタとして動作することがわかる。
【００３１】なお、上式（８）の構成のディジタルフィ
ルタは、チェビシェフ型あるいはバターワース型等と比
較してフィルタ係数が簡易であるため、デシメーション
用ディジタルフィルタとして一般的に用いられている。
ルタは、チェビシェフ型あるいはバターワース型等と比
較してフィルタ係数が簡易であるため、デシメーション
用ディジタルフィルタとして一般的に用いられている。
【００３２】
【発明が解決しようとする課題】前記従来のデシメーシ
ョン用ディジタルフィルタは、多ビット入力に対しても
演算可能な構成とされている。
ョン用ディジタルフィルタは、多ビット入力に対しても
演算可能な構成とされている。
【００３３】しかしながら、このディジタルフィルタ回
路は、ΔΣ変調器等の１ビット出力の回路に対して用い
る場合には回路規模が大きくなり、ＬＳＩ化する場合に
チップ面積が大きくなるという問題があった。
路は、ΔΣ変調器等の１ビット出力の回路に対して用い
る場合には回路規模が大きくなり、ＬＳＩ化する場合に
チップ面積が大きくなるという問題があった。
【００３４】したがって、本発明は、前記問題点を解消
し、回路規模を大幅に縮小し、ＬＳＩ化においてチップ
面積を削減することを可能とするデシメーション用ディ
ジタルフィルタ回路を提供することを目的とする。
し、回路規模を大幅に縮小し、ＬＳＩ化においてチップ
面積を削減することを可能とするデシメーション用ディ
ジタルフィルタ回路を提供することを目的とする。
【００３５】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、フィルタ係数を発生するための２進アッ
プダウンカウンタと、入力ビットをシリアルに入力する
入力端子と、前記２進アップダウンカウンタの出力と前
記入力ビットとのビット毎の論理積をとるゲート手段
と、前記ゲート手段の出力を累算するための加算器及び
レジスタから成るアキュムレータと、を備えて成るデシ
メーション用ディジタルフィルタ回路を提供する。
に、本発明は、フィルタ係数を発生するための２進アッ
プダウンカウンタと、入力ビットをシリアルに入力する
入力端子と、前記２進アップダウンカウンタの出力と前
記入力ビットとのビット毎の論理積をとるゲート手段
と、前記ゲート手段の出力を累算するための加算器及び
レジスタから成るアキュムレータと、を備えて成るデシ
メーション用ディジタルフィルタ回路を提供する。
【００３６】また、本発明は、フィルタ係数を発生する
ための２進アップダウンカウンタと、入力ビットをシリ
アルに入力する入力端子と、前記２進アップダウンカウ
ンタの出力と前記入力ビットとのビット毎の論理積をと
るゲート手段と、前記ゲート手段の出力を累算するため
の加算器及びレジスタから成るアキュムレータと、を備
え、更に前記入力端子から入力された入力ビットが前記
加算器に入力される構成としたデシメーション用ディジ
タルフィルタ回路を提供する。
ための２進アップダウンカウンタと、入力ビットをシリ
アルに入力する入力端子と、前記２進アップダウンカウ
ンタの出力と前記入力ビットとのビット毎の論理積をと
るゲート手段と、前記ゲート手段の出力を累算するため
の加算器及びレジスタから成るアキュムレータと、を備
え、更に前記入力端子から入力された入力ビットが前記
加算器に入力される構成としたデシメーション用ディジ
タルフィルタ回路を提供する。
【００３７】本発明のデシメーション用ディジタルフィ
ルタは、係数を発生するためのアップダウンカウンタと
入力ビットとの積をとるための論理積ゲート回路とその
出力を累算するためのアキュムレータを備え回路規模を
小さくしたことを特徴としている。
ルタは、係数を発生するためのアップダウンカウンタと
入力ビットとの積をとるための論理積ゲート回路とその
出力を累算するためのアキュムレータを備え回路規模を
小さくしたことを特徴としている。
【００３８】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００３９】
【実施例１】図１は、本発明に係るデシメーション用デ
ィジタルフィルタの第１の実施例の回路構成を示すブロ
ック図である。また、図３は、第１の実施例のタイミン
グ図を示している。
ィジタルフィルタの第１の実施例の回路構成を示すブロ
ック図である。また、図３は、第１の実施例のタイミン
グ図を示している。
【００４０】図１に示すように、本実施例のデシメーシ
ョン用ディジタルフィルタは、入力ビットをビットシリ
アルに入力する入力端子、アップダウンカウンタ１０
１、アップダウンカウンタ１０１の出力と入力ビットと
の論理積をとる論理積ゲート回路１０２、アキュムレー
タを構成するレジスタ１０４と加算器１０３から構成さ
れている。
ョン用ディジタルフィルタは、入力ビットをビットシリ
アルに入力する入力端子、アップダウンカウンタ１０
１、アップダウンカウンタ１０１の出力と入力ビットと
の論理積をとる論理積ゲート回路１０２、アキュムレー
タを構成するレジスタ１０４と加算器１０３から構成さ
れている。
【００４１】図１において、入力端子からビットシリア
ルに入力された１ビットデータのサンプル値を、ｄ
（ｎ），ｄ（ｎ−１），…，ｄ（ｎ−Ｌ）と表わすと、
そのＺ表示は、１，Ｚ-1，Ｚ-2，…Ｚ-Lとなり、２進ア
ップダウンカウンタ１０１は上記入力サンプル値にそれ
ぞれ対応して、１，２，３…，２m−２，２m−１，２m
−２，…，３，２，１なるフィルタ係数を出力する。
ルに入力された１ビットデータのサンプル値を、ｄ
（ｎ），ｄ（ｎ−１），…，ｄ（ｎ−Ｌ）と表わすと、
そのＺ表示は、１，Ｚ-1，Ｚ-2，…Ｚ-Lとなり、２進ア
ップダウンカウンタ１０１は上記入力サンプル値にそれ
ぞれ対応して、１，２，３…，２m−２，２m−１，２m
−２，…，３，２，１なるフィルタ係数を出力する。
【００４２】ここで簡単のために、１／１６のデシメー
ション用ディジタルフィルタを４ビット出力の２進アッ
プダウンカウンタで構成した例について説明する。
ション用ディジタルフィルタを４ビット出力の２進アッ
プダウンカウンタで構成した例について説明する。
【００４３】フィルタ係数を発生する４ビット出力の２
進アップダウンカウンタ１０１（図１で出力ビット数ｎ
＝４）は、図３のタイミング図に示すように、基準クロ
ック信号ＣＬＫに同期して、１，２，３，…６，７，
８，７，６，…３，２，１というフィルタ係数を順次発
生する。
進アップダウンカウンタ１０１（図１で出力ビット数ｎ
＝４）は、図３のタイミング図に示すように、基準クロ
ック信号ＣＬＫに同期して、１，２，３，…６，７，
８，７，６，…３，２，１というフィルタ係数を順次発
生する。
【００４４】フィルタ係数の４ビットデータは論理積ゲ
ート回路１０２に入力され、各ビット毎に１ビットの入
力ビットと論理積がとられ、論理積ゲート回路１０２の
４ビット出力データはアキュムレータを構成する加算器
１０３に供給される。
ート回路１０２に入力され、各ビット毎に１ビットの入
力ビットと論理積がとられ、論理積ゲート回路１０２の
４ビット出力データはアキュムレータを構成する加算器
１０３に供給される。
【００４５】加算器１０３は論理積ゲート回路１０２の
出力とレジスタ１０４の出力とを加算し、加算結果はア
キュムレータの出力端子から出力されるとともに、レジ
スタ１０４に入力される。なお、図１において、加算器
１０３の出力のビット幅ｍ、すなわち、アキュムレータ
の出力データのビット幅は、２進アップダウンカウンタ
の出力ビット数以上とされ、ディジタルフィルタの構成
により適宜定められる。
出力とレジスタ１０４の出力とを加算し、加算結果はア
キュムレータの出力端子から出力されるとともに、レジ
スタ１０４に入力される。なお、図１において、加算器
１０３の出力のビット幅ｍ、すなわち、アキュムレータ
の出力データのビット幅は、２進アップダウンカウンタ
の出力ビット数以上とされ、ディジタルフィルタの構成
により適宜定められる。
【００４６】図３に示すように、アキュムレータは、レ
ジスタ１０４のアンダーサンプルクロック信号に同期し
て、入力データとフィルタ係数の論理積出力について、
現在の出力とレジスタ１０４に格納された１４基準クロ
ック分前までの累算結果とを加算した値、すなわちフィ
ルタ係数で重み付けされた入力データ１５個を累算した
値を出力する（次式（１０）参照）。
ジスタ１０４のアンダーサンプルクロック信号に同期し
て、入力データとフィルタ係数の論理積出力について、
現在の出力とレジスタ１０４に格納された１４基準クロ
ック分前までの累算結果とを加算した値、すなわちフィ
ルタ係数で重み付けされた入力データ１５個を累算した
値を出力する（次式（１０）参照）。
【００４７】
【数８】
【００４８】なお、図３に示すように、アンダーサンプ
ルクロック信号は１５基準クロック信号ＣＬＫ毎に出力
され、アキュムレータを構成するレジスタ１０４はアン
ダーサンプルクロック信号の次の基準クロック信号ＣＬ
Ｋでリセットされ、新たにデータの累算を開始する。
ルクロック信号は１５基準クロック信号ＣＬＫ毎に出力
され、アキュムレータを構成するレジスタ１０４はアン
ダーサンプルクロック信号の次の基準クロック信号ＣＬ
Ｋでリセットされ、新たにデータの累算を開始する。
【００４９】したがって、図１のフィルタの伝達関数は
次式（１１）にて与えられる。
次式（１１）にて与えられる。
【００５０】
【数９】
【００５１】これは、前述の式（８）のフィルタの伝達
関数と全く等しい。したがって本実施例の回路構成が、
１／１６のデシメーション用ディジタルフィルタとして
動作することがわかる。
関数と全く等しい。したがって本実施例の回路構成が、
１／１６のデシメーション用ディジタルフィルタとして
動作することがわかる。
【００５２】本実施例によれば、図４に示した従来のフ
ィルタ回路がレジスタを４個、加算器を４個必要とした
のに対し、レジスタ及び加算器はともに１個で済み、こ
れにカウンタとゲートを付加した簡易な構成から成り、
回路素子数及び回路規模を大幅に縮減している。
ィルタ回路がレジスタを４個、加算器を４個必要とした
のに対し、レジスタ及び加算器はともに１個で済み、こ
れにカウンタとゲートを付加した簡易な構成から成り、
回路素子数及び回路規模を大幅に縮減している。
【００５３】
【実施例２】次に、図２を参照して、本発明の第２の実
施例を説明する。
施例を説明する。
【００５４】図２に示すように、本実施例においては、
入力端子からビットシリアルに入力された入力ビットを
直接アキュムレータの加算器２０３に入力することによ
り、フィルタ係数発生用のアップダウンカウンタ２０１
の回路規模を小さくできるという特徴を有している。
入力端子からビットシリアルに入力された入力ビットを
直接アキュムレータの加算器２０３に入力することによ
り、フィルタ係数発生用のアップダウンカウンタ２０１
の回路規模を小さくできるという特徴を有している。
【００５５】以下、第１の実施例と同様に１／１６のデ
シメーション用ディジタルフィルタを説明する。なお、
第１の実施例と同一の回路構成についての説明は省略
し、相違点のみを説明する。
シメーション用ディジタルフィルタを説明する。なお、
第１の実施例と同一の回路構成についての説明は省略
し、相違点のみを説明する。
【００５６】本実施例においては、入力ビットは、フィ
ルタ係数発生器２０１（アップダウンカウンタ）の出力
との論理積をとる論理積ゲート２０２に入力されるとと
もに、直接加算器２０３に入力される。
ルタ係数発生器２０１（アップダウンカウンタ）の出力
との論理積をとる論理積ゲート２０２に入力されるとと
もに、直接加算器２０３に入力される。
【００５７】このため、フィルタ係数発生器２０１は、
前述の式（１０）のアキュムレータの累算出力における
各入力データに対するフィルタ係数についてそれぞれ１
差し引いた係数を出力すればよいことになる。
前述の式（１０）のアキュムレータの累算出力における
各入力データに対するフィルタ係数についてそれぞれ１
差し引いた係数を出力すればよいことになる。
【００５８】したがって、１／１６のデシメーション用
ディジタルフィルタを２進アップダウンカウンタ２０１
で構成する場合、値が０〜７の範囲（すなわち、０，
１，２，…，６，７，６，…，２，１，０）の係数（１
５個）を発生すればよく、第１の実施例が４ビットの２
進カウンタを必要としたのに対し、本実施例では３ビッ
トの２進カウンタで済むことになる。また、本実施例で
は論理積ゲート回路２０２は３つの２入力論理積ゲート
から構成され第１の実施例よりも１つゲート回路が少な
くて済む。
ディジタルフィルタを２進アップダウンカウンタ２０１
で構成する場合、値が０〜７の範囲（すなわち、０，
１，２，…，６，７，６，…，２，１，０）の係数（１
５個）を発生すればよく、第１の実施例が４ビットの２
進カウンタを必要としたのに対し、本実施例では３ビッ
トの２進カウンタで済むことになる。また、本実施例で
は論理積ゲート回路２０２は３つの２入力論理積ゲート
から構成され第１の実施例よりも１つゲート回路が少な
くて済む。
【００５９】このため、本実施例によれば、デシメーシ
ョン用ディジタルフィルタの回路規模が第１の実施例に
比べ更に縮小できる。
ョン用ディジタルフィルタの回路規模が第１の実施例に
比べ更に縮小できる。
【００６０】
【発明の効果】以上説明したように、本発明のデシメー
ション用ディジタルフィルタは、フィルタ係数を発生す
るためのアップダウンカウンタと、フィルタ係数と入力
ビット信号との積をとるための論理積ゲート回路と、フ
ィルタ係数が乗じられた入力信号を累算するためのアキ
ュムレータを備えた構成により、従来のフィルタ回路よ
りも回路規模を大幅に縮小し半導体集積回路のチップ面
積を削減するという効果を有する。
ション用ディジタルフィルタは、フィルタ係数を発生す
るためのアップダウンカウンタと、フィルタ係数と入力
ビット信号との積をとるための論理積ゲート回路と、フ
ィルタ係数が乗じられた入力信号を累算するためのアキ
ュムレータを備えた構成により、従来のフィルタ回路よ
りも回路規模を大幅に縮小し半導体集積回路のチップ面
積を削減するという効果を有する。
【００６１】また、本発明においては、入力ビット信号
を論理積ゲート回路と同時にアキュムレータの加算器に
入力する構成により、アップダウンカウンタの出力ビッ
ト数を減少させてそのカウンタの回路素子を削減し、こ
のためディジタルフィルタの回路規模の更なる縮小を達
成するという効果を有する。
を論理積ゲート回路と同時にアキュムレータの加算器に
入力する構成により、アップダウンカウンタの出力ビッ
ト数を減少させてそのカウンタの回路素子を削減し、こ
のためディジタルフィルタの回路規模の更なる縮小を達
成するという効果を有する。
【図１】本発明の第１の実施例の回路構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の第２の実施例の回路構成を示すブロッ
ク図である。
ク図である。
【図３】本発明の第１の実施例のタイミング図である。
【図４】従来のデシメーション用ディジタルフィルタの
構成を示すブロック図である。
構成を示すブロック図である。
【図５】従来例のタイミング図である。
【図６】従来例のデシメーション用ディジタルフィルタ
の周波数特性の一例を示す図である。
の周波数特性の一例を示す図である。
101,201 アップダウンカウンタ 102,202 論理積ゲート回路 103,203 加算器 104,204 レジスタ 301,302,304,305 加算器 303 乗算器 306〜309 レジスタ 310,320 アキュムレータ ＣＬＫ 基準クロック信号
Claims (3)
- 【請求項１】フィルタ係数を発生するための２進アップ
ダウンカウンタと、入力ビットをシリアルに入力する入
力端子と、前記２進アップダウンカウンタの出力と前記
入力ビットとのビット毎の論理積をとるゲート手段と、
前記ゲート手段の出力を累算するための加算器及びレジ
スタから成るアキュムレータと、を備えて成るデシメー
ション用ディジタルフィルタ回路。 - 【請求項２】フィルタ係数を発生するための２進アップ
ダウンカウンタと、入力ビットをシリアルに入力する入
力端子と、前記２進アップダウンカウンタの出力と前記
入力ビットとのビット毎の論理積をとるゲート手段と、
前記ゲート手段の出力を累算するための加算器及びレジ
スタから成るアキュムレータと、を備え、更に前記入力
端子から入力された入力ビットが前記加算器に入力され
る構成としたデシメーション用ディジタルフィルタ回
路。 - 【請求項３】前記アキュムレータがアンダーサンプル用
のクロック信号入力端子を備えたことを特徴とする請求
項１又は２記載のデシメーション用ディジタルフィルタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257553A JP2540757B2 (ja) | 1993-09-22 | 1993-09-22 | デシメ―ション用ディジタルフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257553A JP2540757B2 (ja) | 1993-09-22 | 1993-09-22 | デシメ―ション用ディジタルフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0795008A true JPH0795008A (ja) | 1995-04-07 |
| JP2540757B2 JP2540757B2 (ja) | 1996-10-09 |
Family
ID=17307885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5257553A Expired - Lifetime JP2540757B2 (ja) | 1993-09-22 | 1993-09-22 | デシメ―ション用ディジタルフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540757B2 (ja) |
-
1993
- 1993-09-22 JP JP5257553A patent/JP2540757B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2540757B2 (ja) | 1996-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960521 |