JPH0794716A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0794716A JPH0794716A JP23678393A JP23678393A JPH0794716A JP H0794716 A JPH0794716 A JP H0794716A JP 23678393 A JP23678393 A JP 23678393A JP 23678393 A JP23678393 A JP 23678393A JP H0794716 A JPH0794716 A JP H0794716A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal
- temperature
- heat treatment
- gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 熱処理時間を短縮して、熱的負荷を軽減する
とともに、ゲート耐圧を向上させた半導体装置の製造方
法を提供することを目的とする。 【構成】 シリコン基板１１上にゲ−ト酸化膜１３を介
して金属窒化物層及び金属層を含む積層構造を有するゲ
ート電極１８を形成する工程と、還元性気体、酸化性気
体及び窒素を含む雰囲気中で熱処理することによりシリ
コン基板１１表面の酸化を行なう工程とを具備し、前記
熱処理工程の前後において、金属窒化物層１５及び金属
層１６の酸化によりそれぞれ形成される金属酸化物層の
膜厚が金属窒化物層１５及び金属層１６の膜厚の２０％
以下となるように制御された昇温速度及び降温速度で昇
降温を行なうことを特徴とする。
とともに、ゲート耐圧を向上させた半導体装置の製造方
法を提供することを目的とする。 【構成】 シリコン基板１１上にゲ−ト酸化膜１３を介
して金属窒化物層及び金属層を含む積層構造を有するゲ
ート電極１８を形成する工程と、還元性気体、酸化性気
体及び窒素を含む雰囲気中で熱処理することによりシリ
コン基板１１表面の酸化を行なう工程とを具備し、前記
熱処理工程の前後において、金属窒化物層１５及び金属
層１６の酸化によりそれぞれ形成される金属酸化物層の
膜厚が金属窒化物層１５及び金属層１６の膜厚の２０％
以下となるように制御された昇温速度及び降温速度で昇
降温を行なうことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にゲート電極形成後のシリコンの酸化工程を
改良した半導体装置の製造方法に関する。
に関し、特にゲート電極形成後のシリコンの酸化工程を
改良した半導体装置の製造方法に関する。
【０００２】
【従来の技術】現在、半導体装置の電極や配線の材料と
して、多結晶シリコンが広範に使用されている。しかし
ながら、半導体装置の高集積化、高速化に伴い、電極や
配線の抵抗による信号伝達の遅延が重大な問題となって
きている。特に、大容量、高集積化が進展しているＭＯ
ＳＬＳＩの分野では、ゲート電極に使用されている多結
晶シリコンは第１層配線と共用になるので、ここでの多
結晶シリコンの抵抗値が半導体装置の高速動作の障害と
なっている。
して、多結晶シリコンが広範に使用されている。しかし
ながら、半導体装置の高集積化、高速化に伴い、電極や
配線の抵抗による信号伝達の遅延が重大な問題となって
きている。特に、大容量、高集積化が進展しているＭＯ
ＳＬＳＩの分野では、ゲート電極に使用されている多結
晶シリコンは第１層配線と共用になるので、ここでの多
結晶シリコンの抵抗値が半導体装置の高速動作の障害と
なっている。
【０００３】このようなことから、多結晶シリコンに代
わる電極配線材料として、熱的な安定性と電気的低抵抗
を有する高融点金属のシリサイドが使用されつつある。
また、最近ではＷ、Ｍｏ等の高融点金属そのものをゲー
ト電極として使用する試みもなされている。Ｗ、Ｍｏ等
の高融点金属は、その電気抵抗率が多結晶シリコンより
も２桁低く、またシリサイドの抵抗率の１／４〜１／３
であり、低抵抗の電極配線材料として有望視されてい
る。
わる電極配線材料として、熱的な安定性と電気的低抵抗
を有する高融点金属のシリサイドが使用されつつある。
また、最近ではＷ、Ｍｏ等の高融点金属そのものをゲー
ト電極として使用する試みもなされている。Ｗ、Ｍｏ等
の高融点金属は、その電気抵抗率が多結晶シリコンより
も２桁低く、またシリサイドの抵抗率の１／４〜１／３
であり、低抵抗の電極配線材料として有望視されてい
る。
【０００４】上述した高融点金属（例えばＷ）をゲート
電極の一構成材として用いた半導体装置としては、従来
より図９（ａ）に示す構造のものが知られている。即
ち、図中の参照数字１はｐ型シリコン基板を示し、この
ｐ型シリコン基板１には素子領域を電気的に分離するた
めのフィールド絶縁膜２が形成されている。このフィー
ルド絶縁膜２で分離されたｐ型シリコン基板１の表面に
は、互いに電気的に分離されたソース、ドレインとなる
ｎ+ 型拡散層３ａ、３ｂが形成されている。
電極の一構成材として用いた半導体装置としては、従来
より図９（ａ）に示す構造のものが知られている。即
ち、図中の参照数字１はｐ型シリコン基板を示し、この
ｐ型シリコン基板１には素子領域を電気的に分離するた
めのフィールド絶縁膜２が形成されている。このフィー
ルド絶縁膜２で分離されたｐ型シリコン基板１の表面に
は、互いに電気的に分離されたソース、ドレインとなる
ｎ+ 型拡散層３ａ、３ｂが形成されている。
【０００５】これら拡散層３ａ、３ｂ間のチャンネル領
域を含む前記基板１の表面上には、ゲート酸化膜４を介
して、多結晶シリコン層５、金属窒化物層（例えばＴｉ
Ｎ層）６及びタングステン（Ｗ）層７からなるゲート電
極８が設けられている。なお、前記ゲート電極８を構成
する金属窒化物層６は、タングステン層７と多結晶シリ
コン層５との密着性を向上させると共に、タングステン
層７と多結晶シリコン層５とが反応して抵抗率が１桁上
昇するのを防止するための反応障壁として作用する。
域を含む前記基板１の表面上には、ゲート酸化膜４を介
して、多結晶シリコン層５、金属窒化物層（例えばＴｉ
Ｎ層）６及びタングステン（Ｗ）層７からなるゲート電
極８が設けられている。なお、前記ゲート電極８を構成
する金属窒化物層６は、タングステン層７と多結晶シリ
コン層５との密着性を向上させると共に、タングステン
層７と多結晶シリコン層５とが反応して抵抗率が１桁上
昇するのを防止するための反応障壁として作用する。
【０００６】ところで、従来より採用されている多結晶
シリコンからなるゲート電極の形成工程では、５〜５０
ｎｍといった薄いゲート酸化膜の欠陥やゲート電極のエ
ッジ形状に起因するゲート耐圧劣化を回復するために、
酸化雰囲気（例えば乾燥酸素）中で熱処理を行い、多結
晶シリコン層の露出面やソース、ドレイン領域の基板上
にシリコン酸化層を新たに成長させる工程を行ってい
る。この工程は、ゲート後酸化工程と呼ばれている。
シリコンからなるゲート電極の形成工程では、５〜５０
ｎｍといった薄いゲート酸化膜の欠陥やゲート電極のエ
ッジ形状に起因するゲート耐圧劣化を回復するために、
酸化雰囲気（例えば乾燥酸素）中で熱処理を行い、多結
晶シリコン層の露出面やソース、ドレイン領域の基板上
にシリコン酸化層を新たに成長させる工程を行ってい
る。この工程は、ゲート後酸化工程と呼ばれている。
【０００７】しかしながら、一般にＷ、Ｍｏ等の高融点
金属は、酸化雰囲気中での熱処理に対する耐性がないた
め、前述した図９（ａ）に示すゲート電極構造では従来
のようなゲート後酸化工程を適用することができないと
いう問題があった。
金属は、酸化雰囲気中での熱処理に対する耐性がないた
め、前述した図９（ａ）に示すゲート電極構造では従来
のようなゲート後酸化工程を適用することができないと
いう問題があった。
【０００８】上記問題を解決する方法として、還元性気
体（例えば水素）及び酸化性気体（例えば水蒸気）を含
み、かつ窒素を含む気体を希釈気体とした雰囲気中で熱
処理することで、ゲート電極を構成する金属層及び金属
窒化物層の酸化を招くことなくシリコン酸化膜を形成で
き、それによってゲート耐圧を向上させることの可能な
シリコン選択酸化技術がよく知られている（特開平３−
１１９７６３）。
体（例えば水素）及び酸化性気体（例えば水蒸気）を含
み、かつ窒素を含む気体を希釈気体とした雰囲気中で熱
処理することで、ゲート電極を構成する金属層及び金属
窒化物層の酸化を招くことなくシリコン酸化膜を形成で
き、それによってゲート耐圧を向上させることの可能な
シリコン選択酸化技術がよく知られている（特開平３−
１１９７６３）。
【０００９】この場合、還元性気体としてはＨ2 を、酸
化性気体として水蒸気（Ｈ2 Ｏ）を、窒素を含む気体と
してＮ2 を用いた場合には、それらの混合比率を次のよ
うに設定することが望ましいと言われている。即ち、Ｈ
2 、Ｈ2 Ｏ、Ｎ2 の分圧をＰH2、ＰH2O 、ＰN2とする
と、ＰN2／ＰH2O を０．５〜１．０×１０9 にし、かつ
ｌｏｇＰN2を−２２〜１４にする。更に、より好ましい
条件としては、温度を８００〜９００℃にすることがよ
く、この際ＰH2／ＰH2O を１．０×１０3 〜１．０×１
０4 にし、かつｌｏｇＰN2を−２〜２にするものであ
る。このような雰囲気条件で熱処理することにより、ゲ
ート電極を構成する金属を酸化することなくシリコンの
みを酸化することが可能となる。
化性気体として水蒸気（Ｈ2 Ｏ）を、窒素を含む気体と
してＮ2 を用いた場合には、それらの混合比率を次のよ
うに設定することが望ましいと言われている。即ち、Ｈ
2 、Ｈ2 Ｏ、Ｎ2 の分圧をＰH2、ＰH2O 、ＰN2とする
と、ＰN2／ＰH2O を０．５〜１．０×１０9 にし、かつ
ｌｏｇＰN2を−２２〜１４にする。更に、より好ましい
条件としては、温度を８００〜９００℃にすることがよ
く、この際ＰH2／ＰH2O を１．０×１０3 〜１．０×１
０4 にし、かつｌｏｇＰN2を−２〜２にするものであ
る。このような雰囲気条件で熱処理することにより、ゲ
ート電極を構成する金属を酸化することなくシリコンの
みを酸化することが可能となる。
【００１０】しかしながら、最近の精力的な研究によ
り、この種の方法にあっては以下のような問題の生じる
事が明らかとなった。まず上記選択酸化条件ではＰH2O
が低いためシリコンの酸化速度が非常に遅く、ゲート電
極の耐圧性向上に必要なシリコン酸化膜を得るためには
高温で長時間加熱する必要があり、熱的負荷が大きくな
る。また、上記選択酸化条件は温度安定後のアニール中
の場合であり、基板の昇温並びに降温時において選択条
件を満たさないため、ゲート電極における金属層及び金
属窒化物層の酸化を招くことが明らかになった。
り、この種の方法にあっては以下のような問題の生じる
事が明らかとなった。まず上記選択酸化条件ではＰH2O
が低いためシリコンの酸化速度が非常に遅く、ゲート電
極の耐圧性向上に必要なシリコン酸化膜を得るためには
高温で長時間加熱する必要があり、熱的負荷が大きくな
る。また、上記選択酸化条件は温度安定後のアニール中
の場合であり、基板の昇温並びに降温時において選択条
件を満たさないため、ゲート電極における金属層及び金
属窒化物層の酸化を招くことが明らかになった。
【００１１】例として、図９（ａ）に示すようなタング
ステン層７／ＴｉＮ層６／多結晶シリコン層５のゲート
電極構造において、ガス分圧をＨ2 ：Ｈ2 Ｏ：Ｎ2 ＝
０．１６４：１×１０-4：０．８３６のままで昇降温速
度を±４５℃／分にし、９００℃で１２０分加熱を行っ
た。この時のＨ2 Ｏ分圧と基板温度の時間的変化を図１
０に示す。しかし、このような熱処理によると、図９
（ｂ）に示すように、多結晶シリコン層５及び側壁部と
シリコン基板１の表面だけでなく、ゲート電極側面のＴ
ｉＮ層６が酸化され、約１０ｎｍのＴｉＯ2 膜９が形成
されることが確認された。また、このようにして形成さ
れたゲート電極においては、その後、ゲ−ト電極側壁に
側壁膜を形成することが困難となったり、ＴｉＮ層自体
の反応障壁性が劣化したり、イオン注入時のマスクとし
ての機能が損なわれたりするという問題が生じた。
ステン層７／ＴｉＮ層６／多結晶シリコン層５のゲート
電極構造において、ガス分圧をＨ2 ：Ｈ2 Ｏ：Ｎ2 ＝
０．１６４：１×１０-4：０．８３６のままで昇降温速
度を±４５℃／分にし、９００℃で１２０分加熱を行っ
た。この時のＨ2 Ｏ分圧と基板温度の時間的変化を図１
０に示す。しかし、このような熱処理によると、図９
（ｂ）に示すように、多結晶シリコン層５及び側壁部と
シリコン基板１の表面だけでなく、ゲート電極側面のＴ
ｉＮ層６が酸化され、約１０ｎｍのＴｉＯ2 膜９が形成
されることが確認された。また、このようにして形成さ
れたゲート電極においては、その後、ゲ−ト電極側壁に
側壁膜を形成することが困難となったり、ＴｉＮ層自体
の反応障壁性が劣化したり、イオン注入時のマスクとし
ての機能が損なわれたりするという問題が生じた。
【００１２】
【発明が解決しようとする課題】本発明は、上記課題を
解決するためになされたもので、ゲ−ト電極を構成する
金属層の酸化を抑制しつつ、ゲート後酸化を行なうこと
を可能とし、かつ熱処理時間の短縮による熱的負荷の軽
減、及びゲ−ト耐圧の向上を達成し得る半導体装置の製
造方法を提供することを目的とする。
解決するためになされたもので、ゲ−ト電極を構成する
金属層の酸化を抑制しつつ、ゲート後酸化を行なうこと
を可能とし、かつ熱処理時間の短縮による熱的負荷の軽
減、及びゲ−ト耐圧の向上を達成し得る半導体装置の製
造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、シリコン基板
上にゲ−ト絶縁膜を介して金属窒化物層及び金属層を含
む積層構造を有するゲート電極を形成する工程と、還元
性気体、酸化性気体及び窒素を含む雰囲気中で熱処理す
ることにより前記シリコン基板表面の酸化を行なう工程
と、前記熱処理の工程の前後において前記雰囲気中で前
記シリコン基板の昇降温を行なう工程工程とを具備し、
前記昇降温の工程は、前記金属窒化物層及び前記金属層
の酸化によりそれぞれ形成される金属酸化物層の膜厚が
前記金属酸化物層及び前記金属層の膜厚の２０％となる
昇温速度及び降温速度以上の速度で行なうことを特徴と
する半導体装置の製造方法を提供する。
上にゲ−ト絶縁膜を介して金属窒化物層及び金属層を含
む積層構造を有するゲート電極を形成する工程と、還元
性気体、酸化性気体及び窒素を含む雰囲気中で熱処理す
ることにより前記シリコン基板表面の酸化を行なう工程
と、前記熱処理の工程の前後において前記雰囲気中で前
記シリコン基板の昇降温を行なう工程工程とを具備し、
前記昇降温の工程は、前記金属窒化物層及び前記金属層
の酸化によりそれぞれ形成される金属酸化物層の膜厚が
前記金属酸化物層及び前記金属層の膜厚の２０％となる
昇温速度及び降温速度以上の速度で行なうことを特徴と
する半導体装置の製造方法を提供する。
【００１４】本発明の方法において、ゲート電極は、多
結晶シリコン層、金属窒化物層、及び金属層の積層構造
とすることが出来る。金属層としては、タングステン、
モリブデン、白金、パラジウム、ロジウム、ルテニウ
ム、ニッケル、コバルト、モリブデン、タンタル、チタ
ン等を用いることが出来る。金属窒化物層は、金属層と
多結晶シリコン層との間の障壁層をなすものであって、
チタン、ジルコニウム、ハフニウム、タングステン、バ
ナジウム、ニオブ、タンタル、クロム、レニウム等の窒
化物を用いることが出来る。
結晶シリコン層、金属窒化物層、及び金属層の積層構造
とすることが出来る。金属層としては、タングステン、
モリブデン、白金、パラジウム、ロジウム、ルテニウ
ム、ニッケル、コバルト、モリブデン、タンタル、チタ
ン等を用いることが出来る。金属窒化物層は、金属層と
多結晶シリコン層との間の障壁層をなすものであって、
チタン、ジルコニウム、ハフニウム、タングステン、バ
ナジウム、ニオブ、タンタル、クロム、レニウム等の窒
化物を用いることが出来る。
【００１５】また、本発明の方法における熱処理工程に
おいては、昇温速度及び降温速度は、金属窒化物層及び
金属層の酸化により形成される金属酸化物層の膜厚が金
属層の膜厚の２０％以下となるような速度である。この
ような昇温速度及び降温速度で行なうことにより、シリ
コンの酸化を行なうとともに金属窒化物層及び金属層の
酸化を抑制するような熱処理を行なうことが可能であ
る。
おいては、昇温速度及び降温速度は、金属窒化物層及び
金属層の酸化により形成される金属酸化物層の膜厚が金
属層の膜厚の２０％以下となるような速度である。この
ような昇温速度及び降温速度で行なうことにより、シリ
コンの酸化を行なうとともに金属窒化物層及び金属層の
酸化を抑制するような熱処理を行なうことが可能であ
る。
【００１６】更に、本発明は、シリコン基板上にゲ−ト
絶縁膜を介して金属窒化物層及び金属層を含む積層構造
を有する電極を形成する工程と、還元性気体、酸化性気
体及び窒素を含む雰囲気中で熱処理することにより前記
シリコン基板表面の酸化を行なう工程と、前記熱処理の
工程の前後において前記シリコン基板の昇降温を行なう
工程工程とを具備し、前記昇降温の工程に先立ち、或い
は該工程中に、前記金属窒化物層及び前記金属層中の金
属の酸化反応における自由エネルギ−窒化がゼロ又は正
となるように、前記雰囲気中に含まれる気体の分圧を制
御することを特徴とする半導体装置の製造方法を提供す
る。
絶縁膜を介して金属窒化物層及び金属層を含む積層構造
を有する電極を形成する工程と、還元性気体、酸化性気
体及び窒素を含む雰囲気中で熱処理することにより前記
シリコン基板表面の酸化を行なう工程と、前記熱処理の
工程の前後において前記シリコン基板の昇降温を行なう
工程工程とを具備し、前記昇降温の工程に先立ち、或い
は該工程中に、前記金属窒化物層及び前記金属層中の金
属の酸化反応における自由エネルギ−窒化がゼロ又は正
となるように、前記雰囲気中に含まれる気体の分圧を制
御することを特徴とする半導体装置の製造方法を提供す
る。
【００１７】例えば、昇降温において、ガス分圧比を、
変化している温度に対応した選択酸化条件の中に含まれ
るように変化させることで、昇降温時の金属窒化物層及
び金属層の酸化を抑えることが可能である。
変化している温度に対応した選択酸化条件の中に含まれ
るように変化させることで、昇降温時の金属窒化物層及
び金属層の酸化を抑えることが可能である。
【００１８】本発明は、更に、シリコン基板上にゲ−ト
絶縁膜を介して金属窒化物層及び金属層を含む積層構造
を有するゲート電極を形成する工程と、還元性気体及び
窒素を含む還元雰囲気中で熱処理する第１の熱処理工程
と、酸化性気体及び窒素を含む酸化雰囲気中で熱処理す
る第２の熱処理工程とを具備することを特徴とする半導
体装置の製造方法を提供する。
絶縁膜を介して金属窒化物層及び金属層を含む積層構造
を有するゲート電極を形成する工程と、還元性気体及び
窒素を含む還元雰囲気中で熱処理する第１の熱処理工程
と、酸化性気体及び窒素を含む酸化雰囲気中で熱処理す
る第２の熱処理工程とを具備することを特徴とする半導
体装置の製造方法を提供する。
【００１９】
【作用】本発明の方法では、ゲ−ト後酸化のための熱処
理工程を、シリコンの酸化を行なうとともに金属窒化物
層及び金属層の酸化を抑制するように制御された条件で
行なっている。即ち、熱処理を還元性気体、酸化性気体
及び窒素を含む雰囲気中で行なうとともに、昇温速度及
び降温速度を適切に制御している。それによって、金属
層の酸化により形成される金属酸化物層の膜厚を金属窒
化物層及び金属層の膜厚の２０％以下とすることが可能
である。
理工程を、シリコンの酸化を行なうとともに金属窒化物
層及び金属層の酸化を抑制するように制御された条件で
行なっている。即ち、熱処理を還元性気体、酸化性気体
及び窒素を含む雰囲気中で行なうとともに、昇温速度及
び降温速度を適切に制御している。それによって、金属
層の酸化により形成される金属酸化物層の膜厚を金属窒
化物層及び金属層の膜厚の２０％以下とすることが可能
である。
【００２０】昇温速度及び降温速度と金属酸化物層の膜
厚との関係について、以下に説明する。まず、時間ｔ0
とｔ1 との間にＴ0 からＴ1 へ昇温する時に金属窒化物
層及び金属層が酸化される膜厚ΔｔOX↑は、下記数１に
示す式（１）により表わされる。なお、温度Ｔ＝Ａｔ＋
Ｂ（Ａ，Ｂは定数、Ａは昇温及び降温の速度勾配を表わ
す）で表わされ、酸化速度Ｒ＝Ｃｅｘｐ（−Ｅａ／ｋ
Ｔ）（Ｃ＝Ｃ´ＰH2O n 、ｎは約１）で表わされる。
厚との関係について、以下に説明する。まず、時間ｔ0
とｔ1 との間にＴ0 からＴ1 へ昇温する時に金属窒化物
層及び金属層が酸化される膜厚ΔｔOX↑は、下記数１に
示す式（１）により表わされる。なお、温度Ｔ＝Ａｔ＋
Ｂ（Ａ，Ｂは定数、Ａは昇温及び降温の速度勾配を表わ
す）で表わされ、酸化速度Ｒ＝Ｃｅｘｐ（−Ｅａ／ｋ
Ｔ）（Ｃ＝Ｃ´ＰH2O n 、ｎは約１）で表わされる。
【００２１】
【数１】
【００２２】降温する時に金属窒化物層及び金属層が酸
化される膜厚ΔｔOX↓も同様に計算することが出来る。
従って、昇温する時に金属窒化物層及び金属層が酸化さ
れる膜厚ΔｔOX↑と降温する時に金属窒化物層及び金属
層が酸化される膜厚ΔｔOX↓の合計の膜厚をΔｔOXとす
ると、下記の式を満たす必要がある。
化される膜厚ΔｔOX↓も同様に計算することが出来る。
従って、昇温する時に金属窒化物層及び金属層が酸化さ
れる膜厚ΔｔOX↑と降温する時に金属窒化物層及び金属
層が酸化される膜厚ΔｔOX↓の合計の膜厚をΔｔOXとす
ると、下記の式を満たす必要がある。
【００２３】ΔｔOX＝ΔｔOX↑＋ΔｔOX↓≦０．２ｔ
（ｔ：金属窒化物層及び金属膜厚）この式を実際に
計算し、ＰH2O と昇降温速度との関係を求めたところ、
図７に示す結果を得た。この図において、４つの点（白
丸で示す）を滑らかに結んで形成される曲線、及びそれ
より高昇温速度側の領域で昇降温するとよいことがわか
る。
（ｔ：金属窒化物層及び金属膜厚）この式を実際に
計算し、ＰH2O と昇降温速度との関係を求めたところ、
図７に示す結果を得た。この図において、４つの点（白
丸で示す）を滑らかに結んで形成される曲線、及びそれ
より高昇温速度側の領域で昇降温するとよいことがわか
る。
【００２４】なお、通常の常圧条件では、金属窒化物層
の方が金属層より酸化され易いので、金属窒化物層の膜
厚のみを考えるとよい。このように、金属窒化物層及び
金属層の酸化を抑制することにより、低抵抗のゲ−ト電
極を得ることが出来るとともに、また熱処理時間の短縮
により熱的負荷軽減並びにスループットの向上につなが
り、良好なゲート絶縁耐性を有する半導体装置を製造す
ることができる。
の方が金属層より酸化され易いので、金属窒化物層の膜
厚のみを考えるとよい。このように、金属窒化物層及び
金属層の酸化を抑制することにより、低抵抗のゲ−ト電
極を得ることが出来るとともに、また熱処理時間の短縮
により熱的負荷軽減並びにスループットの向上につなが
り、良好なゲート絶縁耐性を有する半導体装置を製造す
ることができる。
【００２５】なお、Ｓｉのみ酸化し、Ｗ及びＴｉＮは酸
化しない水素と水蒸気の分圧については、以下のことが
言える。即ち、まずＳｉ、Ｗ及びＴｉＮの酸化反応は、
次の反応式で示される。
化しない水素と水蒸気の分圧については、以下のことが
言える。即ち、まずＳｉ、Ｗ及びＴｉＮの酸化反応は、
次の反応式で示される。
【００２６】 Ｓｉ＋２Ｈ2 Ｏ＝ＳｉＯ2 ＋２Ｈ2 …（１） ΔＧ1 °（Ｔ） Ｗ ＋２Ｈ2 Ｏ＝ＷＯ2 ＋２Ｈ2 …（２） ΔＧ2 °（Ｔ） ＴｉＮ＋２Ｈ2 Ｏ＝ＴｉＯ2 ＋２Ｈ2 ＋１／２Ｎ2 …（２） ΔＧ2 °（Ｔ） なお、ΔＧ1 °（Ｔ）、ΔＧ2 °（Ｔ）、ΔＧ2 °
（Ｔ）は、各反応式におけるギブスの自由エネルギ−で
ある。
（Ｔ）は、各反応式におけるギブスの自由エネルギ−で
ある。
【００２７】Ｓｉのみ酸化し、Ｗ及びＴｉは酸化されな
いための水素と水蒸気の分圧の条件は、以下の式で表わ
される。 ΔＧ1 °（Ｔ）≧−４．５７５×Ｔ×２ｌｏｇ（ＰH2／ＰH2O ）…（１） ΔＧ2 °（Ｔ）≦−４．５７５×Ｔ×２ｌｏｇ（ＰH2／ＰH2O ）…（２） ΔＧ2 °（Ｔ）≦−４．５７５×Ｔ ×｛１／２［ｌｏｇＰN2＋２ｌｏｇ（ＰH2／ＰH2O ）］｝ …（３） 例えば、昇降温時において、ΔＧn °（Ｔ）はΔＧn °
（Ｔ´）に変化するため（Ｔ＞Ｔ´）、各気体の分圧の
範囲は、図８に示すように変化する。その変化する範囲
内に実験条件が入るように分圧を変化させることによ
り、Ｗ及びＴｉを酸化することなく、Ｓｉのみを酸化す
ることが可能である。即ち、図８における直線１、２、
３、１´、２´、３´はそれぞれ上記不等式の等号を表
わすものであり、直線１と２と３に囲まれた領域がＷ及
びＴｉを酸化することなく、Ｓｉのみを酸化する範囲で
ある。なお、昇温時においても、同様のことが言える。
いための水素と水蒸気の分圧の条件は、以下の式で表わ
される。 ΔＧ1 °（Ｔ）≧−４．５７５×Ｔ×２ｌｏｇ（ＰH2／ＰH2O ）…（１） ΔＧ2 °（Ｔ）≦−４．５７５×Ｔ×２ｌｏｇ（ＰH2／ＰH2O ）…（２） ΔＧ2 °（Ｔ）≦−４．５７５×Ｔ ×｛１／２［ｌｏｇＰN2＋２ｌｏｇ（ＰH2／ＰH2O ）］｝ …（３） 例えば、昇降温時において、ΔＧn °（Ｔ）はΔＧn °
（Ｔ´）に変化するため（Ｔ＞Ｔ´）、各気体の分圧の
範囲は、図８に示すように変化する。その変化する範囲
内に実験条件が入るように分圧を変化させることによ
り、Ｗ及びＴｉを酸化することなく、Ｓｉのみを酸化す
ることが可能である。即ち、図８における直線１、２、
３、１´、２´、３´はそれぞれ上記不等式の等号を表
わすものであり、直線１と２と３に囲まれた領域がＷ及
びＴｉを酸化することなく、Ｓｉのみを酸化する範囲で
ある。なお、昇温時においても、同様のことが言える。
【００２８】
【実施例】以下、図面を参照して、本発明の実施例につ
いて詳細に説明する。図１（ａ）〜（ｅ）は、本発明の
第１の実施例に係るゲ−ト電極の形成工程を示す断面図
である。まず、図１（ａ）に示すように、例えばｐ型シ
リコン基板１１表面に選択酸化によりフィールド酸化膜
１２を形成した後、熱酸化処理を施してフィールド酸化
膜１２で分離されたシリコン基板１１の表面に厚さ５〜
３０ｎｍのシリコン酸化膜１３を形成した。
いて詳細に説明する。図１（ａ）〜（ｅ）は、本発明の
第１の実施例に係るゲ−ト電極の形成工程を示す断面図
である。まず、図１（ａ）に示すように、例えばｐ型シ
リコン基板１１表面に選択酸化によりフィールド酸化膜
１２を形成した後、熱酸化処理を施してフィールド酸化
膜１２で分離されたシリコン基板１１の表面に厚さ５〜
３０ｎｍのシリコン酸化膜１３を形成した。
【００２９】次いで、図１（ｂ）に示すように、シリコ
ン酸化膜１３上に、不純物が添加された厚さ５０ｎｍの
多結晶シリコン層１４を推積した後、基板１１を４７３
Ｋの温度に保持した状態で、Ｎ2 とＡｒの混合ガス中で
Ｔｉをターゲットとしたスパッタリングを行なうことに
より、多結晶シリコン層１４上に厚さ５０ｎｍのＴｉＮ
層１５を推積した。続いて、ＬＰＣＶＤ法により水素
（Ｈ2 ）、モノシラン（ＳｉＨ4 ）及び六フッ化タング
ステン（ＷＦ6 ）の混合ガスを用い、Ｈ2 を０．１７３
Ｔｏｒｒ、ＳｉＨ4 を０．０１３Ｔｏｒｒ、ＷＦ6 を
０．０６５Ｔｏｒｒの各分圧に保持し、４２０℃の基板
温度でＴｉＮ層１５上に厚さ約１５０ｎｍのＷ層１６を
推積した。
ン酸化膜１３上に、不純物が添加された厚さ５０ｎｍの
多結晶シリコン層１４を推積した後、基板１１を４７３
Ｋの温度に保持した状態で、Ｎ2 とＡｒの混合ガス中で
Ｔｉをターゲットとしたスパッタリングを行なうことに
より、多結晶シリコン層１４上に厚さ５０ｎｍのＴｉＮ
層１５を推積した。続いて、ＬＰＣＶＤ法により水素
（Ｈ2 ）、モノシラン（ＳｉＨ4 ）及び六フッ化タング
ステン（ＷＦ6 ）の混合ガスを用い、Ｈ2 を０．１７３
Ｔｏｒｒ、ＳｉＨ4 を０．０１３Ｔｏｒｒ、ＷＦ6 を
０．０６５Ｔｏｒｒの各分圧に保持し、４２０℃の基板
温度でＴｉＮ層１５上に厚さ約１５０ｎｍのＷ層１６を
推積した。
【００３０】引き続き、Ｗ層１６、ＴｉＮ層１５及び多
結晶シリコン層１４を通常のフォトリソグラフィと反応
性イオンエッチング（ＲＩＥ）を用いて順次選択的にエ
ッチングすることにより、図１（ｃ）に示すように、ゲ
ート電極１８を形成した。
結晶シリコン層１４を通常のフォトリソグラフィと反応
性イオンエッチング（ＲＩＥ）を用いて順次選択的にエ
ッチングすることにより、図１（ｃ）に示すように、ゲ
ート電極１８を形成した。
【００３１】次に、水素（Ｈ2 ）と水蒸気（Ｈ2 Ｏ）を
含み、窒素（Ｎ2 ）をキャリアガスとした混合ガス雰囲
気中（全圧１気圧）において、シリコンの酸化速度向上
のために水蒸気分圧をＷＯ2 が還元され、ＴｉＮが酸化
される条件にまでに上げた。この条件のガス分圧は、Ｈ
2 ：Ｈ2 Ｏ：Ｎ2 ＝０．１６４：１×１０-3：０．８３
５である。この分圧条件で１００℃／分の昇温速度で９
００℃に昇温し、３０分加熱を行なった後、−７０℃／
分の降温速度で降温した。この時の基板温度の時間変化
を図２に示す。なお、Ｈ2 Ｏ分圧は、一定とした。
含み、窒素（Ｎ2 ）をキャリアガスとした混合ガス雰囲
気中（全圧１気圧）において、シリコンの酸化速度向上
のために水蒸気分圧をＷＯ2 が還元され、ＴｉＮが酸化
される条件にまでに上げた。この条件のガス分圧は、Ｈ
2 ：Ｈ2 Ｏ：Ｎ2 ＝０．１６４：１×１０-3：０．８３
５である。この分圧条件で１００℃／分の昇温速度で９
００℃に昇温し、３０分加熱を行なった後、−７０℃／
分の降温速度で降温した。この時の基板温度の時間変化
を図２に示す。なお、Ｈ2 Ｏ分圧は、一定とした。
【００３２】以上の条件の下での酸化処理によると、図
１（ｄ）に示すように、多結晶シリコン層１４の側壁部
とシリコン基板１１の表面が酸化されるだけでなく、Ｔ
ｉＮ層１５の露出した側壁も酸化され、ＴｉＯ2 膜１７
が形成されるが、その厚さは約５ｎｍと非常に薄いこと
が確認された。これは、上述の酸化処理方法は、従来の
方法に比べ、プロセス時間が１６０分から４６分にまで
短縮でき、且つＴｉＮ層酸化抑制に有効であることを示
している。
１（ｄ）に示すように、多結晶シリコン層１４の側壁部
とシリコン基板１１の表面が酸化されるだけでなく、Ｔ
ｉＮ層１５の露出した側壁も酸化され、ＴｉＯ2 膜１７
が形成されるが、その厚さは約５ｎｍと非常に薄いこと
が確認された。これは、上述の酸化処理方法は、従来の
方法に比べ、プロセス時間が１６０分から４６分にまで
短縮でき、且つＴｉＮ層酸化抑制に有効であることを示
している。
【００３３】また、レジスト剥離アッシャーによって酸
化されたＷ表面は、還元され、良好なＷ表面になること
もわかった。更に、本方法によりゲート電極１８のエッ
ジ領域の酸化膜が約５ｎｍ厚くなっていることが確認さ
れた。
化されたＷ表面は、還元され、良好なＷ表面になること
もわかった。更に、本方法によりゲート電極１８のエッ
ジ領域の酸化膜が約５ｎｍ厚くなっていることが確認さ
れた。
【００３４】続いて、フィールド酸化膜１２及びゲート
電極１８をマスクとしてｎ型不純物、例えば砒素をイオ
ン注入し、活性化することにより、図１（ｅ）に示すよ
うに、シリコン基板１１の表面領域にソース、ドレイン
となるｎ+ 型拡散層１９ａ、１９ｂが形成された。
電極１８をマスクとしてｎ型不純物、例えば砒素をイオ
ン注入し、活性化することにより、図１（ｅ）に示すよ
うに、シリコン基板１１の表面領域にソース、ドレイン
となるｎ+ 型拡散層１９ａ、１９ｂが形成された。
【００３５】本実施例によれば、酸化処理工程におい
て、ゲート構造におけるＷ層及びＴｉＮ層の側壁の酸化
を最少にとどめることが出来ると共に、プロセス時間の
短縮が可能であり、更に、良好なゲート電極絶縁耐性を
有するＭＯＳ型半導体装置を製造することができること
が確認された。
て、ゲート構造におけるＷ層及びＴｉＮ層の側壁の酸化
を最少にとどめることが出来ると共に、プロセス時間の
短縮が可能であり、更に、良好なゲート電極絶縁耐性を
有するＭＯＳ型半導体装置を製造することができること
が確認された。
【００３６】また本実施例に関し、ゲート電極構造にお
いて、ＴｉＮ酸化の限界条件までＰH2O を下げ（ガス分
圧はＨ2 ：Ｈ2 Ｏ：Ｎ2 ＝０．１６４：１×１０-4：
０．８３６）、昇温速度１５０℃／分、降温速度−９０
℃／分の高速昇降温速度条件で１２０分間熱処理するこ
とで、ＴｉＮ層の側壁の酸化を更に抑制することが可能
である。この方法によると、ＴｉＮ層側壁の酸化物の膜
厚を１ｎｍ以下にすることが可能である。基板の昇降温
速度は、上記した値に限るものではなく、少なくとも電
極を形成する金属層の露出面の酸化を膜厚の２０％以内
に抑制する範囲であれば、本発明の目的が達成される。
いて、ＴｉＮ酸化の限界条件までＰH2O を下げ（ガス分
圧はＨ2 ：Ｈ2 Ｏ：Ｎ2 ＝０．１６４：１×１０-4：
０．８３６）、昇温速度１５０℃／分、降温速度−９０
℃／分の高速昇降温速度条件で１２０分間熱処理するこ
とで、ＴｉＮ層の側壁の酸化を更に抑制することが可能
である。この方法によると、ＴｉＮ層側壁の酸化物の膜
厚を１ｎｍ以下にすることが可能である。基板の昇降温
速度は、上記した値に限るものではなく、少なくとも電
極を形成する金属層の露出面の酸化を膜厚の２０％以内
に抑制する範囲であれば、本発明の目的が達成される。
【００３７】次に、本発明の第２の実施例に係る半導体
装置の製造工程について、図３（ａ）〜（ｃ）を参照し
て説明する。まず、Ｗ層１６、ＴｉＮ層１５及び多結晶
シリコン層１４を通常のフォトリソグラフィと反応性イ
オンエッチング（ＲＩＥ）を用いて、順次選択的にエッ
チングすることにより、図３（ａ）に示すゲート電極１
８を形成した。
装置の製造工程について、図３（ａ）〜（ｃ）を参照し
て説明する。まず、Ｗ層１６、ＴｉＮ層１５及び多結晶
シリコン層１４を通常のフォトリソグラフィと反応性イ
オンエッチング（ＲＩＥ）を用いて、順次選択的にエッ
チングすることにより、図３（ａ）に示すゲート電極１
８を形成した。
【００３８】次いで、水素（Ｈ2 ）と水蒸気（Ｈ2 Ｏ）
を含み、窒素（Ｎ2 ）をキャリアガスとした混合ガス雰
囲気中（全圧１気圧）において、昇温時にそれぞれのガ
スの分圧比を昇温時におけるＴｉＯ2 の還元条件になる
ように予め設定した。その分圧比はＨ2 ：Ｈ2 Ｏ：Ｎ2
＝１：１０-8：１０である。ちなみにこの条件は、ＷＯ
2 の還元条件でもある。このＴｉＯ2 の還元雰囲気中で
１５０℃／分の昇温速度を保ちつつ９００℃に上げ、温
度が一定になると同時にガス分圧比をＴｉＮ酸化限界条
件であるＨ2 ：Ｈ2 Ｏ：Ｎ2 ＝０．１６４：１×１
０-4：０．８３６にまで変化させ、１２０分加熱を行っ
た。次に、ガス分圧比を元のＨ2 ：Ｈ2 Ｏ：Ｎ2 ＝１：
１０-8：１０に変化させた後、−９０℃／分で降温し
た。この時のＨ2 Ｏ分圧と基板温度の時間変化を図４に
示す。
を含み、窒素（Ｎ2 ）をキャリアガスとした混合ガス雰
囲気中（全圧１気圧）において、昇温時にそれぞれのガ
スの分圧比を昇温時におけるＴｉＯ2 の還元条件になる
ように予め設定した。その分圧比はＨ2 ：Ｈ2 Ｏ：Ｎ2
＝１：１０-8：１０である。ちなみにこの条件は、ＷＯ
2 の還元条件でもある。このＴｉＯ2 の還元雰囲気中で
１５０℃／分の昇温速度を保ちつつ９００℃に上げ、温
度が一定になると同時にガス分圧比をＴｉＮ酸化限界条
件であるＨ2 ：Ｈ2 Ｏ：Ｎ2 ＝０．１６４：１×１
０-4：０．８３６にまで変化させ、１２０分加熱を行っ
た。次に、ガス分圧比を元のＨ2 ：Ｈ2 Ｏ：Ｎ2 ＝１：
１０-8：１０に変化させた後、−９０℃／分で降温し
た。この時のＨ2 Ｏ分圧と基板温度の時間変化を図４に
示す。
【００３９】このような熱処理工程によれば、図３
（ｂ）に示すように多結晶シリコン層１４の側壁部とシ
リコン基板１１の表面のみが酸化され、露出したＴｉＮ
層１５及びＷ層の側壁には、酸化膜は形成されていなか
った。また、ゲート電極１８のエッジ領域の酸化膜は、
約５ｎｍ厚くなっていることが確認された。
（ｂ）に示すように多結晶シリコン層１４の側壁部とシ
リコン基板１１の表面のみが酸化され、露出したＴｉＮ
層１５及びＷ層の側壁には、酸化膜は形成されていなか
った。また、ゲート電極１８のエッジ領域の酸化膜は、
約５ｎｍ厚くなっていることが確認された。
【００４０】続いて、フィールド酸化膜１２及びゲート
電極１８をマスクとしてｎ型不純物、例えば砒素をイオ
ン注入し、活性化することにより、図３（ｃ）に示すよ
うに、シリコン基板１１の表面領域にソース、ドレイン
となるｎ+ 型拡散層１９ａ、１９ｂを形成した。
電極１８をマスクとしてｎ型不純物、例えば砒素をイオ
ン注入し、活性化することにより、図３（ｃ）に示すよ
うに、シリコン基板１１の表面領域にソース、ドレイン
となるｎ+ 型拡散層１９ａ、１９ｂを形成した。
【００４１】以上説明した第２の実施例によれば、熱処
理工程によりゲート構造における金属電極構造のシリコ
ン以外の部分の側壁の酸化を抑制することができ、良好
なゲート電極絶縁耐性を有する半導体装置を製造するこ
とができることが確認された。
理工程によりゲート構造における金属電極構造のシリコ
ン以外の部分の側壁の酸化を抑制することができ、良好
なゲート電極絶縁耐性を有する半導体装置を製造するこ
とができることが確認された。
【００４２】また本実施例に示した昇降温時のＨ2 ／Ｈ
2 Ｏ／Ｎ2 分圧は、以下の条件の範囲内で変化させるこ
とが可能である。即ち、室温と処理温度の間の昇降温時
において、変化する温度に対応してＰH2／ＰH2O 並びに
ｌｏｇＰN2を制御し、絶えずシリコンの選択酸化条件を
満たす様にすることで金属層及び金属窒化物層の酸化を
抑制することも可能である。
2 Ｏ／Ｎ2 分圧は、以下の条件の範囲内で変化させるこ
とが可能である。即ち、室温と処理温度の間の昇降温時
において、変化する温度に対応してＰH2／ＰH2O 並びに
ｌｏｇＰN2を制御し、絶えずシリコンの選択酸化条件を
満たす様にすることで金属層及び金属窒化物層の酸化を
抑制することも可能である。
【００４３】次に、本発明の第３の実施例に係る半導体
装置の製造工程について、図５（ａ）〜（ｃ）を参照し
て説明する。まず、Ｗ層１６、ＴｉＮ層１５及び多結晶
シリコン層１４を通常のフォトリソグラフィと反応性イ
オンエッチング（ＲＩＥ）を用いて順次選択的にエッチ
ングすることにより、図５（ａ）に示すゲート電極１８
を形成した後、フィールド酸化膜１２及びゲート電極１
８をマスクとしてｎ型不純物、例えば砒素をイオン注入
し、図５（ｂ）に示すように、ｎ+ 拡散層１９ａ、１９
ｂを形成する。
装置の製造工程について、図５（ａ）〜（ｃ）を参照し
て説明する。まず、Ｗ層１６、ＴｉＮ層１５及び多結晶
シリコン層１４を通常のフォトリソグラフィと反応性イ
オンエッチング（ＲＩＥ）を用いて順次選択的にエッチ
ングすることにより、図５（ａ）に示すゲート電極１８
を形成した後、フィールド酸化膜１２及びゲート電極１
８をマスクとしてｎ型不純物、例えば砒素をイオン注入
し、図５（ｂ）に示すように、ｎ+ 拡散層１９ａ、１９
ｂを形成する。
【００４４】次いで、水素（Ｈ2 ）と水蒸気（Ｈ2 Ｏ）
を含み、窒素（Ｎ2 ）をキャリアガスとした混合ガス雰
囲気中（全圧１気圧）において、それぞれのガスの分圧
比を昇温時におけるＴｉＯ2 の還元条件になるように変
化させた。その分圧比はＨ2：Ｈ2 Ｏ：Ｎ2 ＝１：１０
-8：１０である。このようなＴｉＯ2 の還元雰囲気中で
１５０℃／分の昇温速度を保ちつつ温度を１０００℃に
上げ、温度が一定になると同時にガス分圧比をＨ2 ：Ｈ
2 Ｏ：Ｎ2 ＝０．１６４：１×１０-4：０．８３６に変
化させ、１分間加熱を行った。次に、ガス分圧比をＨ
2 ：Ｈ2 Ｏ：Ｎ2＝１：１０-8：１０に変化させた後、
−９０℃／分で降温した。この時、ゲート電極エッジ領
域の酸化膜が約５ｎｍほど厚くなっていることを確認し
た。
を含み、窒素（Ｎ2 ）をキャリアガスとした混合ガス雰
囲気中（全圧１気圧）において、それぞれのガスの分圧
比を昇温時におけるＴｉＯ2 の還元条件になるように変
化させた。その分圧比はＨ2：Ｈ2 Ｏ：Ｎ2 ＝１：１０
-8：１０である。このようなＴｉＯ2 の還元雰囲気中で
１５０℃／分の昇温速度を保ちつつ温度を１０００℃に
上げ、温度が一定になると同時にガス分圧比をＨ2 ：Ｈ
2 Ｏ：Ｎ2 ＝０．１６４：１×１０-4：０．８３６に変
化させ、１分間加熱を行った。次に、ガス分圧比をＨ
2 ：Ｈ2 Ｏ：Ｎ2＝１：１０-8：１０に変化させた後、
−９０℃／分で降温した。この時、ゲート電極エッジ領
域の酸化膜が約５ｎｍほど厚くなっていることを確認し
た。
【００４５】このような熱処理工程によれば、図５
（ｃ）に示すように、Ｗ層１６／ＴｉＮ層１５の酸化な
しに多結晶シリコン層１４の側壁部とシリコン基板１１
の表面のみを酸化できると同時に、高温で短時間の熱処
理のため、ソース・ドレインとなるｎ+ 型拡散層１９
ａ、１９ｂを過大に広げることなく、イオン注入した不
純物の活性化を行うことができる。
（ｃ）に示すように、Ｗ層１６／ＴｉＮ層１５の酸化な
しに多結晶シリコン層１４の側壁部とシリコン基板１１
の表面のみを酸化できると同時に、高温で短時間の熱処
理のため、ソース・ドレインとなるｎ+ 型拡散層１９
ａ、１９ｂを過大に広げることなく、イオン注入した不
純物の活性化を行うことができる。
【００４６】以上説明した第３の実施例によると、シリ
コンの選択酸化と同時に拡散層の活性化を行なっている
ため、工程数を増やす事なく良好なゲート電極絶縁耐性
を有する半導体装置を製造することが可能である。
コンの選択酸化と同時に拡散層の活性化を行なっている
ため、工程数を増やす事なく良好なゲート電極絶縁耐性
を有する半導体装置を製造することが可能である。
【００４７】次に、本発明の第４の実施例に係る半導体
装置の製造工程について説明する。まず、Ｗ層／ＴｉＮ
層／多結晶シリコン層を通常のフォトリソグラフィと反
応性イオンエッチング（ＲＩＥ）を用いて順次選択的に
エッチングすることによりゲート電極１８を形成する。
次いで、昇温時のガス雰囲気を水蒸気（Ｈ2 Ｏ）と窒素
（Ｎ2 ）の混合ガス（全圧１気圧）とし、それぞれのガ
スの分圧比をＨ2 Ｏ：Ｎ2 ＝０．０１：１０に設定す
る。このような酸化性雰囲気中で１５０℃／分の昇温速
度を保ちつつ９００℃に昇温し、温度一定で１０分間加
熱処理する。これにより、Ｗ層／ＴｉＮ層／多結晶シリ
コン層表面は酸化され、ゲート酸化膜は厚くなった。
装置の製造工程について説明する。まず、Ｗ層／ＴｉＮ
層／多結晶シリコン層を通常のフォトリソグラフィと反
応性イオンエッチング（ＲＩＥ）を用いて順次選択的に
エッチングすることによりゲート電極１８を形成する。
次いで、昇温時のガス雰囲気を水蒸気（Ｈ2 Ｏ）と窒素
（Ｎ2 ）の混合ガス（全圧１気圧）とし、それぞれのガ
スの分圧比をＨ2 Ｏ：Ｎ2 ＝０．０１：１０に設定す
る。このような酸化性雰囲気中で１５０℃／分の昇温速
度を保ちつつ９００℃に昇温し、温度一定で１０分間加
熱処理する。これにより、Ｗ層／ＴｉＮ層／多結晶シリ
コン層表面は酸化され、ゲート酸化膜は厚くなった。
【００４８】次に、ガスをＨ2 ：Ｎ2 ＝１：１０（全圧
１気圧）に変化させた後、この還元性雰囲気中で更に１
０分間加熱処理を行った後、−９０℃／分の降温速度で
降温した。このように酸化性雰囲気から還元性雰囲気に
変えることにより、Ｗ層／ＴｉＮ層表面の酸化膜は完全
に還元されたが、多結晶シリコン層側面の酸化膜並びに
ゲート酸化膜は還元されずに残すことが可能であった。
１気圧）に変化させた後、この還元性雰囲気中で更に１
０分間加熱処理を行った後、−９０℃／分の降温速度で
降温した。このように酸化性雰囲気から還元性雰囲気に
変えることにより、Ｗ層／ＴｉＮ層表面の酸化膜は完全
に還元されたが、多結晶シリコン層側面の酸化膜並びに
ゲート酸化膜は還元されずに残すことが可能であった。
【００４９】このように、酸化と還元を交互に行うこと
で、シリコンの選択酸化と同様の効果をもたらす事がで
きる。図６に、Ｗ層表面の酸化量と、ＷＯX 還元後のＷ
表面の平坦度を示す。Ｗ膜の膜厚に対し２０％以下の酸
化量であれば、還元後の凹凸は１０ｎｍ以下に抑えるこ
とが可能である。
で、シリコンの選択酸化と同様の効果をもたらす事がで
きる。図６に、Ｗ層表面の酸化量と、ＷＯX 還元後のＷ
表面の平坦度を示す。Ｗ膜の膜厚に対し２０％以下の酸
化量であれば、還元後の凹凸は１０ｎｍ以下に抑えるこ
とが可能である。
【００５０】以上説明した第４の実施例によると、、水
の分圧を高くすることで酸化速度を向上させることが可
能であるとともに、その酸化量を一定限度に抑えること
で、還元後のゲート表面の平坦度が保たれるので、プロ
セス時間を短縮することが出来、かつ良好なゲート電極
絶縁耐性を有する半導体装置を製造することが可能であ
る。
の分圧を高くすることで酸化速度を向上させることが可
能であるとともに、その酸化量を一定限度に抑えること
で、還元後のゲート表面の平坦度が保たれるので、プロ
セス時間を短縮することが出来、かつ良好なゲート電極
絶縁耐性を有する半導体装置を製造することが可能であ
る。
【００５１】以上、本発明の種々の実施例について説明
したが、本発明は、上記実施例に限られるものではな
く、金属層としてＰｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｎｉなどを
用い、金属窒化物層としてＺｒＮ、ＨｆＮ、ＷＮx など
を用いた金属積層構造に対しても適用可能である。ま
た、ゲ−ト電極は、シリコン層、金属窒化物層、金属層
の積層構造に限られることはなく、ゲ−ト絶縁膜上に金
属窒化物層、金属層をこの順に積層したメタルゲ−ト構
造としてもよい。その他、本発明の主旨を逸脱しない範
囲で種々変形して適用可能であることは言うまでもな
い。
したが、本発明は、上記実施例に限られるものではな
く、金属層としてＰｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｎｉなどを
用い、金属窒化物層としてＺｒＮ、ＨｆＮ、ＷＮx など
を用いた金属積層構造に対しても適用可能である。ま
た、ゲ−ト電極は、シリコン層、金属窒化物層、金属層
の積層構造に限られることはなく、ゲ−ト絶縁膜上に金
属窒化物層、金属層をこの順に積層したメタルゲ−ト構
造としてもよい。その他、本発明の主旨を逸脱しない範
囲で種々変形して適用可能であることは言うまでもな
い。
【００５２】
【発明の効果】以上詳述した如く、本発明によれば、多
層構造を有するゲート電極の熱処理の昇温及び降温速度
を制御することにより、ゲート電極を構成する金属窒化
物層及び金属層の酸化を招くことなく、ゲ−ト後酸化を
行なうことが可能である。それによって、熱処理時間を
短縮して、熱的負荷を軽減するとともに、ゲート耐圧を
向上させた半導体装置を高歩留りで製造することが可能
である。
層構造を有するゲート電極の熱処理の昇温及び降温速度
を制御することにより、ゲート電極を構成する金属窒化
物層及び金属層の酸化を招くことなく、ゲ−ト後酸化を
行なうことが可能である。それによって、熱処理時間を
短縮して、熱的負荷を軽減するとともに、ゲート耐圧を
向上させた半導体装置を高歩留りで製造することが可能
である。
【図１】本発明の第１の実施例に係る半導体装置の製造
工程を示す断面図。
工程を示す断面図。
【図２】本発明の第１の実施例における熱処理工程の基
板温度と水蒸気分圧の時間変化を示す特性図。
板温度と水蒸気分圧の時間変化を示す特性図。
【図３】本発明の第２の実施例に係る半導体装置の製造
工程を示す断面図。
工程を示す断面図。
【図４】本発明の第２の実施例における熱処理工程の基
板温度と水蒸気分圧の時間変化を示す特性図。
板温度と水蒸気分圧の時間変化を示す特性図。
【図５】本発明の第３の実施例に係る半導体装置の製造
工程を示す断面図。
工程を示す断面図。
【図６】本発明の第４の実施例における熱処理工程のＷ
層表面の酸化量とＷＯx 還元後のＷ表面の平坦度を示す
特性図。
層表面の酸化量とＷＯx 還元後のＷ表面の平坦度を示す
特性図。
【図７】水蒸気分圧と昇降温速度との関係を示す特性
図。
図。
【図８】気体の分圧と酸化の有無の関係を示す特性図。
【図９】従来の半導体装置の製造工程を示す断面図。
【図１０】従来の半導体装置の製造工程における熱処理
工程の基板温度と水蒸気分圧の時間変化を示す特性図。
工程の基板温度と水蒸気分圧の時間変化を示す特性図。
１…ｐ型シリコン基板 ２…フィールド絶縁膜 ３ａ、３ｂ…ｎ+ 型拡散層 ４…ゲート酸化膜 ５…多結晶シリコン ６…窒化金属層 ７…Ｗ層 ８…ゲート電極 ９…ＴｉＯ2 膜 １１…ｐ型シリコン基板 １２…フィールド酸化膜 １３…シリコン酸化膜 １４…多結晶シリコン層 １５…ＴｉＮ層 １６…Ｗ層 １７…ＴｉＯ2 膜 １８…ゲート電極 １９ａ、１９ｂ…ｎ+ 型拡散層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１２月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【課題を解決するための手段】本発明は、シリコン基板
上にゲ−ト絶縁膜を介して金属窒化物層及び金属層を含
む積層構造を有するゲート電極を形成する工程と、還元
性気体、酸化性気体及び窒素を含む雰囲気中で熱処理す
ることにより前記シリコン基板表面の酸化を行なう工程
と、前記熱処理の工程の前後において前記雰囲気中で前
記シリコン基板の昇降温を行なう工程とを具備し、前記
昇降温の工程は、前記金属窒化物層及び前記金属層の酸
化によりそれぞれ形成される金属酸化物層の膜厚が前記
金属酸化物層及び前記金属層の膜厚の２０％となる昇温
速度及び降温速度以上の速度で行なうことを特徴とする
半導体装置の製造方法を提供する。
上にゲ−ト絶縁膜を介して金属窒化物層及び金属層を含
む積層構造を有するゲート電極を形成する工程と、還元
性気体、酸化性気体及び窒素を含む雰囲気中で熱処理す
ることにより前記シリコン基板表面の酸化を行なう工程
と、前記熱処理の工程の前後において前記雰囲気中で前
記シリコン基板の昇降温を行なう工程とを具備し、前記
昇降温の工程は、前記金属窒化物層及び前記金属層の酸
化によりそれぞれ形成される金属酸化物層の膜厚が前記
金属酸化物層及び前記金属層の膜厚の２０％となる昇温
速度及び降温速度以上の速度で行なうことを特徴とする
半導体装置の製造方法を提供する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】本発明の方法において、ゲート電極は、多
結晶シリコン層、金属窒化物層、及び金属層の積層構造
とすることが出来る。金属層としては、タングステン、
モリブデン、白金、パラジウム、ロジウム、ルテニウ
ム、ニッケル、コバルト、タンタル、チタン等を用いる
ことが出来る。金属窒化物層は、金属層と多結晶シリコ
ン層との間の障壁層をなすものであって、チタン、ジル
コニウム、ハフニウム、タングステン、バナジウム、ニ
オブ、タンタル、クロム、レニウム等の窒化物を用いる
ことが出来る。
結晶シリコン層、金属窒化物層、及び金属層の積層構造
とすることが出来る。金属層としては、タングステン、
モリブデン、白金、パラジウム、ロジウム、ルテニウ
ム、ニッケル、コバルト、タンタル、チタン等を用いる
ことが出来る。金属窒化物層は、金属層と多結晶シリコ
ン層との間の障壁層をなすものであって、チタン、ジル
コニウム、ハフニウム、タングステン、バナジウム、ニ
オブ、タンタル、クロム、レニウム等の窒化物を用いる
ことが出来る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】更に、本発明は、シリコン基板上にゲ−ト
絶縁膜を介して金属窒化物層及び金属層を含む積層構造
を有する電極を形成する工程と、還元性気体、酸化性気
体及び窒素を含む雰囲気中で熱処理することにより前記
シリコン基板表面の酸化を行なう工程と、前記熱処理の
工程の前後において前記シリコン基板の昇降温を行なう
工程とを具備し、前記昇降温の工程に先立ち、或いは該
工程中に、前記金属窒化物層及び前記金属層中の金属の
酸化反応における自由エネルギ−窒化がゼロ又は正とな
るように、前記雰囲気中に含まれる気体の分圧を制御す
ることを特徴とする半導体装置の製造方法を提供する。
絶縁膜を介して金属窒化物層及び金属層を含む積層構造
を有する電極を形成する工程と、還元性気体、酸化性気
体及び窒素を含む雰囲気中で熱処理することにより前記
シリコン基板表面の酸化を行なう工程と、前記熱処理の
工程の前後において前記シリコン基板の昇降温を行なう
工程とを具備し、前記昇降温の工程に先立ち、或いは該
工程中に、前記金属窒化物層及び前記金属層中の金属の
酸化反応における自由エネルギ−窒化がゼロ又は正とな
るように、前記雰囲気中に含まれる気体の分圧を制御す
ることを特徴とする半導体装置の製造方法を提供する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【数１】
Claims (3)
- 【請求項１】シリコン基板上にゲ−ト絶縁膜を介して金
属窒化物層及び金属層を含む積層構造を有するゲート電
極を形成する工程と、還元性気体、酸化性気体及び窒素
を含む雰囲気中で熱処理することにより前記シリコン基
板表面の酸化を行なう工程と、前記熱処理の工程の前後
において前記雰囲気中で前記シリコン基板の昇降温を行
なう工程工程とを具備し、前記昇降温の工程は、前記金
属窒化物層及び前記金属層の酸化によりそれぞれ形成さ
れる金属酸化物層の膜厚が前記金属酸化物層及び前記金
属層の膜厚の２０％となる昇温速度及び降温速度以上の
速度で行なうことを特徴とする半導体装置の製造方法。 - 【請求項２】シリコン基板上にゲ−ト絶縁膜を介して金
属窒化物層及び金属層を含む積層構造を有する電極を形
成する工程と、還元性気体、酸化性気体及び窒素を含む
雰囲気中で熱処理することにより前記シリコン基板表面
の酸化を行なう工程と、前記熱処理の工程の前後におい
て前記シリコン基板の昇降温を行なう工程工程とを具備
し、前記昇降温の工程に先立ち、或いは該工程中に、前
記金属窒化物層及び前記金属層中の金属の酸化反応にお
ける自由エネルギ−窒化がゼロ又は正となるように、前
記雰囲気中に含まれる気体の分圧を制御することを特徴
とする半導体装置の製造方法。 - 【請求項３】シリコン基板上にゲ−ト絶縁膜を介して金
属窒化物層及び金属層を含む積層構造を有するゲート電
極を形成する工程と、還元性気体及び窒素を含む還元雰
囲気中で熱処理する第１の熱処理工程と、酸化性気体及
び窒素を含む酸化雰囲気中で熱処理する第２の熱処理工
程とを具備することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23678393A JP3277043B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23678393A JP3277043B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794716A true JPH0794716A (ja) | 1995-04-07 |
| JP3277043B2 JP3277043B2 (ja) | 2002-04-22 |
Family
ID=17005733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23678393A Expired - Fee Related JP3277043B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3277043B2 (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907188A (en) * | 1995-08-25 | 1999-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device with conductive oxidation preventing film and method for manufacturing the same |
| EP0964437A2 (en) * | 1998-05-20 | 1999-12-15 | Hitachi, Ltd. | Process for producing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US6187674B1 (en) * | 1998-12-08 | 2001-02-13 | United Microelectronics Corp. | Manufacturing method capable of preventing corrosion and contamination of MOS gate |
| US6197702B1 (en) | 1997-05-30 | 2001-03-06 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| FR2799990A1 (fr) * | 1999-10-26 | 2001-04-27 | Mitel Semiconductor Ab | Procede et appareil pour l'oxydation controlee de materiaux |
| US6555407B1 (en) | 1999-10-26 | 2003-04-29 | Zarlink Semiconductor Ab | Method for the controlled oxidiation of materials |
| US6593229B1 (en) | 1999-06-04 | 2003-07-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and method for manufacturing the same |
| US6734114B2 (en) | 2001-11-15 | 2004-05-11 | Renesas Technology, Corp. | Method for manufacturing semiconductor integrated circuit device |
| US7049187B2 (en) | 2001-03-12 | 2006-05-23 | Renesas Technology Corp. | Manufacturing method of polymetal gate electrode |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US7221056B2 (en) | 2003-09-24 | 2007-05-22 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| WO2007069438A1 (ja) * | 2005-12-16 | 2007-06-21 | Tokyo Electron Limited | 金属系膜の脱炭素処理方法、成膜方法および半導体装置の製造方法 |
| US7253465B2 (en) | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
| KR100919076B1 (ko) * | 2004-02-25 | 2009-09-28 | 도쿄엘렉트론가부시키가이샤 | 피처리체의 산화 방법 및 산화 장치 |
| WO2010026624A1 (ja) * | 2008-09-02 | 2010-03-11 | 株式会社 東芝 | 不揮発性半導体記憶装置の製造方法 |
| WO2011013616A1 (ja) * | 2009-07-27 | 2011-02-03 | 東京エレクトロン株式会社 | 選択酸化処理方法、選択酸化処理装置およびコンピュータ読み取り可能な記憶媒体 |
-
1993
- 1993-09-22 JP JP23678393A patent/JP3277043B2/ja not_active Expired - Fee Related
Cited By (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133150A (en) * | 1995-08-25 | 2000-10-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US5907188A (en) * | 1995-08-25 | 1999-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device with conductive oxidation preventing film and method for manufacturing the same |
| US6503819B2 (en) | 1997-05-30 | 2003-01-07 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US7122469B2 (en) | 1997-05-30 | 2006-10-17 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6197702B1 (en) | 1997-05-30 | 2001-03-06 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6987069B2 (en) | 1997-05-30 | 2006-01-17 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6784116B2 (en) | 1997-05-30 | 2004-08-31 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6528403B2 (en) | 1997-05-30 | 2003-03-04 | Hitachi, Ltd. | Fabrication process of a semiconductor integrated circuit device |
| US6784038B2 (en) | 1998-05-20 | 2004-08-31 | Renesas Technology Corp. | Process for producing semiconductor integrated circuit device and semiconductor integrated circuit device |
| EP0964437A3 (en) * | 1998-05-20 | 2002-11-27 | Hitachi, Ltd. | Process for producing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US6323115B1 (en) | 1998-05-20 | 2001-11-27 | Hitachi, Ltd. | Method of forming semiconductor integrated circuit device with dual gate CMOS structure |
| EP0964437A2 (en) * | 1998-05-20 | 1999-12-15 | Hitachi, Ltd. | Process for producing semiconductor integrated circuit device and semiconductor integrated circuit device |
| US6187674B1 (en) * | 1998-12-08 | 2001-02-13 | United Microelectronics Corp. | Manufacturing method capable of preventing corrosion and contamination of MOS gate |
| US6593229B1 (en) | 1999-06-04 | 2003-07-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and method for manufacturing the same |
| KR100745960B1 (ko) * | 1999-06-04 | 2007-08-02 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치의 제조 방법 |
| US6737341B1 (en) * | 1999-06-04 | 2004-05-18 | Renesas Technology Corporation | Semiconductor integrated circuit device and method for manufacturing the same |
| US6936550B2 (en) | 1999-06-04 | 2005-08-30 | Hitachi, Ltd. | Semiconductor integrated circuit device and method for manufacturing the same |
| US6555407B1 (en) | 1999-10-26 | 2003-04-29 | Zarlink Semiconductor Ab | Method for the controlled oxidiation of materials |
| FR2799990A1 (fr) * | 1999-10-26 | 2001-04-27 | Mitel Semiconductor Ab | Procede et appareil pour l'oxydation controlee de materiaux |
| US7049187B2 (en) | 2001-03-12 | 2006-05-23 | Renesas Technology Corp. | Manufacturing method of polymetal gate electrode |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US7144766B2 (en) | 2001-03-12 | 2006-12-05 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having polymetal gate electrode |
| US7632744B2 (en) | 2001-03-12 | 2009-12-15 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7300833B2 (en) | 2001-03-12 | 2007-11-27 | Renesas Technology Corp. | Process for producing semiconductor integrated circuit device |
| US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7067889B2 (en) | 2001-11-15 | 2006-06-27 | Renesas Technology Corp. | Method for manufacturing semiconductor integrated circuit device |
| US6734114B2 (en) | 2001-11-15 | 2004-05-11 | Renesas Technology, Corp. | Method for manufacturing semiconductor integrated circuit device |
| US7253465B2 (en) | 2003-04-16 | 2007-08-07 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method thereof |
| US7221056B2 (en) | 2003-09-24 | 2007-05-22 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
| KR100919076B1 (ko) * | 2004-02-25 | 2009-09-28 | 도쿄엘렉트론가부시키가이샤 | 피처리체의 산화 방법 및 산화 장치 |
| WO2007069438A1 (ja) * | 2005-12-16 | 2007-06-21 | Tokyo Electron Limited | 金属系膜の脱炭素処理方法、成膜方法および半導体装置の製造方法 |
| JP2007165788A (ja) * | 2005-12-16 | 2007-06-28 | Tokyo Electron Ltd | 金属系膜の脱炭素処理方法、成膜方法および半導体装置の製造方法 |
| KR100980528B1 (ko) * | 2005-12-16 | 2010-09-07 | 도쿄엘렉트론가부시키가이샤 | 금속계막의 탈탄소 처리 방법, 성막 방법 및 반도체 장치의제조 방법 |
| WO2010026624A1 (ja) * | 2008-09-02 | 2010-03-11 | 株式会社 東芝 | 不揮発性半導体記憶装置の製造方法 |
| WO2011013616A1 (ja) * | 2009-07-27 | 2011-02-03 | 東京エレクトロン株式会社 | 選択酸化処理方法、選択酸化処理装置およびコンピュータ読み取り可能な記憶媒体 |
| JP2011029415A (ja) * | 2009-07-27 | 2011-02-10 | Tokyo Electron Ltd | 選択酸化処理方法、選択酸化処理装置およびコンピュータ読み取り可能な記憶媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3277043B2 (ja) | 2002-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0794716A (ja) | 半導体装置の製造方法 | |
| JP2005019943A (ja) | ニッケル合金サリサイド工程、それを用いて半導体素子を製造する方法、これにより形成されたニッケル合金シリサイド膜及びそれを用いて製造された半導体素子 | |
| JP2006310842A (ja) | ポリメタルゲート電極を持つ半導体素子及びその製造方法 | |
| WO2007060797A1 (ja) | 半導体装置およびその製造方法 | |
| JP2009088440A (ja) | 半導体装置及びその製造方法 | |
| JP3350246B2 (ja) | 半導体装置の製造方法 | |
| JP2006522481A (ja) | Ｍｏｓトランジスタのためのゲート電極 | |
| JP4533155B2 (ja) | 半導体装置及びその製造方法 | |
| JP4347479B2 (ja) | 電界効果トランジスタ | |
| JPH06163457A (ja) | 半導体装置およびその製造方法 | |
| KR100739964B1 (ko) | 반도체 소자의 제조방법 | |
| JPH11289087A (ja) | 半導体装置及びその製造方法 | |
| JP2002217129A (ja) | シリコンカーバイド半導体装置の製造方法 | |
| US6919269B2 (en) | Production method for a semiconductor component | |
| JP2918914B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000022150A (ja) | 半導体装置の製造方法 | |
| JPH09283464A (ja) | 半導体装置の製造方法 | |
| JPH10229052A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100505398B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| JPH0878358A (ja) | 半導体装置の製造方法 | |
| JPH04155967A (ja) | 半導体装置の製造方法 | |
| JPH04266031A (ja) | 半導体装置の製造方法 | |
| JPH06169082A (ja) | 半導体装置及びその製造方法 | |
| KR100511904B1 (ko) | 반도체 소자의 게이트 폴리 1 라인 재산화 방법 | |
| KR100844929B1 (ko) | 금속 게이트전극을 구비한 반도체소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20080208 |
|
| FPAY | Renewal fee payment |
Free format text: PAYMENT UNTIL: 20090208 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |