JPH0794665A - 並列プロセッサの製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 拡張が容易で、信号伝送長さが減少し、信頼
性の高い並列プロセッサの製造方法を提供する。 【構成】 個々の論理素子とメモリ素子はプリント回路
カード基板２５上にある。これらの基板２５は、回路化
フレキシブル基板の積層部４１から外部に延びている基
板に順序よく取り付け或いは接続される。相互通信は積
層部４１で実行されるスイッチ構造体によって与えられ
る。回路化フレキシブル回路２１の各端部に回路カード
基板２５が各１つ、複数の基板に取り付け或いは接続さ
れる。基板２１は、中央積層部を介して分離された基板
２５に接続される。それはプロセッサ間、メモリ間、プ
ロセッサ素子とメモリ素子間の相互接続及びバスを介し
て、プロセッサとメモリ間の相互接続、並びに通信のた
めのＸＹ面とＺ軸を与える。データ線、アドレス線及び
論理チップまたはメモリ・チップの制御線などを有する
プレーナ回路は、Ｚ軸回路を介して他のフレックス層と
通信する個々の基板２５上にある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列プロセッサにおける
パッケージの設計と製作に関する。並列プロセッサは、
プロセッサ、メモリ、並びにプロセッサ素子とメモリ素
子を搭載する専用のプリント回路カード基板などの、複
数のプリント回路カード基板を有する。プリント回路カ
ード基板は、フレキシブル回路ストリップなどの複数の
回路化フレキシブル・ケーブル基板に取付けられ、相互
接続される。フレキシブル回路ストリップなどの回路化
フレキシブル・ケーブル基板は、分離されたプリント回
路カード基板を中央積層部を介して接続する。この中央
積層部はプロセッサ間、メモリ間、プロセッサ素子とメ
モリ素子間及びバスを介してのプロセッサとメモリの内
部相互接続を行い、及び積層部を経て、フレキシブル回
路ストリップからフレキシブル回路ストリップに延びる
バイアとスルー・ホールを介して通信を行う手段であ
る、層の間のＺ軸を提供する。

【０００２】

【従来の技術】並列プロセッサは、同じプログラムで互
いに協力可能な複数の互いに分離したプロセッサを有す
る。並列プロセッサは、多重命令多重データ（ＭＩＭ
Ｄ）と単一命令多重データ（ＳＩＭＤ）の設計に分類で
きる。

【０００３】多重命令多重データ（ＭＩＭＤ）の並列プ
ロセッサは、多数のメモリ・チップとメモリ階層でサポ
ートされる高速のマイクロプロセッサによって特徴づけ
られる個々の処理ノードを持つ。高性能中間ノード通信
コプロセッサ・チップは、他のマイクロプロセッサに対
して通信リンクを与える。各プロセッサ・ノードは、メ
ッセージ伝達機能である標準化ライブラリを通してアプ
リケーション・レベルで交信してオペレーティング・シ
ステム・カーネルを実行させる。ＭＩＭＤの並列プロセ
ッサにおいて、共用型及び分散型の両方のメモリ・モデ
ルがサポートされる。

【０００４】単一命令多重データ（ＳＩＭＤ）の並列プ
ロセッサは、単一の制御装置の制御を受け、相互通信装
置によって接続された複数の個々のプロセッサ素子を有
する。ＳＩＭＤマシンは、下記条件によって指定される
アーキテクチャを持つ。 １．マシンの演算処理素子の数。 ２．制御装置によって直接実行される命令の数。上記命
令数はスカラ命令とプログラム・フロー命令を含む。 ３．並列実行の全プロセッサ素子に対する制御装置によ
る命令同報通信の数。これはプロセッサ素子内のデータ
全体にかかわる能動プロセッサ素子によって実行され
る、算術、論理、データ経路指定、マスキング並びにロ
ーカル・オペレーションを含む。 ４．各マスクがプロセッサ素子の設定を割込み可能及び
割込み不可能なサブセットに分割するマスキング方式の
数。 ５．プロセッサ素子間の通信における相互接続ネットワ
ークにおいて設定されるパターンを指定するデータ経路
指定機能の数。

【０００５】ＳＩＭＤプロセッサは、何百もの固定小数
点データ・フローをサポートするために多数の特殊化さ
れたサポート・チップを持つ。命令は個々のノードの外
部から着信し、分散型メモリがサポートされる。

【０００６】並列プロセッサは、プロセッサとプロセッ
サ、プロセッサとメモリ間の通信のために、複雑且つ精
巧な相互通信ネットワークを必要とする。相互接続ネッ
トワークのトポロジは、静的或いは動的であることがで
きる。静的ネットワークは、プログラム実行中に変化し
ないポイントからポイントへの直接接続を形成する。動
的ネットワークは、並列プロセッサで実行中のプログラ
ムの通信必要条件に合致するように動的に再構成できる
交換チャネルで実行する。

【０００７】動的ネットワークは、多目的アプリケーシ
ョン並びに汎用アプリケーションに特に好まれる。動的
ネットワークは、プログラム要求に基づく通信パターン
を実行できる。動的ネットワーキングは、１つ以上のバ
ス・システム、多段式相互通信ネットワーク、クロスバ
ー・スイッチ・ネットワークによって与えられる。

【０００８】全ての並列プロセッサ、特に動的ネットワ
ークに重要なのは、相互接続回路のパッケージングであ
る。特に相互接続は、高速切換え、低信号減衰、低クロ
ストーク、低雑音を備えていなければならない。

【０００９】

【発明が解決しようとする課題】本発明は並列プロセッ
サにおけるパッケージ構造の製作に関し、特にプロセッ
サ、メモリ並びにプロセッサ素子とメモリ素子を搭載す
る専用のプリント回路カード基板などの、複数のプリン
ト回路カード基板を有する並列プロセッサに関する。プ
リント回路カード基板は、フレキシブル回路ストリップ
などの複数の回路化フレキシブル基板に取付けられる。
回路化フレキシブル基板は、比較的リジッドな中央積層
部を介して、分離されたプリント回路カード基板を接続
する。この中央積層部は、プロセッサ間、メモリ間、プ
ロセッサ素子とメモリ素子間、バスを経由してのプロセ
ッサとメモリの相互接続、及び通信のためのＺ軸手段な
どの手段を提供する。

【００１０】並列プロセッサ・システムは、マイクロプ
ロセッサ及び複数のメモリ・モジュールなどの複数の分
離したプロセッサを有する。プロセッサとメモリは、Ｓ
ＩＭＤ、ＭＩＭＤなどの複数の相互接続トポロジの１つ
に配置できる。

【００１１】メモリ・モジュールとマイクロプロセッサ
は、ハイパーキューブの環状ネットワークのような様々
なトポロジを通して通信する。ただし、これは具体例で
あって他の方式を制限するものではない。これらの素子
間の通信形態は、様々な種類の物理的具体化がある。本
明細で述べる本発明の方法では、個々の論理素子及びメ
モリ素子はプリント回路カード基板上にある。これらの
プリント回路カード基板は、個々の回路化フレキシブル
基板の比較的リジッドな回路化された積層部から外部に
延びる回路化フレキシブル基板に順序よく取付け或いは
接続される。相互通信は積層部で実行されるスイッチ構
造体を通して与えられる。このスイッチ構造体は、各マ
イクロプロセッサを並列プロセッサの他の個々のマイク
ロプロセッサ、並びに個々のメモリ・モジュールに接続
し、図１で示される物理的構造、及び図２で示される論
理的構造及び電気的構造を有する。

【００１２】特に電気的構造及び論理的構造の好ましい
物理的具体例が図１に多層スイッチ構造体として示され
ている。このスイッチ構造体は、各装置または対の装
置、すなわち、個々のマイクロプロセッサ、メモリ・モ
ジュールまたはマイクロプロセッサ素子及びメモリ素子
のそれぞれに対するフレキシブル回路ストリップ２１の
独立した層を備える。データ線、アドレス線及び制御線
を有するプレーナ回路は、個々のプリント回路カード基
板２５にあり、フレキシブル回路ストリップ２１を介し
て接続され、図１に示される中央積層部であるフレキシ
ブル回路ストリップ２１のＺ軸回路（バイア及びスルー
・ホール）を介してフレックスの他の層と交信する。図
２にバス構造が示され、単一のバス、例えばデータ・バ
スにはＡバス、Ｂバス、或いはＯバスが有り、複数のメ
モリ装置がバスを経てＯＲゲートによって表される４個
のプロセッサに接続されている。アドレス・バス、アド
レス・デコーディング・ロジック、読出し／書込みロジ
ックは図示されていない。ＯＲゲートによって表される
並列プロセッサ部、ＯＲゲートへの入力部、ＯＲゲート
からの出力部は、積層化フレックス構造体の積層部４１
によって支えられる。

【００１３】

【課題を解決するための手段】構造的に並列プロセッサ
・パッケージ１１は、複数のプリント回路カード基板２
５に搭載されたマイクロプロセッサ集積回路チップ２９
ａのような、複数の集積回路チップ２９を有する。例え
ば、本発明の並列プロセッサ・パッケージ１１は、第１
のマイクロプロセッサ集積回路チップ２９ａを搭載する
第１のプロセッサ集積回路のプリント回路カード基板２
５と、第２のマイクロプロセッサ集積回路チップ２９ａ
を搭載する第２のプロセッサ集積回路のプリント回路カ
ード基板２５とを有する。

【００１４】複数のメモリ集積回路チップ２９ｂは互い
に相似性の構造体であり、並列プロセッサ・パッケージ
１１は複数のプリント回路カード基板２５に搭載された
複数のメモリ集積回路チップ２９ｂを有する。プロセッ
サ・チップの構造が同じである本発明の並列プロセッサ
・パッケージ１１は、第１のメモリ集積回路チップ２９
ｂを搭載する第１のメモリ集積回路のプリント回路カー
ド基板２５と、第２のメモリ集積回路チップ２９ｂを搭
載する第２のメモリ集積回路のプリント回路カード基板
２５を有する。

【００１５】機械的相互接続、電気的相互接続は、複数
のフレキシブル回路ストリップ２１によって、異なるプ
リント回路カード基板２５に搭載された集積回路チップ
２９間で行われる。これらの各々のフレキシブル回路ス
トリップ２１は、信号相互接続回路の接合部２１１、プ
リント回路カード基板２５を支えるための端末部２１
３、並びに接合部２１１と端末部２１３との間にあるフ
レキシブル回路ストリップの拡張部２１２とを有する。
信号相互接続回路の接合部２１１は、Ｚ軸回路において
Ｘ−Ｙのプレーナ回路２１４、並びにバイア２１５とス
ルー・ホール２１５を有する。

【００１６】本発明では、フレキシブル回路ストリップ
は最初に１Ｓ１Ｐ素子として作られ、それからこれらの
１Ｓ１Ｐ素子が２Ｓ２Ｐ素子として形成される。形成さ
れた２Ｓ２Ｐであるフレキシブル回路ストリップ２１
は、その信号相互接続回路の接合部２１１で積層化され
る。この相互接続回路の接合部は、個々のフレキシブル
回路ストリップ２１の積層で作られ、Ｘ軸、Ｙ軸及びＺ
軸の信号相互接続部をマイクロプロセッサ集積回路チッ
プ２９ａとメモリ集積回路チップ２９ｂとの間に有す
る。フレキシブル回路ストリップ２１は物理的に積層化
され、信号相互接続回路の接合部２１１と、それから離
れた位置にある端末部２１３は電気的接続が行われる。

【００１７】本発明では個々のフレキシブル回路ストリ
ップ２１は、対の１Ｓ１Ｐのサブアセンブリで形成され
た独立した２Ｓ２Ｐのサブアセンブリである。これらの
１Ｓ１Ｐのサブアセンブリは、少なくとも１つの内部電
源コアの電源面２２１と、少なくとも１つの信号コアの
信号面２２２、及びこれらの間に誘電体２２３の層を挟
んだ積層部である。誘電体２２３は、３．５より低い誘
電率を持つ高分子誘電体である。この高分子誘電体の材
料にはポリイミド、または過フルオロカーボン・ポリ
マ、または好ましい具体例では高分子誘電体から成る複
数フェーズ複合物などがある。複数フェーズ複合物の誘
電体は低誘電率を有し、複合物内に膨らんで拡散する低
い熱膨張係数を持つ材料を有する。複合物は、３．５よ
り低い誘電率がよく、好ましくは３．０より低く、特に
好ましい実施例では２．０より低いのがよい。これは低
誘電率且つ低熱膨張係数の充填材で充填された低誘電率
の過フルオロカーボン・ポリマのマトリックスの使用に
よって得られる。過フルオロカーボン・ポリマは、過フ
ルオロエチレン、過フルオロアルコキシ及びこれらの共
重合体から成るグループから選ばれる。拡散させられる
低誘電率の材料は、低誘電率、低熱膨張係数を持つ微粒
子の充填材である。典型的な低誘電率の微粒子である充
填材は、シリカ粒子、シリカ球、空洞シリカ球、酸化ア
ルミニウム、アルミニウム窒化物、ジルコニウム酸化
物、チタン酸化物などから成るグループから選ばれる。

【００１８】電源コアの電源面２２１は、銅箔、モリブ
デン箔、または「ＣＩＣ」（銅−アンバー−銅）積層箔
であることができる。フレキシブル回路ストリップ２１
は、２Ｓ２Ｐ（２つの信号面、２つの電源面）フレキシ
ブル回路ストリップである。

【００１９】フレキシブル回路ストリップ２１は、その
両端にプリント回路カード基板２５を取付けるための２
つの端末部２１３、または唯一１つの端部にプリント回
路カード基板２５を取付けるための単一の端末部２１３
の何れかを有することができる。唯一１つの端部にプリ
ント回路カード基板２５を取付けるフレキシブル回路ス
トリップ２１を採用する場合、唯一１つの端部に端末部
２１３を各々が有する対のフレキシブル回路ストリップ
２１は積層化され、積層化された信号相互接続回路の接
合部２１１は重複させられるが、しかし、端末部２１３
とフレキシブル回路ストリップの拡張部２１２は、並列
プロセッサ・パッケージの信号相互接続回路の積層部４
１の両端部から外部に延びる。

【００２０】プリント回路カード基板２５とフレキシブ
ル回路ストリップ２１の端末部２１３との接続は、樹状
のＰｄによって与えられる。

【００２１】本発明の実施例によると、信号相互接続回
路の接合部２１１でのフレキシブル回路ストリップ２１
のパッドとパッドとの接合に使用される、はんだ合金手
段の組成は均質の場合に、誘電体材料の１次転移温度よ
り高い最終融点、並びに誘電体材料の１次転移温度より
低いシステム共融温度を持つ。これはシステム共晶にお
いて金成分の多い組成を有する一連のＡｕ層とＳｎ層で
あることができ、上記合金は約２８０℃のシステム共融
温度、並びに約４００℃、好ましくは約５００℃より高
い均質の合金融点を持つ。

【００２２】

【実施例】ここで説明する本発明の内容は、並列プロセ
ッサ１と複数の集積回路チップ２９とを有する並列プロ
セッサ・パッケージ１１に関する。集積回路チップ２９
は、例えば後で説明するフレキシブル回路ストリップ２
１の積層部４１を介して接続され、プリント回路カード
基板２５に搭載された、好ましくは高度なマイクロプロ
セッサ集積回路チップ２９ａ並びにメモリ集積回路チッ
プ２９ｂである。同類の構造体を組立てる、その構造と
方法は、並列プロセッサ、個々のフレックス・コネクタ
上のメモリ・バンクまたは部分的なメモリ・バンクでの
バンク切換えメモリ、及び濃密に内部接続されたネット
ワークにおけるフレックス・ケーブルとフレックス・ケ
ーブルとの接続において有用である。

【００２３】高度のマイクロプロセッサ、例えばパイプ
ライン・システムのマイクロプロセッサ及びＲＩＳＣ
（reduced instruction set computer）のマイクロプロ
セッサは、チップ・レベルの集積化及びチップ・レベル
の回路密度化を著しく増加させた。やがて、これらの高
度のマイクロプロセッサは、パッケージの低レベルのマ
イクロプロセッサとの接続において、密度の濃い配線と
相互接続数の増大を必要とさせた。更に高度のマイクロ
プロセッサが多重プロセッサ構成、すなわち、ＳＩＭＤ
及びＭＩＭＤのような並列プロセッサと組合わされる場
合、性能、論理密度、メモリ密度、Ｉ／Ｏパッケージン
グを含む回路密度のこれら全てにおいて更に高レベルが
必要とされる。

【００２４】本発明の基本構造である並列プロセッサ・
パッケージ１１、例えば、ＳＩＭＤまたはＭＩＭＤであ
る並列プロセッサは、積層スイッチ構造体である積層部
４１を介して互いに交信する複数のマイクロプロセッサ
集積回路チップ２９ａと複数のメモリ集積回路チップ２
９ｂとから組立てられる。この積層スイッチ構造体は並
列プロセッサ１１において、個々のマイクロプロセッサ
集積回路チップ２９ａを互いに接続、更にそれぞれのメ
モリ集積回路チップ２９ｂと接続させ、図２で示される
ように論理的構造、電気的構造を有する。

【００２５】積層スイッチ構造体：本発明の並列プロセ
ッサ・パッケージ１１は、キャリア、コネクタ及びＩ／
Ｏを単一のパッケージに統合する。単一のパッケージ
は、分離している複数のフレキシブル回路ストリップ２
１間でＺ軸の信号と電源を接続するための、キャリア・
クロス・セクションの積層部４１を有し、その形成のた
めにまとめて積層されて組込まれる、多重回路であるフ
レキシブル回路ストリップ２１を有する。分離したサブ
アセンブリを図５に示す。

【００２６】並列プロセッサ・パッケージ１１の物理的
具体化は、膨大な並列プロセッサ・システムの現プリン
ト回路カード基板技術を改良し、高密度配線のプリント
回路カード基板技術を利用して高性能、且つ低コストの
利点を提供する。中央スイッチ、或いはリジッド部と称
する積層部４１と、外部に延びるフレキシブル回路スト
リップ２１（メモリ集積回路チップ２９ｂと論理モジュ
ールであるマイクロプロセッサ集積回路チップ２９ａと
を支えるプリント回路カード基板２５への接続機構）の
両方は、クロス・セクションのようなプリント回路カー
ド基板、及び低誘電率である高分子の基板によって特徴
づけられる。

【００２７】この電気的構造体、論理的構造体の物理的
具体化には、図１で示される多層の積層スイッチ構造体
も含まれる。上記スイッチ構造体は、個々の或いは対の
それぞれのプリント回路カード基板２５に対して、分離
された層であるフレキシブル回路ストリップ２１を与え
る。各々のプリント回路カード基板２５は、マイクロプ
ロセッサ集積回路チップ２９ａ、メモリ集積回路チップ
２９ｂ、Ｉ／Ｏ、並びにマイクロプロセッサ素子及びメ
モリ素子を支える。データ線、アドレス線、制御線など
を有するプレーナ回路２１４はフレキシブル回路ストリ
ップ２１上にあり、中央部の積層部４１のバイア２１５
及びスルー・ホール２１５を介して他の層のフレキシブ
ル回路ストリップ２１と通信する。これは図５に示され
ている。

【００２８】積層フレックス設計は、並列プロセッサ・
パッケージ１１から例えば２５０００もの多数のＩ／Ｏ
をもたらし、単一のパネルから外部に延びる独立したフ
レックス・ケーブルの製作、位置合わせ及び接合などの
必要性を排除する。従来のプレーナ・パネルは、本発明
の統合された軟／硬／軟、または硬／軟のケーブルの接
続性に対して、何倍もの大きい形状である。

【００２９】中央積層スイッチ部で接合されたフレック
ス・カード・キャリア：本発明の並列プロセッサ・パッ
ケージ１１は、積層中央スイッチすなわちスイッチ部で
ある積層部４１と、そこから外部に延びるフレキシブル
回路ストリップ２１とを接合し、末端にプリント回路カ
ード基板２５を有し、その上に集積回路チップ２９とし
て統合された回路素子であるマイクロプロセッサ集積回
路チップ２９ａとメモリ集積回路チップ２９ｂとを搭載
する。

【００３０】今まではフレックス・ケーブルとフレック
ス・キャリアは、１つまたは２つの面、すなわちキャリ
アの上面または上面と下面に統合されて取付けられてい
た。しかしながら、本発明ではフレキシブル回路ストリ
ップ２１は、複数にスタックされた１つの積層物のフレ
キシブル回路ストリップ２１として、中央スイッチまた
はキャリア構造体に統合化されている。中央領域の接合
部２１１において、フレキシブル回路ストリップ２１の
選択された積層の領域では、リジット積層キャリアであ
る積層部４１が形成される。この積層領域の積層部４１
は、複数のフレキシブル回路ストリップ２１間にＺ軸の
回路線を有する。

【００３１】フレキシブル回路ストリップ２１の個々の
層は内部伝導体、すなわち、内部の電源面２２１と内部
の信号面２２２とを有する。更に高Ｉ／Ｏ密度、高配線
密度並びに高回路密度による範囲の狭い寸法許容差に対
応するために、個々のサブアセンブリの熱膨張係数（Ｃ
ＴＥ）を慎重に管理することが必要である。ＣＴＥの管
理は誘電体２２３の層が積層するモリブデン箔、または
銅／アンバー／銅箔などの、適切なＣＴＥを持つ内部の
金属伝導体である電源面２２１を使用することによって
果たされる。

【００３２】中央積層セクションの積層部４１から外部
に延びるフレキシブル回路ストリップ２１と、バイア２
１５とスルー・ホール２１５との組合わせは、回路化フ
レックスがこれらの穴を通って分離された層であるフレ
キシブル回路ストリップ２１と電気的接続を行うための
配線拡張が容易となり、チップ・キャリアにかかわるフ
ットプリント数を減らすことができる。

【００３３】この構造は、並列プロセッサ、特に多量の
並列プロセッサの場合、及び濃密に内部接続されたシス
テムにおいて多くの利点を提供する。他の利点として、
更に小型のチップ・キャリアが可能であり、拡張の容易
性、信号伝送長さの減少、チップ・キャリアとフレック
ス間の接合の不連続性の減少、チップ・キャリアとフレ
ックスの単一の構成要素による信頼性の改良などがあ
る。

【００３４】並列プロセッサ・パッケージの設計は、全
てが垂直（Ｚ軸）接続であることが必要とされ、これは
接合合金の結合によって得られる。例えばＡｕ／Ｓｎ
と、過フルオロポリマのような有機誘電体とを瞬間液相
接合して積層回路パネルとし、一方で、パネルのフレキ
シブル回路ストリップ２１の外部に延びる端部の拡張部
２１２と端末部２１３は接合されないので、これらは回
路化フレックス・ケーブルとして機能することになる。
この柔軟性すなわち屈曲性が、プリント回路カード基板
２５と積層部４１とを互いに遠隔に置くことを可能とす
る。

【００３５】本発明では並列プロセッサの構造体の製作
方法が提供される。最初のステップで１Ｓ１Ｐ素子が形
成される。サブアセンブリ、すなわち、積層物である１
Ｓ１Ｐ素子は、銅層、誘電体、並びに低熱膨張係数の金
属とで構成する第１の積層物と第２の積層物によって形
成される。バイアとスルー・ホールから絶縁される領域
は、銅層と低熱膨張係数の金属層においてパターンをフ
ォトリソグラフィにより形成して限定される。これらの
層と誘電体はまとめて結合される。

【００３６】次にバイアとスルー・ホールが、１Ｓ１Ｐ
素子で形成される。これはバイアとスルー・ホールを回
路化することで達成される。次に、接合金属が積層物に
被着される。次のステップで少なくとも対の結合された
積層物は、結合される対の積層物間の領域において、相
対的に低い１次転移温度を有する化学的融和性のある高
分子誘電体の層と合わせられ、及び結合されない積層物
間の領域において、かなり高い１次転移温度を有する化
学的融和性のない高分子誘電体の層と合わせられる。積
層物の熱結合は、接合金属の共融温度及び化学的融和性
のある誘電体の１次転移温度よりも高い、並びに接合金
属の均質の合金融点温度及び接合金属の１次転移温度よ
りも低い、温度で行われる。

【００３７】２つの１Ｓ１Ｐユニットの積層化は、２つ
の積層物の銅の表面を外部へ向け、かなり低い１次転移
温度を有する、化学的融和性の高分子誘電体層を結合す
る領域の１Ｓ１Ｐ積層物間に置き、及びかなり高い１次
転移温度を有する、化学的融和性のない高分子誘電体層
を結合しない領域の１Ｓ１Ｐ積層物間に置き、これらを
熱結合することによって達成できる。化学的融和性のな
いポリマは、誘電体ポリマの接着結合を急速に形成せ
ず、一方、化学的融和性のポリマは、誘電体ポリマの接
着結合を形成する。

【００３８】一般に誘電体層は銅層上に施される。犠牲
銅箔の層は誘電体層上に施される。

【００３９】結合金属は、誘電体の１次転移温度より低
い共融温度、並びに誘電体の１次転移温度より高い、均
質の合金融点によって特徴づけられる。このように、結
合は瞬間液相結合によって行われる。

【００４０】積層パネルの設計と製作において直面した
１つの問題は、接合領域の接合部２１１、並びに接合部
２１１から離れた位置にある拡張部２１２において、必
要な垂直（Ｚ軸）の接続性を持たせ、フレキシブル回路
ストリップ２１の固定されない部分の端末部２１３に接
続されるプリント回路カード基板２５の必要なチップ個
体群と回路化のために、積層パネルを外部に対して十分
に長いフレックス・ケーブル・アセンブリに製作するこ
とであった。

【００４１】本発明の好ましい実施例によると、パッケ
ージは中央部の積層部４１から隔離されたフレキシブル
回路ストリップ２１を有するように設計できる。すなわ
ち、フレキシブル回路ストリップ２１は中央部の積層部
４１で重複するが、しかし、図３で示されるように、交
差するフレキシブル回路ストリップ２１は、パッケージ
の中央部の積層部４１の反対側から外部に対して延びる
ことができる。サブアセンブリのフレキシブル回路スト
リップ２１は、第１の対のフレキシブル回路ストリップ
２１がパッケージの一方から外部に延び、第２の対のフ
レキシブル回路ストリップ２１が中央部の積層部４１の
反対側から外部に延びるように組立てられる。代わりに
サブアセンブリは図３で示されるように、第１のフレキ
シブル回路ストリップ２１が並列プロセッサ・パッケー
ジ１１の一方から外部に延び、第２のフレキシブル回路
ストリップ２１が中央部の反対側から外部に延びるよう
に組立てられる。

【００４２】特殊化されたカード基板：本発明の並列プ
ロセッサ・パッケージは、フレキシブル素子上に様々な
組合わせの素子の搭載を可能とする。特にフレキシブル
回路ストリップの端末に置かれたプリント回路カード基
板は、従来のプレーナ・マザーボードの拡張スロットに
取付けられたプリント回路カード基板と同類である。フ
レキシブル回路ストリップの端部にあるカード基板は、
高度なＩ／Ｏ微細リード・ピッチＴＡＢなどのテープ自
動接合（ＴＡＢ）を含むことができる。

【００４３】他では、微細ピッチ・プラスチック及びセ
ラミック面搭載パッケージなどの面搭載回路を利用でき
る。

【００４４】また、高Ｉ／Ｏ域アレイはんだボール接続
方式も使用できる。このような高Ｉ／Ｏ域アレイはんだ
ボール接続チップは、図５で示されるようにカード上に
搭載され、やがてフレキシブル・ケーブルに搭載される
ことになる。

【００４５】本発明の他の実施例では、基板上にチップ
を接着して相互接続する方法が使用できる。

【００４６】しかし、本発明の実施例ではダブルの１Ｓ
１Ｐパネルが使用される。形成された構造体は、ＰＴＦ
Ｅ、ＰＦＡまたは過フルオロアルキル／シリカ複合物な
どの低誘電率の材料の層に結合された銅、モリブデンま
たは銅／アンバー／銅の積層物などの低ＣＴＥ金属層か
ら成るフレキシブル回路ストリップを有する。金属被覆
層はフルオロカーボン誘電体上に置かれる。金属被覆層
の面は、フレックスの一方に回路及びフレックスの他方
に接合パッドがパターン化される。パネルの接合領域
は、誘電体層で覆われた銅の信号線と結合される。結合
されて積層物が形成されるパネルの１部は穴を開けら
れ、バイアとスルー・ホールが形成される。穴を開けら
れたバイアとスルー・ホールに被着させられた金属は、
互いに同一平面上ではない信号線間の電気的接続を与え
る。

【００４７】回路アセンブリは、フレックス・ケーブル
部が図４で示されるように中央部から外部に延びるよう
に、スタックされる。それから中央部が圧縮されて層が
結合される。結合は誘電体の有機的接着、或いは伝導体
パッドと伝導体ランドの瞬間液相金属結合である。

【００４８】代わりのフレックス構造：本発明の好まし
い実施例では、並列プロセッサ・パッケージの積層部４
１は全て、接合合金の結合によって得られる垂直（Ｚ
軸）接続を有する。接合合金の結合は、例えばＡｕ／Ｓ
ｎの瞬間液相結合、及びＰＦＡなどの有機誘電体の接着
結合で得られ、回路化フレックス・パネルを重ねた積層
部を形成するが、しかしながら、プリント回路カード基
板を取付けるためのパネルの端部は結合されないので、
これらがフレックス・ケーブルとして機能することにな
る。

【００４９】統合化されたパネルの設計と製作において
直面した問題は、積層部における必要な垂直（Ｚ軸）の
接続性、並びに必要なチップの個体群と、積層領域から
隔離された拡張性とをもたらすための、十分に長いフレ
ックス・ケーブルを有する統合化されたフレックス・パ
ネルを製作することである。

【００５０】本発明の実施例によるとパッケージは、パ
ッケージの積層部の反対側から外部に延びる一連のフレ
ックス・ケーブルで作られる。すなわち、フレックス・
ケーブルはパッケージの積層部で重複できるが、しか
し、図３で示されるように、交差するフレックス・ケー
ブルは、パッケージの中央部の反対側から外部に対して
延びる。サブアセンブリは、図３で示されるように、第
１の対のフレックス・ケーブルがパッケージの一方から
外部に延び、第２の対のフレックス部が中央部の反対側
から外部に延びるように組立てられる。

【００５１】代わりにサブアセンブリは、第１のフレッ
クス・ケーブルがパッケージの一方から外部に延び、第
２のフレックス部が中央部の反対側から外部に延びるよ
うに組立てられる。

【００５２】まとめとして、本発明の構成に関して、以
下の事項を開示する。

【００５３】（１）複数のプロセッサ集積回路チップ
と、複数のメモリ集積回路チップ並びにこれらの間の信
号相互接続回路手段とを有し、ａ．上記プロセッサ集積
回路チップと上記メモリ集積回路チップは、複数のプリ
ント回路カード基板上に搭載され、第１のプロセッサ集
積回路のプリント回路カード基板は、第１のプロセッサ
集積回路チップを搭載し、第２のプロセッサ集積回路の
プリント回路カード基板は、第２の上記プロセッサ集積
回路チップを搭載し、上記第１のメモリ集積回路のプリ
ント回路カード基板は、上記第１のメモリ集積回路チッ
プを搭載し、上記第２のメモリ集積回路のプリント回路
カード基板は、上記第２のメモリ集積回路チップを搭載
し、ｂ．上記プリント回路カード基板は複数のフレキシ
ブル回路ストリップ上に搭載され、上記フレキシブル回
路ストリップはＺ軸回路のためのバイア、スルー・ホー
ルとＸ−Ｙプレーナ回路を有する上記信号相互接続回路
部と、上記プリント回路カード基板を接合するための手
段を有する端末部と上記信号相互接続回路部と上記端末
部の間の上記フレキシブル回路部とを有し、ｃ．上記フ
レキシブル回路ストリップは信号相互接続回路本体部で
接合され、上記信号相互接続回路本体部は、上記プロセ
ッサ集積回路チップと上記メモリ集積回路チップ間にＸ
軸、Ｙ軸、Ｚ軸の信号相互接続を有し、上記信号相互接
続回路部において上記フレキシブル回路ストリップの積
層物を有し、上記フレキシブル回路ストリップは、上記
信号相互接続回路部で物理的且つ電気的に接続されて積
層化され、及び上記端末部で分離されている並列プロセ
ッサ構造体の製造方法であって、ａ．銅、誘電体、並び
に低熱膨張係数の金属で構成する第１の上記積層物及び
第２の上記積層物を形成させるステップと、ｂ．上記銅
並びに上記低熱膨張係数の金属の層においてフォトリソ
グラフィによりパターンを形成させるステップと、ｃ．
第１の上記積層物と第２の上記積層物とを結合させるス
テップと、ｄ．上記ステップ後、上記結合された第１の
積層物と第２の積層物においてバイアとスルー・ホール
を形成し且つ上記バイアとスルー・ホールを回路化させ
るステップと、ｅ．上記結合された積層物上に接合金属
を付着させるステップと、ｆ．少なくとも一対の上記結
合された積層物を、結合しようとする積層物間の領域に
おいて、相対的に低い１次熱転移温度を有する、化学的
融和性の高分子誘電体の層と合わせ、及び結合しようと
はしない積層物間の領域において、比較的高い１次転移
温度を有する、化学的融和性のない高分子誘電体の層と
合わせ、上記接合金属の共融温度及び化学的融和性のあ
る上記誘電体の１次転移温度よりも高く、且つ上記接合
金属の均質合金の融点温度及び上記接合金属の１次転移
温度よりも低い温度条件下で積層物の熱結合を行うステ
ップと、を有する、製造方法。 （２）低熱膨張係数の金属は、銅、モリブデン、銅−ア
ンバー−銅の積層物から成るグループから選択される、
上記（１）記載の製作方法。 （３）上記積層物の結合は、ｉ．各々の銅の面が外部へ
向くように２つの上記積層物を配置するステップと、ｉ
ｉ．結合される対の上記積層物間の領域に、かなり低い
１次熱転移温度を有する、化学的に融和性のある上記高
分子誘電体の層を与え、及び結合されない上記積層物間
の領域にかなり高い１次熱転移温度を有する、化学的に
融和性のない上記高分子誘電体を与えるステップと、ｉ
ｉｉ．上記積層物を熱結合するステップ、とを有する、
上記（１）記載の製作方法。 （４）上記銅層上に誘電体層を施すステップを有する、
上記（３）記載の製作方法。 （５）上記誘電体層上に犠牲金属の銅を施すステップを
有する、上記（４）記載の製作方法。 （６）上記結合金属は、誘電体の１次転移温度より低い
共融温度並びに誘電体の１次転移温度より高い、均質の
合金溶融温度を有する、上記（１）記載の製作方法。 （７）誘電体は過フルオロカーボン・ポリマであって、
積層化される領域における積層物間に、過フルオロカー
ボン・ポリマに対して化学的融和性がある低温溶融接着
材を与え、第１の積層物を第２の積層物上にスタックし
て加熱し、接着と積層化とを生じさせることを特徴とす
る、上記（１）記載の製作方法。 （８）過フルオロカーボン・ポリマに対して化学的融和
性がある低温溶融接着材は、熱可塑性のポリイミドであ
る、上記（７）記載の製作方法。 （９）熱可塑性のポリイミドは、ＢＴＤＡ−ＯＤＡ−Ｍ
ＰＤ、ＢＰＤＡ−６ＦＤＡＭ及びＰｙｒａｌｉｎ２５６
６の６ＦＤＡ−ＯＤＡから成るグループから選択され
る、上記（８）記載の製作方法。 （１０）積層化されない領域における積層物間に、過フ
ルオロカーボン・ポリマに対して融和性の高温溶融マス
クを与え、第１の積層物を第２の積層物上にスタック
し、積層化される領域で加熱して選択的積層化を行い、
一方で積層化されない領域において積層化を避ける、上
記（７）記載の製作方法。 （１１）高温溶融マスクは、ＢＰＤＡ−ＰＤＡのポリア
ミク酸である、上記（７）記載の製作方法。 （１２）ＢＰＤＡ−ＰＤＡのポリアミク酸を積層化され
ない誘電体の表面に乗せ、ＢＰＤＡ−ＰＤＡを対応する
ポリイミドに対してキュアする、上記（１１）記載の製
作方法。 （１３）ＢＰＤＡ−ＰＤＡを独立したフィルムとして与
え、誘電体の溶融温度より高いが、誘電体のイミド化温
度よりも低い温度で誘電体を積層化する、上記（１１）
記載の製作方法。 （１４）ａ．積層化される領域における積層物間に、過
フルオロカーボン・ポリマに対して融和性の低温溶融接
着材を与え、第１の積層物を第２の積層物上にスタック
し、加熱して接着と積層化を行い、ｂ．積層化されない
領域における積層物間に、過フルオロカーボン・ポリマ
に対して融和性の高温溶融マスクを与え、第１の積層物
を第２の積層物上にスタックし、積層化される領域でス
タックされた積層物を加熱して選択的に接着と積層化を
行い、一方で積層化されない領域での積層化を回避す
る、上記（７）記載の製作方法。

【００５４】

【発明の効果】この構造は、並列プロセッサ、特に多量
の並列プロセッサの場合、及び濃密に内部接続されたシ
ステムにおいて多くの利点を提供する。他の利点とし
て、更に小型のチップ・キャリアが可能であり、拡張の
容易性、信号伝送長さの減少、チップ・キャリアとフレ
ックス間の単一の構成要素による信頼性の改良などを提
供できる。

【図面の簡単な説明】

【図１】本発明の並列プロセッサ・パッケージの機構及
び構造上の機能の概要を示す図である。

【図２】本発明のパッケージで実行されるバス構造体の
バスの１つを示す、簡略化された概要図である。

【図３】フレックス・ケーブルが互いに離れている本発
明の実施例を示す図である。

【図４】端末部を有する積層物を形成する、フレキシブ
ル回路ストリップの積層を示す図である。

【図５】プリント回路カード基板を接続するためのＰｄ
樹状、並びに積層化される部分に接合金属、バイア、ス
ルー・ホールを持つ、面回路を有する本発明のフレキシ
ブル回路ストリップの透視図である。

【符号の説明】

１ 並列プロセッサ １１ 並列プロセッサ・パッケージ １３ 中央積層部 ２１ フレキシブル回路ストリップ ２５ プリント回路カード基板 ２９ 集積回路チップ ２９ａ マイクロプロセッサ集積回路チップ ２９ｂ メモリ集積回路チップ ４１ 積層部 ２１１ 接合部 ２１２ 拡張部 ２１３ 端末部 ２１４ プレーナ回路 ２１５ バイア ２１６ パッド ２１７ スルー・ホール ２２１ 電源面 ２２２ 信号面 ２２３ 誘電体

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハワード・リンカーン・ヘック アメリカ合衆国13760、ニューヨーク州エ ンディコット、パインクレスト・ロード 601 (72)発明者 ジョン・スティーブン・クレスジェ アメリカ合衆国13905、ニューヨ−ク州ビ ンガムトン、クレストモント・ロード 27

Claims (14)

【特許請求の範囲】
1. 【請求項１】複数のプロセッサ集積回路チップと、複数
   のメモリ集積回路チップ並びにこれらの間の信号相互接
   続回路手段とを有し、 ａ．上記プロセッサ集積回路チップと上記メモリ集積回
   路チップは、複数のプリント回路カード基板上に搭載さ
   れ、第１のプロセッサ集積回路のプリント回路カード基
   板は、第１のプロセッサ集積回路チップを搭載し、第２
   のプロセッサ集積回路のプリント回路カード基板は、第
   ２の上記プロセッサ集積回路チップを搭載し、上記第１
   のメモリ集積回路のプリント回路カード基板は、上記第
   １のメモリ集積回路チップを搭載し、上記第２のメモリ
   集積回路のプリント回路カード基板は、上記第２のメモ
   リ集積回路チップを搭載し、 ｂ．上記プリント回路カード基板は複数のフレキシブル
   回路ストリップ上に搭載され、上記フレキシブル回路ス
   トリップはＺ軸回路のためのバイア、スルー・ホールと
   Ｘ−Ｙプレーナ回路を有する上記信号相互接続回路部
   と、上記プリント回路カード基板を接合するための手段
   を有する端末部と、上記信号相互接続回路部と上記端末
   部の間の上記フレキシブル回路部とを有し、 ｃ．上記フレキシブル回路ストリップは信号相互接続回
   路本体部で接合され、上記信号相互接続回路本体部は、
   上記プロセッサ集積回路チップと上記メモリ集積回路チ
   ップ間にＸ軸、Ｙ軸、Ｚ軸の信号相互接続を有し、上記
   信号相互接続回路部において上記フレキシブル回路スト
   リップの積層物を有し、上記フレキシブル回路ストリッ
   プは、上記信号相互接続回路部で物理的且つ電気的に接
   続されて積層化され、及び上記端末部で分離されている
   並列プロセッサ構造体の製造方法であって、 ａ．銅、誘電体、並びに低熱膨張係数の金属で構成する
   第１の上記積層物及び第２の上記積層物を形成させるス
   テップと、 ｂ．上記銅並びに上記低熱膨張係数の金属の層において
   フォトリソグラフィによりパターンを形成させるステッ
   プと、 ｃ．第１の上記積層物と第２の上記積層物とを結合させ
   るステップと、 ｄ．上記ステップ後、上記結合された第１の積層物と第
   ２の積層物においてバイアとスルー・ホールを形成し且
   つ上記バイアとスルー・ホールを回路化させるステップ
   と、 ｅ．上記結合された積層物上に接合金属を、付着させる
   ステップと、 ｆ．少なくとも一対の上記結合された積層物を、結合し
   ようとする積層物間の領域において、相対的に低い１次
   熱転移温度を有する、化学的融和性の高分子誘電体の層
   と合わせ、及び結合しようとはしない積層物間の領域に
   おいて、比較的高い１次転移温度を有する、化学的融和
   性のない高分子誘電体の層と合わせ、上記接合金属の共
   融温度及び化学的融和性のある上記誘電体の１次転移温
   度よりも高く、且つ上記接合金属の均質合金の融点温度
   及び上記接合金属の１次転移温度よりも低い温度条件下
   で積層物の熱結合を行うステップと、 を有する、製造方法。
2. 【請求項２】低熱膨張係数の金属は、銅、モリブデン、
   銅−アンバー−銅の積層物から成るグループから選択さ
   れる、請求項１記載の製作方法。
3. 【請求項３】上記積層物の結合は、 ｉ．各々の銅の面が外部へ向くように２つの上記積層物
   を配置するステップと、 ｉｉ．結合される対の上記積層物間の領域に、かなり低
   い１次熱転移温度を有する、化学的に融和性のある上記
   高分子誘電体の層を与え、及び結合されない上記積層物
   間の領域にかなり高い１次熱転移温度を有する、化学的
   に融和性のない上記高分子誘電体を与えるステップと、 ｉｉｉ．上記積層物を熱結合するステップ、 とを有する、請求項１記載の製作方法。
4. 【請求項４】上記銅層上に誘電体層を施すステップを有
   する、請求項３記載の製作方法。
5. 【請求項５】上記誘電体層上に犠牲金属の銅を施すステ
   ップを有する、請求項４記載の製作方法。
6. 【請求項６】上記結合金属は、誘電体の１次転移温度よ
   り低い共融温度並びに誘電体の１次転移温度より高い、
   均質の合金溶融温度を有する、請求項１記載の製作方
   法。
7. 【請求項７】誘電体は過フルオロカーボン・ポリマであ
   って、積層化される領域における積層物間に、過フルオ
   ロカーボン・ポリマに対して化学的融和性がある低温溶
   融接着材を与え、第１の積層物を第２の積層物上にスタ
   ックして加熱し、接着と積層化とを生じさせることを特
   徴とする、請求項１記載の製作方法。
8. 【請求項８】過フルオロカーボン・ポリマに対して化学
   的融和性がある低温溶融接着材は、熱可塑性のポリイミ
   ドである、請求項７記載の製作方法。
9. 【請求項９】熱可塑性のポリイミドは、ＢＴＤＡ−ＯＤ
   Ａ−ＭＰＤ、ＢＰＤＡ−６ＦＤＡＭ及びＰｙｒａｌｉｎ
   ２５６６の６ＦＤＡ−ＯＤＡから成るグループから選択
   される、請求項８記載の製作方法。
10. 【請求項１０】積層化されない領域における積層物間
    に、過フルオロカーボン・ポリマに対して融和性の高温
    溶融マスクを与え、第１の積層物を第２の積層物上にス
    タックし、積層化される領域で加熱して選択的積層化を
    行い、一方で積層化されない領域において積層化を避け
    る、請求項７記載の製作方法。
11. 【請求項１１】高温溶融マスクは、ＢＰＤＡ−ＰＤＡの
    ポリアミク酸である、請求項７記載の製作方法。
12. 【請求項１２】ＢＰＤＡ−ＰＤＡのポリアミク酸を積層
    化されない誘電体の表面に乗せ、ＢＰＤＡ−ＰＤＡを対
    応するポリイミドに対してキュアする、請求項１１記載
    の製作方法。
13. 【請求項１３】ＢＰＤＡ−ＰＤＡを独立したフィルムと
    して与え、誘電体の溶融温度より高いが、誘電体のイミ
    ド化温度よりも低い温度で誘電体を積層化する、請求項
    １１記載の製作方法。
14. 【請求項１４】ａ．積層化される領域における積層物間
    に、過フルオロカーボン・ポリマに対して融和性の低温
    溶融接着材を与え、第１の積層物を第２の積層物上にス
    タックし、加熱して接着と積層化を行い、 ｂ．積層化されない領域における積層物間に、過フルオ
    ロカーボン・ポリマに対して融和性の高温溶融マスクを
    与え、第１の積層物を第２の積層物上にスタックし、積
    層化される領域でスタックされた積層物を加熱して選択
    的に接着と積層化を行い、一方で積層化されない領域で
    の積層化を回避する、請求項７記載の製作方法。